WO2024029188A1 - 積層セラミック電子部品 - Google Patents

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WO2024029188A1
WO2024029188A1 PCT/JP2023/020988 JP2023020988W WO2024029188A1 WO 2024029188 A1 WO2024029188 A1 WO 2024029188A1 JP 2023020988 W JP2023020988 W JP 2023020988W WO 2024029188 A1 WO2024029188 A1 WO 2024029188A1
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WO
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layer
internal electrode
end surface
electrode layer
layers
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Application number
PCT/JP2023/020988
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English (en)
French (fr)
Inventor
辰徳 安田
康平 瀬政
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer ceramic electronic component.
  • multilayer ceramic capacitors are known as multilayer ceramic electronic components.
  • a multilayer ceramic capacitor has a structure that includes a laminate that is a fired body in which a plurality of dielectric layers and internal electrode layers made of ceramic layers are alternately laminated, and external electrodes provided on both end faces of the laminate. It has a desired capacitance depending on the number of laminated layers and the thickness of the dielectric layer.
  • Patent Document 1 discloses that drawn-out portions of a plurality of internal electrode layers, which serve as connection portions to external electrodes, are arranged alternately in the stacking direction on one end surface and the other end surface, and the drawn-out portions and the opposite end discloses a multilayer ceramic capacitor having a portion that does not extend to the end face and in which no internal electrode layer is disposed.
  • a step layer made of ceramic material is placed in the space area where the internal electrode layer may not be placed to prevent bending of the internal electrode layer, thereby manufacturing a multilayer ceramic capacitor.
  • the step layer is exposed at the end surface of the laminate where the external electrode is arranged, but due to the low adhesion strength with the external electrode, the external electrode may peel off and reduce the moisture resistance reliability. Therefore, there was room for improvement.
  • an object of the present invention is to provide a highly reliable multilayer ceramic electronic component with improved adhesion of external electrodes to the multilayer body.
  • a multilayer ceramic electronic component includes a plurality of ceramic layers stacked in a stacking direction, a first main surface and a second main surface facing the stacking direction, and a width direction perpendicular to the stacking direction.
  • a first side surface and a second side surface facing each other, a first end surface and a second end surface facing each other in a length direction perpendicular to the lamination direction and the width direction, and the plurality of ceramic layers are alternately laminated.
  • a first step layer exposed to the first end surface and arranged in a first step region where the second internal electrode layer is not arranged between the pair of ceramic layers facing each other with the layers interposed therebetween; a second step layer that is placed in a second step region where the first internal electrode layer is not placed between the pair of ceramic layers that face each other via the internal electrode layer, and is exposed to the second end surface; a laminate that is arranged on the first end surface and extends from the first end surface to the first main surface, the second main surface, the first side surface, and the second side surface.
  • first external electrode that is provided so as to wrap around and connected to the first internal electrode layer; a second main surface, a second external electrode provided to wrap around the first side surface and the second side surface and connected to the second internal electrode layer, the first end surface has a first protrusion partially protruding in the length direction in a region extending from the first step layer to the ceramic layer adjacent to at least one side of the first step layer in the stacking direction.
  • the second end surface partially protrudes from the second step layer in the length direction in a region spanning the ceramic layer adjacent to at least one side of the second step layer in the stacking direction. It has a second convex portion.
  • FIG. 1 is an external perspective view of a multilayer ceramic capacitor according to an embodiment.
  • 2 is a sectional view taken along line II-II in FIG. 1.
  • FIG. 3 is a sectional view taken along line III-III in FIG. 2.
  • FIG. 3 is a sectional view taken along the line IVA-IVA in FIG. 2.
  • FIG. 3 is a sectional view taken along IVB-IVB in FIG. 2.
  • FIG. 3 is an enlarged diagram schematically showing a portion indicated by VA in FIG. 2.
  • FIG. It is a VB-VB sectional view with the first external electrode 40A removed in FIG. 5A.
  • FIG. 3 is an enlarged view schematically showing a portion indicated by VIA in FIG. 2.
  • FIG. 1 is an external perspective view of a multilayer ceramic capacitor according to an embodiment.
  • 2 is a sectional view taken along line II-II in FIG. 1.
  • FIG. 3 is a sectional view taken along line III-III in FIG. 2.
  • FIG. 3 is a
  • FIG. 6A is a VIB-VIB sectional view with the second external electrode 40B removed.
  • FIG. In the manufacturing method according to the embodiment, when printing a dielectric paste for a step layer on a ceramic sheet, an example in which the dielectric paste for the step layer is printed covering the ends of a conductive paste for an internal electrode layer. It is a sectional view showing typically.
  • FIG. 7B is a cross-sectional view showing the state of the first end surface side of the multilayer ceramic capacitor obtained by stacking the ceramic sheets shown in FIG. 7A.
  • FIG. 1 is an external perspective view of a multilayer ceramic capacitor 1 according to an embodiment.
  • FIG. 2 is a sectional view taken along line II-II in FIG.
  • FIG. 3 is a cross-sectional view taken along line III--III in FIG.
  • FIG. 4A is a sectional view taken along the line IVA-IVA in FIG.
  • FIG. 4B is a sectional view taken along IVB-IVB in FIG. 2.
  • the multilayer ceramic capacitor 1 has a substantially rectangular parallelepiped shape.
  • the multilayer ceramic capacitor 1 includes a laminate 10 having a substantially rectangular parallelepiped shape, and a pair of external electrodes 40 disposed at each end of the laminate 10 to be spaced apart from each other.
  • an arrow T indicates a lamination direction T of the multilayer ceramic capacitor 1 and the laminated body 10. This lamination direction T is also the thickness direction and height direction of the laminated ceramic capacitor 1 and the laminated body 10.
  • an arrow W indicates a width direction W of the multilayer ceramic capacitor 1 and the multilayer body 10, which is orthogonal to the stacking direction T.
  • an arrow L indicates a length direction L of the multilayer ceramic capacitor 1 and the multilayer body 10, which is orthogonal to the stacking direction T and the width direction W.
  • the pair of external electrodes 40 are arranged at one end and the other end of the laminate 10 in the length direction L, respectively.
  • FIGS. 1 to 4B An XYZ orthogonal coordinate system is shown in FIGS. 1 to 4B.
  • the length direction L of the multilayer ceramic capacitor 1 and the multilayer body 10 corresponds to the X direction.
  • the width direction W of the multilayer ceramic capacitor 1 and the multilayer body 10 corresponds to the Y direction.
  • the stacking direction T of the multilayer ceramic capacitor 1 and the multilayer body 10 corresponds to the Z direction.
  • the cross section shown in FIG. 2 is also referred to as an LT cross section.
  • the cross section shown in FIG. 3 is also referred to as a WT cross section.
  • the cross sections shown in FIGS. 4A and 4B are also referred to as LW cross sections.
  • the laminate 10 has a first main surface TS1 and a second main surface TS2 facing in the stacking direction T, and a first main surface TS1 and a second main surface TS2 facing in the width direction W perpendicular to the stacking direction T.
  • side surface WS1 and second side surface WS2 and a first end surface LS1 and a second end surface LS2 facing in the length direction L perpendicular to the stacking direction T and the width direction W.
  • the laminate 10 has a substantially rectangular parallelepiped shape. Note that the dimension of the laminate 10 in the length direction L is not necessarily longer than the dimension in the width direction W. It is preferable that the corners and ridges of the laminate 10 be rounded. A corner is a part where three sides of the laminate intersect, and a ridgeline is a part where two sides of the laminate intersect. Incidentally, unevenness may be formed on a part or all of the surface constituting the laminate 10.
  • the dimensions of the laminate 10 are not particularly limited, but if the dimension in the length direction L of the laminate 10 is the L dimension, the L dimension is preferably 0.2 mm or more and 6 mm or less. Furthermore, when the dimension of the laminate 10 in the stacking direction T is defined as the T dimension, the T dimension is preferably 0.05 mm or more and 5 mm or less. Further, when the dimension in the width direction W of the laminate 10 is defined as the W dimension, the W dimension is preferably 0.1 mm or more and 5 mm or less.
  • the laminate 10 includes an effective layer portion 11, a first main surface side outer layer portion 12 and a second main surface side outer layer portion 12 arranged to sandwich the effective layer portion 11 in the stacking direction T. It has a surface side outer layer part 13.
  • the effective layer portion 11 includes a plurality of dielectric layers 20 as a plurality of ceramic layers alternately stacked in the stacking direction T, a plurality of internal electrode layers 30, and a plurality of step layers 25.
  • the effective layer portion 11 includes, in the stacking direction T, an internal electrode layer 30 located closest to the first main surface TS1 to an internal electrode layer 30 located closest to the second main surface TS2.
  • a plurality of internal electrode layers 30 are arranged facing each other with the dielectric layer 20 in between.
  • the effective layer portion 11 is a portion that generates capacitance and essentially functions as a capacitor.
  • the plurality of dielectric layers 20 are made of dielectric material.
  • the dielectric material for example, a dielectric ceramic whose main component is BaTiO 3 , CaTiO 3 , SrTiO 3 , or CaZrO 3 can be used. Further, the dielectric material may be one in which subcomponents such as Mn compounds, Fe compounds, Cr compounds, Co compounds, and Ni compounds are added to these main components.
  • the dielectric material may have a plurality of crystal grains containing a perovskite compound having a basic structure of BaTiO 3 as a main component.
  • the size of the crystal grains is appropriately designed depending on the thickness of the dielectric layer 20.
  • the crystal grain size in the dielectric layer 20 is preferably 1 ⁇ m or less.
  • the thickness of the dielectric layer 20 is preferably 10 ⁇ m or less, for example.
  • the number of dielectric layers 20 to be laminated is preferably 10 or more and 2000 or less. Note that the number of dielectric layers 20 is equal to the number of dielectric layers 20 in the effective layer section 11 and the dielectric layers 20 in each of the first main surface side outer layer section 12 and the second main surface side outer layer section 13. This is the total number of sheets.
  • the first main surface side outer layer portion 12 is located on the first main surface TS1 side of the laminate 10.
  • the first main surface side outer layer portion 12 is an aggregate of a plurality of dielectric layers 20 located between the first main surface TS1 and the internal electrode layer 30 closest to the first main surface TS1.
  • the second main surface side outer layer portion 13 is located on the second main surface TS2 side of the laminate 10.
  • the second main surface side outer layer portion 13 is an aggregate of a plurality of dielectric layers 20 located between the second main surface TS2 and the internal electrode layer 30 closest to the second main surface TS2.
  • the area sandwiched between the first main surface side outer layer section 12 and the second main surface side outer layer section 13 is the effective layer section 11 .
  • the dielectric layer 20 used in the first main surface side outer layer section 12 and the second main surface side outer layer section 13 may be the same as the dielectric layer 20 used in the effective layer section 11 .
  • the plurality of internal electrode layers 30 include a plurality of first internal electrode layers 31 and a plurality of second internal electrode layers 32.
  • the first internal electrode layers 31 and the second internal electrode layers 32 are alternately arranged in the stacking direction T with the dielectric layer 20 interposed therebetween.
  • the first internal electrode layer 31 is drawn out to the first end surface LS1.
  • the second internal electrode layer 32 is drawn out to the second end surface LS2.
  • the first internal electrode layer 31 and the second internal electrode layer 32 will be explained separately. may be collectively referred to as the internal electrode layer 30.
  • the first internal electrode layer 31 has a first facing portion 31A and a first lead-out portion 31B.
  • the first facing portion 31A is a region facing the second internal electrode layer 32 with the dielectric layer 20 interposed therebetween, and is located inside the stacked body 10.
  • the first drawn-out portion 31B is a portion drawn out from the first opposing portion 31A to the first end surface LS1, and is exposed at the first end surface LS1.
  • the second internal electrode layer 32 has a second opposing portion 32A and a second extended portion 32B.
  • the second facing portion 32A is a region facing the first internal electrode layer 31 with the dielectric layer 20 in between, and is located inside the stacked body 10.
  • the second drawn-out portion 32B is a portion drawn out from the second opposing portion 32A to the second end surface LS2, and is exposed at the second end surface LS2.
  • a capacitance is formed by the first opposing portion 31A and the second opposing portion 32A facing each other with the dielectric layer 20 in between, and the characteristics of a capacitor are exhibited.
  • the shapes of the first opposing portion 31A and the second opposing portion 32A are not particularly limited, but are preferably rectangular. However, the rectangular corner portions may be rounded, or the rectangular corner portions may be formed obliquely.
  • the shapes of the first drawer part 31B and the second drawer part 32B are not particularly limited, but are preferably rectangular. However, the rectangular corner portions may be rounded, or the rectangular corner portions may be formed obliquely.
  • the dimension in the width direction W of the first facing portion 31A and the dimension in the width direction W of the first drawer portion 31B may be formed to be the same dimension, or one of the dimensions may be formed smaller.
  • the dimension in the width direction W of the second opposing portion 32A and the dimension in the width direction W of the second drawer portion 32B may be the same dimension, or one of the dimensions may be formed smaller. .
  • Both edges of the first drawer portion 31B in the width direction W may extend while being curved toward the center of the first end surface LS1 of the laminate 10 in the width direction W.
  • the edge of the second drawer portion 32B in the width direction W may extend while being curved toward the center of the second end surface LS2 of the laminate 10 in the width direction W.
  • the distance in the stacking direction T is between the first opposing part 31A or the second opposing part 32A closest to the first main surface TS1 and the first opposing part 31A or the second opposing part 32A closest to the second main surface TS2. It may be shorter than the distance in the stacking direction T between the opposing portion 32A.
  • the end surfaces (exposed surfaces) of the plurality of second drawer portions 32B pulled out to the second end surface LS2 between the end surface closest to the first main surface TS1 and the end surface closest to the second main surface TS2.
  • the distance in the stacking direction T is between the first opposing part 31A or the second opposing part 32A closest to the first main surface TS1 and the first opposing part 31A or the second opposing part 32A closest to the second main surface TS2. It may be shorter than the distance in the stacking direction T between the opposing portion 32A.
  • the first internal electrode layer 31 and the second internal electrode layer 32 are made of an appropriate conductive material such as a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals. However, it is not limited to this. When using an alloy, the first internal electrode layer 31 and the second internal electrode layer 32 may be made of, for example, an Ag--Pd alloy.
  • each of the first internal electrode layer 31 and the second internal electrode layer 32 is preferably, for example, 0.2 ⁇ m or more and 2.0 ⁇ m or less.
  • the total number of first internal electrode layers 31 and second internal electrode layers 32 is preferably 10 or more and 2000 or less.
  • the coverage of the internal electrode layer 30 in the LW cross section is preferably 90% or more.
  • the coverage is defined as the ratio of the area of the internal electrode layer 30 in the LW cross section of the internal electrode layer 30 minus the area of voids or holes present in the internal electrode layer 30.
  • the internal electrode layer 30 has a uniform thickness, the thickness of the edge portion in the width direction W may be thicker than the thickness of the center portion in the width direction W.
  • the plurality of step layers 25 include a plurality of first step layers 25A and a plurality of second step layers 25B. As shown in FIG. 2, each of the plurality of first step layers 25A is a second internal electrode layer between a pair of dielectric layers 20 facing each other in the stacking direction T with the second internal electrode layer 32 in between. 32 is disposed in the first step region 26A so as to fill the space where the first step region 32 is not placed. Each of the plurality of first step layers 25A overlaps the pair of dielectric layers 20 on both sides of the stacking direction T in the stacking direction T.
  • Each of the plurality of first step layers 25A is arranged at the same position as the second internal electrode layer 32 in the stacking direction T, and is located at the first end surface LS1 of the second opposing portion 32A in the second internal electrode layer 32. It is joined to the side edge. Each of the plurality of first step layers 25A is exposed to the first end surface LS1.
  • Each of the plurality of second step layers 25B is a space between a pair of dielectric layers 20 facing each other in the stacking direction T with the first internal electrode layer 31 interposed therebetween, in which the first internal electrode layer 31 is not arranged. It is arranged in the second step region 26B so as to fill the second step region 26B.
  • Each of the plurality of second step layers 25B overlaps the pair of dielectric layers 20 on both sides of the stacking direction T in the stacking direction T.
  • Each of the plurality of second step layers 25B is arranged at the same position as the first internal electrode layer 31 in the stacking direction T, and is located at the second end surface LS2 of the first opposing portion 31A in the first internal electrode layer 31. It is joined to the side edge.
  • Each of the plurality of second step layers 25B is exposed to the second end surface LS2.
  • the first step layer 25A and the second step layer 25B may be formed of the same ceramic dielectric material as the dielectric layer 20. Note that the first step layer 25A and the second step layer 25B may be formed of a different material from the dielectric layer 20.
  • the first step layer 25A and the second step layer 25B have the features of the present disclosure, which will be described in detail later.
  • the first step layer 25A and the second step layer 25B will be collectively referred to as the step layer 25. There are cases where this happens. It is preferable that the step layer 25 has the same thickness as the internal electrode layer 30 located at the same position in the stacking direction T.
  • the stacked body 10 has a counter electrode portion 11E.
  • the counter electrode portion 11E is a portion where the first opposing portion 31A of the first internal electrode layer 31 and the second opposing portion 32A of the second internal electrode layer 32 face each other.
  • the counter electrode section 11E is configured as a part of the effective layer section 11. 4A and 4B show the range in the width direction W and length direction L of the counter electrode portion 11E. Note that the counter electrode portion 11E is also referred to as a capacitor effective portion.
  • the laminate 10 has a side outer layer portion.
  • the side surface side outer layer portion includes a first side surface side outer layer portion WG1 and a second side surface side outer layer portion WG2.
  • the first side surface side outer layer portion WG1 is a dielectric layer located between the effective layer portion 11, the first main surface side outer layer portion 12, the second main surface side outer layer portion 13, and the first side surface WS1. This is the part containing 20.
  • the second side surface side outer layer portion WG2 is a dielectric layer located between the effective layer portion 11, the first main surface side outer layer portion 12, the second main surface side outer layer portion 13, and the second side surface WS2. This is the part containing 20.
  • 3 to 4B show the range in the width direction W of the first side-side outer layer portion WG1 and the second side-side outer layer portion WG2.
  • the side surface side outer layer portion is also referred to as a W gap or a side gap.
  • an insulating layer may be disposed on each of the first side surface WS1 and the second side surface WS2 of the stacked body 10. In this case, since the interface between the dielectric layer 20 and the internal electrode layer 30 is covered with the insulating layer, it is possible to suppress the intrusion of moisture.
  • the insulating layer is preferably formed of the same material as the dielectric layer 20, but is not limited thereto. Note that such an insulating layer may be arranged so as to be joined to the internal electrode layer 30.
  • the laminate 10 has an outer layer portion on the end surface side.
  • the end surface side outer layer portion includes a first end surface side outer layer portion LG1 and a second end surface side outer layer portion LG2.
  • the first end surface side outer layer portion LG1 includes a plurality of dielectric layers 20, a plurality of first lead-out portions 31B, and a plurality of first step layers located between the counter electrode portion 11E and the first end surface LS1. This is the part containing 25A. That is, the first end surface side outer layer portion LG1 includes the portions of the plurality of dielectric layers 20 on the first end surface LS1 side, the plurality of first lead-out portions 31B, and the plurality of first step layers 25A. It is a collective body.
  • the second end surface side outer layer portion LG2 includes a plurality of dielectric layers 20, a plurality of second lead-out portions 32B, and a plurality of second step layers located between the counter electrode portion 11E and the second end surface LS2. This is the part containing 25B. That is, the second end surface side outer layer portion LG2 includes the portions of the plurality of dielectric layers 20 on the second end surface LS2 side, the plurality of second lead-out portions 32B, and the plurality of second step layers 25B. It is a collective body.
  • FIGS. 2, 4A, and 4B show the range in the length direction L of the first end surface side outer layer portion LG1 and the second end surface side outer layer portion LG2. Note that the end surface side outer layer portion is also referred to as an L gap or an end gap.
  • the first step layer 25A and the second step layer 25B described above are arranged at the L gap.
  • the external electrodes 40 include a first external electrode 40A disposed on the first end surface LS1 side of the laminate 10 and a first external electrode 40A disposed on the second end surface LS2 side of the laminate 10. and a second external electrode 40B.
  • first external electrode 40A and the second external electrode 40B are the same. Further, the first external electrode 40A and the second external electrode 40B have shapes that are approximately plane symmetrical with respect to the WT cross section at the center of the multilayer ceramic capacitor 1 in the length direction L. Therefore, in the following, when it is not necessary to separately explain the first external electrode 40A and the second external electrode 40B, the first external electrode 40A and the second external electrode 40B will be collectively referred to as external electrodes. There are cases where it is 40.
  • the first external electrode 40A is arranged on the first end surface LS1.
  • the first external electrode 40A is in contact with the first extended portion 31B of each of the plurality of first internal electrode layers 31 exposed on the first end surface LS1. Thereby, the first external electrode 40A is electrically connected to the plurality of first internal electrode layers 31.
  • the first external electrode 40A of the embodiment is provided on a part of the first main surface TS1 and a part of the second main surface TS2, as well as a part of the first side surface WS1 and a part of the second side surface WS2.
  • the first external electrode 40A is provided so as to extend from the first end surface LS1 to the first main surface TS1, the second main surface TS2, the first side surface WS1, and the second side surface WS2. and preferable.
  • the second external electrode 40B is arranged on the second end surface LS2.
  • the second external electrode 40B is in contact with the second extended portion 32B of each of the plurality of second internal electrode layers 32 exposed on the second end surface LS2. Thereby, the second external electrode 40B is electrically connected to the plurality of second internal electrode layers 32.
  • the second external electrode 40B of the embodiment is provided on a part of the first main surface TS1 and a part of the second main surface TS2, as well as a part of the first side surface WS1 and a part of the second side surface WS2.
  • the second external electrode 40B is provided so as to extend from the second end surface LS2 to the first main surface TS1, the second main surface TS2, the first side surface WS1, and the second side surface WS2. and preferable.
  • the first opposing portion 31A of the first internal electrode layer 31 and the second opposing portion 32A of the second internal electrode layer 32 are opposed to each other with the dielectric layer 20 in between. By doing so, a capacitance is formed. Therefore, capacitor characteristics are developed between the first external electrode 40A to which the first internal electrode layer 31 is connected and the second external electrode 40B to which the second internal electrode layer 32 is connected.
  • the first external electrode 40A includes a first base electrode layer 50A, a first plating layer 60A disposed on the first base electrode layer 50A, has.
  • the second external electrode 40B includes a second base electrode layer 50B and a second plating layer 60B disposed on the second base electrode layer 50B.
  • the first base electrode layer 50A is arranged on the first end surface LS1.
  • the first base electrode layer 50A is connected to the first lead-out portion 31B of each of the plurality of first internal electrode layers 31 exposed on the first end surface LS1.
  • the first base electrode layer 50A covers a portion of the first main surface TS1, a portion of the second main surface TS2, and a portion of the first side surface WS1 from above the first end surface LS1. and is formed extending to a part of the second side surface WS2.
  • the second base electrode layer 50B is arranged on the second end surface LS2.
  • the second base electrode layer 50B is in contact with the second extension portion 32B of each of the plurality of second internal electrode layers 32 exposed on the second end surface LS2.
  • the second base electrode layer 50B covers a portion of the first main surface TS1, a portion of the second main surface TS2, and a portion of the first side surface WS1 from above the second end surface LS2. and is formed extending to a part of the second side surface WS2.
  • the first base electrode layer 50A and the second base electrode layer 50B of the embodiment include at least one selected from a baked layer, a conductive resin layer, a thin film layer, and the like.
  • the baked layers preferably contain a glass component and a metal component.
  • the glass component includes, for example, at least one selected from B, Si, Ba, Mg, Al, Li, and the like.
  • the metal component includes, for example, at least one selected from Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, and the like.
  • the baked layer is obtained by coating the laminate 10 with a conductive paste containing, for example, glass and metal and baking it.
  • the baked layer can be formed by co-firing (cofire) a pre-fired laminated chip, which is the material of the laminated body 10 having a plurality of internal electrodes and dielectric layers, and a conductive paste applied to the laminated chip. can.
  • it may be formed by firing the laminated chips to obtain the laminated body 10, and then applying a conductive paste to the laminated body 10 and baking it (post-fire).
  • the baking layer may be a plurality of layers.
  • the thickness of the first base electrode layer 50A and the second base electrode layer 50B formed by the baking layer in the length direction L is, for example, 0.1 ⁇ m or more and 200 ⁇ m or less at the center in the lamination direction T. .
  • the first base electrode layer 50A and the second base electrode layer 50B made of baked layers are provided up to a part of the first main surface TS1 and the second main surface TS2, the The thickness at the central portion in the length direction L is preferably 0.1 ⁇ m or more and 200 ⁇ m or less, for example.
  • the thickness corresponding to the width direction W is , in the central portion in the length direction L, preferably from 0.1 ⁇ m to 200 ⁇ m, for example.
  • the conductive resin layers may contain a thermosetting resin and a metal.
  • a conductive resin layer containing a thermosetting resin is more flexible than a conductive layer made of a fired product of a plating film or conductive paste, for example. Therefore, even if the multilayer ceramic capacitor 1 is subjected to physical impact or impact due to thermal cycles, the conductive resin layer functions as a buffer layer. Therefore, the conductive resin layer suppresses the occurrence of cracks in the multilayer ceramic capacitor 1.
  • the metal contained in the conductive resin layer Ag, Cu, or an alloy thereof can be used. Moreover, a metal whose surface is coated with Ag can be used. When using a metal whose surface is coated with Ag, it is preferable to use Cu or Ni as the metal powder. Further, Cu that has been subjected to oxidation prevention treatment can also be used.
  • the reason why conductive metal powder of Ag is used as a conductive metal is that Ag has the lowest specific resistance among metals, so it is suitable as an electrode material, and because Ag is a noble metal, it does not oxidize and has high resistance. There is a particular thing. Note that the reason for using Ag-coated metal is that it is possible to make the base metal inexpensive while maintaining the above-mentioned characteristics of Ag.
  • the metal contained in the conductive resin layer is preferably contained in a proportion of 35 vol% or more and 75 vol% or less with respect to the total volume of the conductive resin.
  • the shape of the metal contained in the conductive resin layer is not particularly limited.
  • the average particle size of the metal contained in the conductive resin layer is not particularly limited.
  • the average particle size of the metal powder contained in the conductive resin layer may be, for example, about 0.3 ⁇ m or more and 10 ⁇ m or less.
  • the metal contained in the conductive resin layer is mainly responsible for the conductivity of the conductive resin layer. Specifically, when the conductive fillers, which are metal powders, come into contact with each other, a current-carrying path is formed in the conductive resin layer.
  • the metal powder contained in the conductive resin layer can be spherical or flat, but it is preferable to use a mixture of spherical metal powder and flat metal powder.
  • the resin for the conductive resin layer various known thermosetting resins such as epoxy resin, phenol resin, urethane resin, silicone resin, and polyimide resin can be used.
  • epoxy resin is one of the most suitable resins because of its excellent heat resistance, moisture resistance, and adhesiveness.
  • the resin contained in the conductive resin layer is preferably contained in a proportion of 25 vol% or more and 65 vol% or less with respect to the total volume of the conductive resin.
  • the conductive resin layer contains a curing agent together with a thermosetting resin.
  • the curing agent when an epoxy resin is used as the base resin, various known compounds such as phenol-based, amine-based, acid anhydride-based, imidazole-based, etc. can be used.
  • the conductive resin layer may have multiple layers.
  • the conductive resin layer is arranged to cover the baking layer.
  • the conductive resin layer may be placed directly on the laminate.
  • the conductive resin layer is arranged between the baked layer and the plating layer (first plating layer 60A, second plating layer 60B).
  • the thickness corresponding to the length direction L of the first base electrode layer 50A and the second base electrode layer 50B made of the conductive resin layer is preferably, for example, 10 ⁇ m or more and 200 ⁇ m or less at the center in the lamination direction T. . Further, when the first base electrode layer 50A and the second base electrode layer 50B made of conductive resin layers are provided up to a part of the first main surface TS1 and the second main surface TS2, the stacking direction T thereof is The corresponding thickness is preferably, for example, 5 ⁇ m or more and 50 ⁇ m or less at the center portion in the length direction L.
  • the thickness corresponding to the width direction W is , for example, preferably 5 ⁇ m or more and 50 ⁇ m or less in the central portion in the length direction L.
  • the thin film layers can be formed by a thin film forming method such as a sputtering method or a vapor deposition method.
  • the thin film layer in the embodiment is preferably a layer with a thickness of 1 ⁇ m or less on which metal particles are deposited.
  • the first plating layer 60A of the first external electrode 40A is arranged to cover the first base electrode layer 50A.
  • the second plating layer 60B of the second external electrode 40B is arranged to cover the second base electrode layer 50B.
  • the first plating layer 60A and the second plating layer 60B contain at least one selected from Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, Au, etc., for example.
  • the first plating layer 60A and the second plating layer 60B may each be formed of multiple layers.
  • the first plating layer 60A and the second plating layer 60B preferably have a two-layer structure in which a Sn plating layer is formed on a Ni plating layer.
  • the first plating layer 60A is arranged to cover the first base electrode layer 50A.
  • the first plating layer 60A of the embodiment includes a first Ni plating layer 61A and a first Sn plating layer 62A located on the first Ni plating layer 61A.
  • the second plating layer 60B is arranged to cover the second base electrode layer 50B.
  • the second plating layer 60B of the embodiment includes a second Ni plating layer 61B and a second Sn plating layer 62B located on the second Ni plating layer 61B.
  • the Ni plating layer prevents the first base electrode layer 50A and the second base electrode layer 50B from being eroded by solder when the multilayer ceramic capacitor 1 is mounted. Further, the Sn plating layer improves solder wettability when mounting the multilayer ceramic capacitor 1. This facilitates mounting of the multilayer ceramic capacitor 1.
  • the thickness of each of the first Ni plating layer 61A, the first Sn plating layer 62A, the second Ni plating layer 61B, and the second Sn plating layer 62B is preferably 1 ⁇ m or more and 15 ⁇ m or less.
  • the external electrode 40 may be configured only with a plating layer without providing a base electrode layer on the first end surface LS1 and the second end surface LS2. In this case, it is preferable to form the plating layer after disposing a catalyst as a pretreatment on the surface of the region where the plating layer is to be formed.
  • the plating layer in this case preferably includes a lower plating electrode formed on the surface of the laminate 10 and an upper plating electrode formed on the surface of the lower plating electrode. It is preferable that the lower layer plating electrode and the upper layer plating electrode each contain at least one metal selected from, for example, Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, or Zn, or an alloy containing the metal. .
  • the lower layer plating electrode is preferably formed using Ni, which has solder barrier properties.
  • the upper layer plating electrode is preferably formed using Sn or Au, which has good solder wettability.
  • the lower layer plating electrode is formed using Cu, which has good bonding properties with Ni.
  • the upper layer plating electrode may be formed as necessary, and the external electrode 40 may be composed of only the lower layer plating electrode.
  • the plating layer may have the upper layer plating electrode as the outermost layer, or may further form other plating electrodes on the surface of the upper layer plating electrode.
  • the thickness of each plating layer arranged without providing a base electrode layer is preferably 1 ⁇ m or more and 15 ⁇ m or less. Moreover, it is preferable that the plating layer does not contain glass.
  • the metal ratio per unit volume of the plating layer is preferably 99% by volume or more.
  • the L dimension is preferably 0.2 mm or more and 6.5 mm or less.
  • the T dimension is 0.1 mm or more and 6.5 mm or less.
  • the W dimension is preferably 0.1 mm or more and 5.5 mm or less.
  • step layer 25 which is a feature of the present disclosure, and the convex portions each of the first end surface LS1 and the second end surface LS2 have will be described in detail.
  • FIG. 5A is an enlarged schematic diagram of the portion indicated by VA in FIG. 2.
  • FIG. 5B is a cross-sectional view taken along the line VB-VB in FIG. 5A with the first external electrode 40A removed.
  • FIG. 6A is an enlarged schematic diagram of the portion indicated by VIA in FIG. 2.
  • FIG. 6B is a VIB-VIB cross-sectional view of FIG. 6A with the second external electrode 40B removed.
  • the first end surface LS1 has a plurality of first protrusions 27A that protrude in the length direction L.
  • the second end surface LS2 has a plurality of second convex portions 27B that protrude in the length direction L. As shown in FIGS.
  • each of the plurality of first convex portions 27A is formed in a region of the first end surface LS1 that includes a location corresponding to each first step layer 25A.
  • the first convex portion 27A is formed by a part of the ceramic material forming the first step layer 25A protruding from the first step layer 25A in the length direction L of the laminate 10.
  • the first convex portion 27A partially protrudes from the first step layer 25A in a region spanning the dielectric layer 20 adjacent to the first step layer 25A.
  • the first convex portion 27A hangs down from the first stepped layer 25A to the end surface 20a of the dielectric layer 20 adjacent to one side (lower side in FIG. 5A) in the stacking direction T, and It is formed in such a manner that it covers at least a portion of it. Therefore, the interface 29a between the first step layer 25A and the dielectric layer 20 adjacent to the lower side of the first step layer 25A in FIG. 27A and is in a closed state. As shown in FIG. 5B, the first protrusion 27A extends in the width direction W of the laminate 10, and the interface 29a extending in the width direction W is covered over the entire length by the first protrusion 27A. ing.
  • the first convex portion 27A may protrude from the entire region of the first step layer 25A on the first end surface LS1, or may protrude from a portion thereof. Further, the area where the first convex portion 27A covers the end surface 20a of the dielectric layer 20 is not limited, but it is preferably formed in an area that is at least 3% or more of the dimension of the end surface 20a in the stacking direction T. Thereby, the interface 29a is reliably covered by the first convex portion 27A.
  • a protrusion amount G1 protruding in the length direction L from the end surface 20a of the dielectric layer 20 constituting the first end surface LS1 is equal to It is preferably 98% or less of the thickness H2, which is the dimension of the layer 32 in the stacking direction T.
  • the second protrusion 27B also has the same configuration as the first protrusion 27A. That is, as shown in FIGS. 6A and 6B, each of the plurality of second convex portions 27B is formed in a region of the second end surface LS2 that includes a location corresponding to each second step layer 25B. .
  • the second convex portion 27B is formed by a portion of the ceramic material forming the second step layer 25B protruding from the second step layer 25B in the length direction L of the laminate 10.
  • the second convex portion 27B partially protrudes from the second step layer 25B in a region spanning the dielectric layer 20 adjacent to the second step layer 25B.
  • the second convex portion 27B hangs down from the second step layer 25B to the end surface 20b of the dielectric layer 20 adjacent to one side (lower side in FIG. 6A) in the stacking direction T, and extends from the end surface 20b. It is formed in a covering manner. Therefore, the interface 29b between the second step layer 25B and the dielectric layer 20 adjacent to the lower side of the second step layer 25B in FIG. 27B and is in a closed state. As shown in FIG. 6B, the second protrusion 27B extends in the width direction W of the laminate 10, and the interface 29b extending in the width direction W is covered over the entire length by the second protrusion 27B. ing.
  • the second convex portion 27B may protrude from the entire area of the second step layer 25B on the second end surface LS2, or may protrude from a portion thereof. Further, the area where the second convex portion 27B covers the end surface 20b of the dielectric layer 20 is not limited, but it is preferably formed in an area that is at least 3% or more of the dimension of the end surface 20b in the stacking direction T. Thereby, the interface 29b is reliably covered by the second convex portion 27B.
  • the first protrusion 27A and the second protrusion 27B may be integrated with the dielectric layer 20 by firing the laminate 10 during the manufacturing process. Therefore, regarding the first convex portion 27A, the state in which the first convex portion 27A covers the end face 20a and the interface 29a as described above means that the laminate 10 is a molded body before firing and the first convex portion 27A covers the end face 20a and the interface 29a. This is an embodiment in which the material of the portion 27A and the material of the dielectric layer 20 can be distinguished.
  • the state in which the second convex portion 27B covers the end face 20b and the interface 29b as described above means that the laminate 10 is a molded body before firing and the second convex portion 27B covers the end face 20b and the interface 29b.
  • the expression that the first convex portion 27A and the second convex portion 27B cover the end surface 20a and the end surface 20b, or the interface 29a and the interface 29b, respectively, means that the first convex portion 27A and the second convex portion 27B cover Even if each of the protrusions 27B is integrated with the dielectric layer 20, it is based on the concept that the laminate 10 is in the form of a molded body before firing as described above.
  • a protrusion amount G2 protruding in the length direction L from the end surface 20b of the dielectric layer 20 constituting the second end surface LS2 is equal to It is preferable that the thickness is 98% or less of the dimension thickness H1.
  • the ratio of the protrusion amount G1 and the protrusion amount G2 of the first convex portion 27A and the second convex portion 27B to the thickness of the internal electrode layer 30 (98% or less) is measured, for example, as follows. and can be confirmed. That is, the first side surface WS1 or the second side surface WS2 is polished to, for example, about 1/2 of the widthwise dimension of the multilayer ceramic capacitor 1 to expose the LT cross section. Next, the protrusion amount G1 and the protrusion amount G2 are measured at an arbitrary position on the polished surface. Thereafter, the thicknesses H1 and H2 of the internal electrode layer 30 are measured and calculated from G1/H1 and G2/H2.
  • each portion can be measured using a SEM (scanning electron microscope).
  • the ratio of the area (3% or more as described above) in which each of the first convex portion 27A and the second convex portion 27B covers the end surface 20a and the end surface 20b of the dielectric layer 20 in the stacking direction is also adjusted. Can be measured and calculated.
  • a dielectric sheet for the dielectric layer 20, a conductive paste for the internal electrode layer 30, and a dielectric paste for the step layer 25 are prepared. These dielectric sheets, conductive pastes, and dielectric pastes all contain a binder and a solvent. Known binders and solvents can be used.
  • the dielectric paste for the step layer 25 may contain a different amount of binder and solvent than the dielectric sheet.
  • the conductive paste is, for example, metal powder to which an organic binder and an organic solvent are added.
  • Conductive paste for a plurality of internal electrode layers 30 is printed on the dielectric sheet in a predetermined pattern by, for example, screen printing or gravure printing.
  • a dielectric sheet on which patterns of the plurality of first internal electrode layers 31 are formed and a dielectric sheet on which patterns of the plurality of second internal electrode layers 32 are formed are prepared.
  • areas where the pattern of the internal electrode layer 30 is not formed that is, the plurality of first step regions 26A and the plurality of second step regions
  • a dielectric paste for the step layer 25 is printed on the step layer 26B by, for example, screen printing to form a plurality of patterns for the step layer 25.
  • the patterns of the plurality of step layers 25 may be formed using dielectric paste first, and then the patterns of the plurality of internal electrode layers 30 may be formed using conductive paste.
  • dielectric sheet on which the pattern of the internal electrode layer 30 is not printed a portion that will become the first main surface side outer layer portion 12 on the plurality of first main surface TS1 sides is formed.
  • Dielectric sheets printed with a pattern of 25A are sequentially and alternately laminated to form a plurality of effective layer portions 11.
  • a predetermined number of dielectric sheets on which the pattern of the internal electrode layer 30 is not printed are laminated on the portions that will become the effective layer portions 11 to form a plurality of second main surface side outer layers on the second main surface TS2 side.
  • a portion that will become part 13 is formed. Thereby, a laminated sheet including portions that can become a plurality of laminated bodies 10 is obtained.
  • this laminated sheet is pressed in the lamination direction T by means such as a hydrostatic press to produce a laminated block.
  • the laminated block is cut to a predetermined size and separated into pieces to obtain a plurality of laminated chips that are the raw materials for the plurality of laminated bodies 10. Thereafter, the plurality of stacked chips may be polished by barrel polishing or the like to round the corners and ridges.
  • heat treatment is performed to heat the obtained plurality of laminated chips to a temperature of approximately 100° C. or higher and 200° C. or lower.
  • a part of the first step layer 25A flows on the first end surface LS1 side.
  • the protruding part flows to the end surface 20a of the dielectric layer 20, and the first convex part 27A is formed.
  • a part of the second step layer 25B flows and protrudes, and a further protruding part flows to the end surface 20b of the dielectric layer 20, forming the second convex portion 27B. is formed.
  • the first convex portion 27A and the second convex portion 27B may have the following.
  • the thickness of the first step layer 25A may become thinner because a portion of the first step layer 25A flows from the first end surface LS1 and becomes the first convex portion 27A. Furthermore, a portion of the second step layer 25B flows from the second end surface LS2 and becomes the second convex portion 27B, so that the thickness of the second step layer 25B may become thinner.
  • the change in thickness is slight, and the presence of the first step layer 25A and the second step layer 25B does not reduce the thickness of the entire laminate 10 at both ends in the length direction L. Hard to occur.
  • the stacked chips are fired to obtain the stacked body 10.
  • the firing temperature at this time depends on the materials of the dielectric layer 20 and the internal electrode layer 30, but is preferably, for example, 900° C. or higher and 1400° C. or lower.
  • the first convex portion 27A and the second convex portion 27B after firing are may be integrated with the dielectric layer 20.
  • first base electrode layer 50A and a second base electrode layer 50B which are base electrode layers, are formed.
  • the base electrode layer When forming the base electrode layer as a baked layer, a conductive paste that will become the base electrode layer is applied to each of the first end face LS1 and the second end face LS2 of the laminate 10, and the first base electrode layer 50A and A second base electrode layer 50B is formed.
  • a conductive paste containing a glass component and a metal is applied, for example, by a method such as dipping, and then a baking process is performed to form a base electrode layer.
  • the temperature of the baking treatment at this time is preferably about 700°C or more and about 900°C.
  • the base electrode layer is a layer containing a conductive resin layer
  • a conductive resin paste containing a thermosetting resin and a metal component is applied onto the baking layer or the laminate 10, and the temperature is about 250°C or higher and 550°C or higher.
  • the resin is thermally cured by heat treatment at a temperature of 100 to form a conductive resin layer.
  • the atmosphere during the heat treatment at this time is preferably a N 2 atmosphere. Further, in order to prevent the scattering of the resin and the oxidation of various metal components, it is preferable to perform the heat treatment in an atmosphere in which the oxygen concentration is suppressed to 100 ppm or less.
  • the base electrode layer When forming the base electrode layer as a thin film layer, the thin film layer that will become the base electrode layer is formed on the laminate 10 by a thin film forming method such as sputtering or vapor deposition.
  • the base electrode layer formed of a thin film layer is preferably a layer with a thickness of 1 ⁇ m or less on which metal particles are deposited.
  • the first plating layer 60A and the second plating layer 60B are sequentially formed on the base electrode layer by, for example, barrel plating.
  • the external electrode 40 when forming the external electrode 40 only with a plating layer without forming a base electrode layer, the first end surface LS1 and the second end surface LS2 of the laminate 10 are plated, and the internal electrode layer 30 is A base plating film is formed on the exposed surface.
  • electrolytic plating or electroless plating can be used for plating, but electroless plating requires pretreatment with catalysts to improve the plating deposition rate, making the process more complicated. There are disadvantages. Therefore, it is usually preferable to employ electrolytic plating.
  • the plating method it is preferable to use barrel plating.
  • an upper layer plating electrode formed on the surface of the lower layer plating electrode may be formed in the same manner.
  • the multilayer ceramic capacitor 1 is manufactured.
  • the first step layer 25A when printing the pattern of the first step layer 25A on the dielectric sheet to produce the laminated chip, as shown in FIG. 7A, in the first step region 26A, the first step layer 25A is
  • the dielectric paste for the layer 25A may cover the end portion 32a of the second internal electrode layer 32 on the first end surface side in the stacking direction T.
  • the end surface 32b of the second internal electrode layer 32 on the first end surface side protrudes toward the first step region 26A as it approaches the dielectric sheet for the dielectric layer 20 below in FIG. 7A. It may also be formed into a tapered shape.
  • the second step layer 25A which is a part of the first step layer 25A
  • the surplus portion 25c covering the internal electrode layer 32 covers the end portion 32a of the second internal electrode layer 32 in the stacking direction T.
  • the interface 32c between the first step layer 25A and the end portion 32a of the second internal electrode layer 32 is covered and closed by the first step layer 25A. Therefore, the first step layer 25A suppresses moisture from entering the interface, improving moisture resistance reliability.
  • the first step layer 25A is sufficiently filled in the first step region 26A, the thickness of the end portion on the first end surface LS1 side is unlikely to be reduced even after pressing.
  • the first convex portion 27A is easily formed.
  • the end portion of the internal electrode layer 30 may be arranged to cover a part of the step layer 25.
  • the multilayer ceramic capacitor 1 includes a dielectric layer 20 as a plurality of ceramic layers stacked in the stacking direction T, a first main surface TS1 and a second main surface TS2 facing the stacking direction T, A first side surface WS1 and a second side surface WS2 facing in the width direction W orthogonal to the stacking direction T, and a first end surface LS1 and a second end surface facing in the length direction L orthogonal to the stacking direction T and the width direction W.
  • first internal electrode layer 31 which is alternately laminated with a plurality of dielectric layers 20 and exposed to the first end face LS1, and a second end face which is alternately laminated with a plurality of dielectric layers 20;
  • the first internal electrode layer 31 is arranged between the first step layer 25A, which is arranged in the first end face LS1, and the pair of dielectric layers 20 facing each other with the first internal electrode layer 31 interposed therebetween.
  • a second step layer 25B that is disposed in a second step region 26B that is not exposed to the second end surface LS2;
  • a first external layer is provided so as to extend from LS1 to the first main surface TS1, the second main surface TS2, the first side surface WS1, and the second side surface WS2, and is connected to the first internal electrode layer 31.
  • the electrode 40A is arranged on the second end surface LS2, and extends from the second end surface LS2 to the first main surface TS1, the second main surface TS2, the first side surface WS1, and the second side surface WS2.
  • a second external electrode 40B connected to the second internal electrode layer 32; It has a first convex portion 27A that partially protrudes in the length direction L in a region spanning the dielectric layer 20 adjacent to at least one side in the stacking direction T, and the second end surface LS2 has a second step layer 25B. It has a second convex portion 27B that partially protrudes in the length direction L in a region spanning the dielectric layer 20 adjacent to at least one side of the second stepped layer 25B in the stacking direction T.
  • the plurality of first convex portions 27A provided corresponding to the plurality of first step layers 25A partially protrude and are buried in the first external electrode 40A disposed covering the first end surface LS1. state. Therefore, a plurality of recesses onto which the plurality of first protrusions 27A are transferred are formed on the inner surface of the first external electrode 40A that is in close contact with the first end surface LS1. As shown in FIG. 5A, the recess reaches the area of the dielectric layer 20.
  • the second convex portions 27B provided corresponding to the plurality of second step layers 25B are partially inside the second external electrode 40B disposed covering the second end surface LS2. It protrudes and fills up. Therefore, a plurality of recesses onto which the plurality of second convex portions 27B are transferred are formed on the inner surface of the second external electrode 40B that is in close contact with the second end surface LS2. As shown in FIG. 6A, the recess reaches the area of the dielectric layer 20.
  • an anchor effect occurs in which the second external electrode 40B is caught on the second protrusions 27B and is difficult to separate. Therefore, the adhesion strength of the first external electrode 40A and the second external electrode 40B to the laminate 10 is improved. As a result, the reliability of the multilayer ceramic capacitor 1 is improved.
  • the first convex portion 27A covers and closes the interface 29a between the first step layer 25A and the dielectric layer 20 at the first end surface LS1, and the second step at the second end surface LS2.
  • the interface 29b between the layer 25B and the dielectric layer 20 is covered and closed. Therefore, the first convex portion 27A and the second convex portion 27B suppress moisture from entering the interfaces 29a and 29b from the outside, improving moisture resistance reliability.
  • the path from the outside to the interfaces 29a and 29b becomes longer and has a more complicated shape due to the first protrusion 27A and the second protrusion 27B, this also suppresses moisture intrusion and improves moisture resistance reliability. improves.
  • each of the first convex portion 27A and the second convex portion 27B has an area of 3% or more of the dimension in the stacking direction T on the end surface 20a and the end surface 20b of the dielectric layer 20. It is preferable that it be formed.
  • the protrusion amount G1 of the first convex portion 27A protruding from the end surface 20a of the dielectric layer 20 constituting the first end surface LS1 in the length direction L is equal to the second protrusion amount G1. is 98% or less of the dimension H2 in the stacking direction T of the internal electrode layer 32, and protrudes in the length direction L from the end surface 20b of the dielectric layer 20 constituting the second end surface LS2 of the second convex portion 27B.
  • the amount of protrusion G2 is preferably 98% or less of the dimension H1 of the first internal electrode layer 31 in the stacking direction T.
  • the protrusion amount G1 of the first convex portion 27A protrudes in the length direction L from the end surface 20a of the dielectric layer 20, and the protrusion amount G1 of the second convex portion 27B protrudes in the length direction from the end surface 20b of the dielectric layer 20.
  • the amount of protrusion G2 protruding to L can be made sufficient. Therefore, the anchoring effect of the first convex portion 27A and the second convex portion 27B is enhanced, and the adhesion strength of the first external electrode 40A and the second external electrode 40B to the laminate 10 is improved.
  • the first step layer 25A covers the end of the second internal electrode layer 32 on the first end surface LS1 side in the stacking direction T
  • the second step layer 25B preferably covers at least the end portion of the first internal electrode layer 31 on the second end surface LS2 side in the stacking direction T.
  • the first step layer 25A sufficiently fills the first step region 26A
  • the second step layer 25B sufficiently fills the second step region 26B. Therefore, the thickness of both ends of the laminate 10 in the length direction L is difficult to reduce, and the first convex portion 27A and the second convex portion 27B having a sufficient amount of protrusion are reliably formed. In addition, moisture is prevented from entering the interface between the step layer 25 and the internal electrode layer 30, which are bonded to each other, and moisture resistance reliability is improved.
  • the present invention is not limited to the configuration of the above-described embodiments, and can be modified and applied as appropriate without changing the gist of the present invention. Note that the present invention also includes a combination of two or more of the individual desirable configurations described in the above embodiments.
  • the first convex portion 27A and the second convex portion 27B extend from each step layer to the dielectric layer 20 on one side in the stacking direction T (lower side in FIGS. 5A and 6A). Although it is formed so as to cover it, it may also be formed on the opposite side. That is, it may protrude so as to cover the dielectric layer 20 on the other side (upper side in FIGS. 5A and 6A) in the stacking direction T.
  • the end faces (first end face LS1, second end face LS2) at both ends of the laminate 10 in the length direction L have convex portions that protrude from the step layer.
  • a convex portion may be provided that protrudes from the step layer on the side surface side. That is, in the laminate 10, the first internal electrode layer 31 and the second internal electrode layer 32 are disposed between the dielectric layer 20 at the end on the first side surface WS1 side and the end on the second side surface WS2 side.
  • the first side surface WS1 and the second side surface WS2 extend in the width direction W in a region extending from the third step layer to the dielectric layer 20 adjacent to at least one side of the third step layer in the stacking direction. It is also possible to have a third convex portion that partially protrudes. In this configuration in which the convex portion protrudes from the step layer on the side surface side, a portion of the external electrode 40 that wraps around the first side surface WS1 and the second side surface WS2 is caught in the convex portion, and has an anchor effect that makes it difficult to peel off. occurs, and the adhesion force of the external electrode 40 is improved. In addition, moisture infiltration from the first side surface WS1 and the second side surface WS2 is also suppressed, and moisture resistance reliability is improved.
  • a multilayer ceramic capacitor is exemplified as the multilayer ceramic electronic component.
  • the multilayer ceramic electronic component of the present disclosure is not limited thereto.
  • the laminate ceramic electronic component functions as a ceramic piezoelectric element.
  • piezoelectric ceramic materials include PZT (lead zirconate titanate) ceramic materials.
  • the laminate ceramic electronic component functions as a thermistor element.
  • semiconductor ceramic materials include, for example, spinel-based ceramic materials.
  • the laminate ceramic electronic component functions as an inductor element.
  • the internal electrode layer becomes a coiled conductor.
  • magnetic ceramic materials include ferrite ceramic materials.
  • a second step layer arranged in a second step region where the first internal electrode layer is not arranged between the pair of opposing ceramic layers and exposed to the second end surface; is disposed on a first end surface, and is provided so as to extend from the first end surface to the first main surface, the second main surface, the first side surface, and the second side surface; a first external electrode connected to the first internal electrode layer; and a first external electrode arranged on the second end surface and connected from the second end surface to the first main surface, the second main surface, the a second external electrode that is provided so as to wrap around the first side surface and the second side surface and is connected to the second internal electrode layer, and the first end surface is connected to the first step.
  • first convex portion partially protruding from the layer in the length direction in a region spanning the ceramic layer adjacent to at least one side of the first step layer in the lamination direction
  • second end surface has a second convex portion that partially projects in the length direction in a region extending from the second step layer to the ceramic layer adjacent to at least one side of the second step layer in the stacking direction.
  • each of the first convex portion and the second convex portion is formed in an area of 3% or more of the dimension in the lamination direction on the end face of the ceramic layer.
  • the amount of protrusion of the first convex portion in the longitudinal direction from the end face of the ceramic layer constituting the first end face is equal to the dimension of the second internal electrode layer in the stacking direction. 98% or less, and the amount of protrusion of the second protrusion in the length direction from the end surface of the ceramic layer constituting the second end surface is equal to or less than the amount in the stacking direction of the first internal electrode layer.
  • the multilayer ceramic electronic component according to (1) or (2) which has dimensions of 98% or less of the dimensions of (1) or (2).
  • the first step layer covers an end of the second internal electrode layer on the first end surface side in the stacking direction, and the second step layer covers the first internal electrode layer.
  • the laminated ceramic electronic component according to any one of (1) to (3), wherein at least an end portion of the electrode layer on the second end surface side is covered in the lamination direction.
  • the laminate includes one of the first internal electrode layer and the second internal electrode layer between the ceramic layers at the end on the first side surface side and the end portion on the second side surface side.
  • a third step layer is arranged in the third step region, and the first side surface and the second side surface are separated from the third step layer. , having a third convex portion partially protruding in the width direction in a region extending over the ceramic layer adjacent to at least one side of the third step layer in the stacking direction, any one of (1) to (4).
  • the multilayer ceramic electronic component according to item 1.
  • Multilayer ceramic capacitor (multilayer ceramic electronic component) 10 Laminated body 20 Dielectric layer (ceramic layer) 25A First step layer 25B Second step layer 26A First step region 26B Second step region 27A First convex portion 27B Second convex portion 30 Internal electrode layer 31 First internal electrode layer 32 Second Internal electrode layer 40 External electrode 40A First external electrode 40B Second external electrode L Length direction T Lamination direction W Width direction LS1 First end surface LS2 Second end surface TS1 First main surface TS2 Second main surface Surface WS1 First side WS2 Second side

Abstract

積層体に対する外部電極の固着力が向上して信頼性の高い積層セラミック電子部品を提供する。　積層体１０と、積層体１０の長さ方向Ｌの両端部の第１の外部電極４０Ａおよび第２の外部電極４０Ｂとを備える積層セラミックコンデンサ１であって、積層体１０の第１の端面ＬＳ１は、第１の段差層２５Ａから、当該第１の段差層２５Ａの積層方向Ｔの少なくとも一方側に隣接する誘電体層２０にわたる領域において長さ方向Ｌに部分的に突出する第１の凸部２７Ａを有し、第２の端面ＬＳ２は、第２の段差層２５Ｂから、当該第２の段差層２５Ｂの積層方向Ｔの少なくとも一方側に隣接する誘電体層２０にわたる領域において長さ方向Ｌに部分的に突出する第２の凸部２７Ｂを有する。

Description

積層セラミック電子部品
　本発明は、積層セラミック電子部品に関する。
　従来、積層セラミック電子部品として積層セラミックコンデンサが知られている。一般に積層セラミックコンデンサは、セラミック層からなる誘電体層と内部電極層とが交互に複数積層された焼成体である積層体と、積層体の両端面に設けられた外部電極とを備えた構造を有し、積層枚数や誘電体層の厚みに応じた所望の容量を備える。特許文献１には、複数の内部電極層の、外部電極への接続部となる引き出し部が、一方の端面と他方の端面とに積層方向で交互に配置され、引き出し部と反対側の端部は端面まで延びておらず内部電極層が配置されない部分を有する積層セラミックコンデンサが開示されている。
特開２００６－７３６２３号公報
　ところで、特許文献１に示される積層セラミックコンデンサの構造では、上述した内部電極層が配置されない部分があるため、複数の内部電極層の長さ方向端部が積層方向の内側に屈曲して積層体の長さ方向両端部の厚みが減少し、これにより、内部電極層間の短絡や、高温負荷信頼性の低下が発生しやすくなる場合がある。特に、誘電体層の厚みが薄く、内部電極層と誘電体層の積層枚数が多くなるほど、内部電極層の短絡が発生しやすくなり、信頼性が低下する傾向にある。そこで、製造過程において、内部電極層が配置されない部分となり得る空間領域にセラミック材料による段差層を配置して、内部電極層の屈曲が生じないようにした積層セラミックコンデンサを製造することが行われている。ここで、その段差層は、外部電極が配置される積層体の端面に露出するが、外部電極との固着力が低いことにより、外部電極が剥離して耐湿信頼性を低下させる可能性があるため、改善の余地があった。
　そこで本発明は、積層体に対する外部電極の固着力が向上して信頼性の高い積層セラミック電子部品を提供することを目的とする。
　本発明に係る積層セラミック電子部品は、積層方向に積層された複数のセラミック層と、前記積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記複数のセラミック層と交互に積層され、前記第１の端面に露出する第１の内部電極層と、前記複数のセラミック層と交互に積層され、前記第２の端面に露出する第２の内部電極層と、前記第２の内部電極層を介して対向する一対の前記セラミック層間の、前記第２の内部電極層が配置されない第１の段差領域に配置され、前記第１の端面に露出する第１の段差層と、前記第１の内部電極層を介して対向する一対の前記セラミック層間の、前記第１の内部電極層が配置されない第２の段差領域に配置され、前記第２の端面に露出する第２の段差層と、を含む積層体と、前記第１の端面に配置されるとともに、当該第１の端面から、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に回り込むように設けられ、前記第１の内部電極層に接続される第１の外部電極と、前記第２の端面に配置されるとともに、当該第２の端面から、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に回り込むように設けられ、前記第２の内部電極層に接続される第２の外部電極と、を備え、前記第１の端面は、前記第１の段差層から、当該第１の段差層の前記積層方向の少なくとも一方側に隣接する前記セラミック層にわたる領域において前記長さ方向に部分的に突出する第１の凸部を有し、前記第２の端面は、前記第２の段差層から、当該第２の段差層の前記積層方向の少なくとも一方側に隣接する前記セラミック層にわたる領域において前記長さ方向に部分的に突出する第２の凸部を有する。
　本発明によれば、積層体に対する外部電極の固着力が向上して信頼性の高い積層セラミック電子部品を提供することができる。
実施形態に係る積層セラミックコンデンサの外観斜視図である。 図１のII－II断面図である。 図２のIII－III断面図である。 図２のIVA－IVA断面図である。 図２のIVB－IVB断面図である。 図２のVAで示す部分を拡大して模式的に表した図である。 図５Ａにおいて第１の外部電極４０Ａを除いた状態でのVB－VB断面図である。 図２のVIAで示す部分を拡大して模式的に表した図である。 図６Ａにおいて第２の外部電極４０Ｂを除いた状態でのVIB－VIB断面図である。 実施形態に係る製造方法において、セラミックシート上に段差層用の誘電体ペーストを印刷するにあたり、当該段差層用の誘電体ペーストを内部電極層用の導電性ペーストの端部を覆って印刷する例を模式的に示す断面図である。 図７Ａに示すセラミックシートを積層して得られる積層セラミックコンデンサにおいて、第１の端面側の状態を示す断面図である。
　以下、図面を参照しながら本開示の実施形態に係る積層セラミック電子部品としての積層セラミックコンデンサ１について説明する。図１は、実施形態に係る積層セラミックコンデンサ１の外観斜視図である。図２は、図１のII－II断面図である。図３は、図２のIII－III断面図である。図４Ａは、図２のIVA－IVA断面図である。図４Ｂは、図２のIVB－IVB断面図である。
　図１に示すように、実施形態に係る積層セラミックコンデンサ１は、略直方体形状を有している。積層セラミックコンデンサ１は、略直方体形状を有する積層体１０と、積層体１０の両端部のそれぞれに互いに離間して配置された一対の外部電極４０と、を備えている。
（積層体）
　図１において、矢印Ｔは、積層セラミックコンデンサ１および積層体１０の積層方向Ｔを示している。この積層方向Ｔは、積層セラミックコンデンサ１および積層体１０の厚み方向および高さ方向でもある。図１において、矢印Ｗは、積層セラミックコンデンサ１および積層体１０の、積層方向Ｔに直交する幅方向Ｗを示している。図１において、矢印Ｌは、積層セラミックコンデンサ１および積層体１０の、積層方向Ｔおよび幅方向Ｗに直交する長さ方向Ｌを示している。一対の外部電極４０は、積層体１０の長さ方向Ｌの一端部および他端部にそれぞれ配置されている。
　図１～図４Ｂには、ＸＹＺ直交座標系が示されている。積層セラミックコンデンサ１および積層体１０の長さ方向Ｌは、Ｘ方向と対応している。積層セラミックコンデンサ１および積層体１０の幅方向Ｗは、Ｙ方向と対応している。積層セラミックコンデンサ１および積層体１０の積層方向Ｔは、Ｚ方向と対応している。ここで、図２に示す断面は、ＬＴ断面とも称される。図３に示す断面は、ＷＴ断面とも称される。図４Ａおよび図４Ｂに示す断面は、ＬＷ断面とも称される。
　図１～図４Ｂに示すように、積層体１０は、積層方向Ｔに相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、積層方向Ｔに直交する幅方向Ｗに相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、積層方向Ｔおよび幅方向Ｗに直交する長さ方向Ｌに相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、を含む。
　図１に示すように、積層体１０は、略直方体形状を有している。なお、積層体１０の長さ方向Ｌの寸法は、幅方向Ｗの寸法よりも必ずしも長いとは限らない。積層体１０の角部および稜線部には、丸みがつけられていることが好ましい。角部は、積層体の３面が交わる部分であり、稜線部は、積層体の２面が交わる部分である。なお、積層体１０を構成する表面の一部または全部に凹凸などが形成されていてもよい。
　積層体１０の寸法は、特に限定されないが、積層体１０の長さ方向Ｌの寸法をＬ寸法とすると、Ｌ寸法は、０．２ｍｍ以上６ｍｍ以下であることが好ましい。また、積層体１０の積層方向Ｔの寸法をＴ寸法とすると、Ｔ寸法は、０．０５ｍｍ以上５ｍｍ以下であることが好ましい。また、積層体１０の幅方向Ｗの寸法をＷ寸法とすると、Ｗ寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。
　図２および図３に示すように、積層体１０は、有効層部１１と、積層方向Ｔにおいて有効層部１１を挟み込むように配置された第１の主面側外層部１２および第２の主面側外層部１３と、を有する。
　有効層部１１は、積層方向Ｔに交互に積層される複数のセラミック層としての複数の誘電体層２０と、複数の内部電極層３０と、複数の段差層２５と、を有する。有効層部１１は、積層方向Ｔにおいて、最も第１の主面ＴＳ１側に位置する内部電極層３０から最も第２の主面ＴＳ２側に位置する内部電極層３０までを含む。有効層部１１では、複数の内部電極層３０が誘電体層２０を介して対向して配置されている。有効層部１１は、静電容量を発生させ実質的にコンデンサとして機能する部分である。
（誘電体層）
　複数の誘電体層２０は、誘電体材料により構成される。誘電体材料は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、またはＣａＺｒＯ３などを主成分とする誘電体セラミックを用いることができる。また、誘電体材料は、これらの主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。誘電体材料は、主成分としてＢａＴｉＯ３を基本的な構造とするペロブスカイト型化合物を含む複数の結晶粒を有するものであってよい。
　誘電体層２０の厚みは、コンデンサとしての容量が大きくなることから小さいほどよい。誘電体層２０は、厚みが小さくなっていくにつれて内部の結晶粒が小さくなっていくが、結晶粒が小さくなりすぎるとサイズ効果によって比誘電率の低下を招く。そのため、結晶粒の大きさは誘電体層２０の厚みによって適宜設計される。例えば、誘電体層２０中の結晶粒径は１μｍ以下が好ましい。
　誘電体層２０の厚みは、例えば１０μｍ以下であることが好ましい。積層される誘電体層２０の枚数は、１０枚以上２０００枚以下であることが好ましい。なお、この誘電体層２０の枚数は、有効層部１１の誘電体層２０の枚数と、第１の主面側外層部１２および第２の主面側外層部１３のそれぞれの誘電体層２０の枚数との総数である。
　図２および図３に示すように、第１の主面側外層部１２は、積層体１０の第１の主面ＴＳ１側に位置している。第１の主面側外層部１２は、第１の主面ＴＳ１と、最も第１の主面ＴＳ１に近い内部電極層３０との間に位置する複数の誘電体層２０の集合体である。一方、第２の主面側外層部１３は、積層体１０の第２の主面ＴＳ２側に位置している。第２の主面側外層部１３は、第２の主面ＴＳ２と、最も第２の主面ＴＳ２に近い内部電極層３０との間に位置する複数の誘電体層２０の集合体である。第１の主面側外層部１２と第２の主面側外層部１３に挟まれた領域が有効層部１１である。第１の主面側外層部１２および第２の主面側外層部１３で用いられる誘電体層２０は、いずれも有効層部１１で用いられる誘電体層２０と同じものであってよい。
（内部電極層）
　複数の内部電極層３０は、複数の第１の内部電極層３１と、複数の第２の内部電極層３２と、を含む。第１の内部電極層３１と第２の内部電極層３２とが、その間に誘電体層２０を挟んで積層方向Ｔに交互に配置されている。第１の内部電極層３１は、第１の端面ＬＳ１に引き出されている。第２の内部電極層３２は、第２の端面ＬＳ２に引き出されている。なお、以下においては、第１の内部電極層３１と第２の内部電極層３２とを区別して説明する必要のない場合には、第１の内部電極層３１と第２の内部電極層３２とをまとめて内部電極層３０という場合がある。
　図４Ａに示すように、第１の内部電極層３１は、第１の対向部３１Ａと、第１の引き出し部３１Ｂと、を有する。第１の対向部３１Ａは、誘電体層２０を間に挟んで第２の内部電極層３２に対向する領域であり、積層体１０の内部に位置する。第１の引き出し部３１Ｂは、第１の対向部３１Ａから第１の端面ＬＳ１に引き出されている部分であり、第１の端面ＬＳ１に露出している。
　図４Ｂに示すように、第２の内部電極層３２は、第２の対向部３２Ａと、第２の引き出し部３２Ｂと、を有する。第２の対向部３２Ａは、誘電体層２０を間に挟んで第１の内部電極層３１に対向する領域であり、積層体１０の内部に位置する。第２の引き出し部３２Ｂは、第２の対向部３２Ａから第２の端面ＬＳ２に引き出されている部分であり、第２の端面ＬＳ２に露出している。
　本実施形態では、第１の対向部３１Ａと第２の対向部３２Ａとが誘電体層２０を介して互いに対向することにより容量が形成され、コンデンサの特性が発現する。
　第１の対向部３１Ａおよび第２の対向部３２Ａの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。第１の引出き出し部３１Ｂおよび第２の引き出し部３２Ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。
　第１の対向部３１Ａの幅方向Ｗの寸法と第１の引き出し部３１Ｂの幅方向Ｗの寸法は、同じ寸法で形成されていてもよく、どちらか一方の寸法が小さく形成されていてもよい。第２の対向部３２Ａの幅方向Ｗの寸法と第２の引き出し部３２Ｂの幅方向Ｗの寸法は、同じ寸法で形成されていてもよく、どちらか一方の寸法が小さく形成されていてもよい。
　第１の引き出し部３１Ｂにおける幅方向Ｗの両端縁は、積層体１０の第１の端面ＬＳ１の幅方向Ｗの中央に向かって湾曲しながら延びていてもよい。第２の引き出し部３２Ｂにおける幅方向Ｗの端縁は、積層体１０の第２の端面ＬＳ２の幅方向Ｗの中央に向かって湾曲しながら延びていてもよい。第１の端面ＬＳ１に引き出された複数の第１の引き出し部３１Ｂの端面（露出面）のうち、最も第１の主面ＴＳ１側の端面と最も第２の主面ＴＳ２側の端面との間の積層方向Ｔの距離は、最も第１の主面ＴＳ１側の第１の対向部３１Ａまたは第２の対向部３２Ａと最も第２の主面ＴＳ２側の第１の対向部３１Ａまたは第２の対向部３２Ａとの間の積層方向Ｔの距離より短くてもよい。第２の端面ＬＳ２に引き出された複数の第２の引き出し部３２Ｂの端面（露出面）のうち、最も第１の主面ＴＳ１側の端面と最も第２の主面ＴＳ２側の端面との間の積層方向Ｔの距離は、最も第１の主面ＴＳ１側の第１の対向部３１Ａまたは第２の対向部３２Ａと最も第２の主面ＴＳ２側の第１の対向部３１Ａまたは第２の対向部３２Ａとの間の積層方向Ｔの距離より短くてもよい。
　第１の内部電極層３１および第２の内部電極層３２は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができるが、これに限定されない。合金を用いる場合、第１の内部電極層３１および第２の内部電極層３２は、例えばＡｇ－Ｐｄ合金等により構成されてもよい。
　第１の内部電極層３１および第２の内部電極層３２のそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下であることが好ましい。第１の内部電極層３１および第２の内部電極層３２の枚数は、合わせて１０枚以上２０００枚以下であることが好ましい。
　なお、コンデンサの容量を高容量とするには内部電極層３０の面積を大きくする必要があるため、内部電極層３０のＬＷ断面におけるカバレッジ（被覆率）は９０％以上であることが好ましい。ここでいうカバレッジとは、内部電極層３０のＬＷ断面における内部電極層３０の面積から、内部電極層３０中に存在する空隙または孔の面積を引いた割合で定義される。内部電極層３０のＬＷ断面におけるカバレッジが高い方がコンデンサの容量は高くなるが、低くても誘電体層２０同士が空隙を介して接合されるため層間の接合強度が高くなり、層間剥離が起きにくくなる。内部電極層３０は、厚みが一様になっていることが好ましいが、幅方向Ｗの縁部の厚みが幅方向Ｗの中央部の厚みに比べて厚くなっていてもよい。 
（段差層）
　複数の段差層２５は、複数の第１の段差層２５Ａと、複数の第２の段差層２５Ｂと、を含む。図２に示すように、複数の第１の段差層２５Ａのそれぞれは、第２の内部電極層３２を介して積層方向Ｔに対向する一対の誘電体層２０間の、第２の内部電極層３２が配置されない空間である第１の段差領域２６Ａを埋めるようにして、当該第１の段差領域２６Ａに配置されている。複数の第１の段差層２５Ａのそれぞれは、積層方向Ｔの両側の一対の誘電体層２０と積層方向Ｔにおいて重畳している。複数の第１の段差層２５Ａのそれぞれは、積層方向Ｔで第２の内部電極層３２と同じ位置に配置され、第２の内部電極層３２における第２の対向部３２Ａの第１の端面ＬＳ１側の端部と接合している。複数の第１の段差層２５Ａのそれぞれは、第１の端面ＬＳ１に露出している。
　複数の第２の段差層２５Ｂのそれぞれは、第１の内部電極層３１を介して積層方向Ｔに対向する一対の誘電体層２０間の、第１の内部電極層３１が配置されない空間である第２の段差領域２６Ｂを埋めるようにして、当該第２の段差領域２６Ｂに配置されている。複数の第２の段差層２５Ｂのそれぞれは、積層方向Ｔの両側の一対の誘電体層２０と積層方向Ｔにおいて重畳している。複数の第２の段差層２５Ｂのそれぞれは、積層方向Ｔで第１の内部電極層３１と同じ位置に配置され、第１の内部電極層３１における第１の対向部３１Ａの第２の端面ＬＳ２側の端部と接合している。複数の第２の段差層２５Ｂのそれぞれは、第２の端面ＬＳ２に露出している。
　第１の段差層２５Ａおよび第２の段差層２５Ｂは、誘電体層２０と同じセラミック系誘電体材料により形成されてよい。なお、第１の段差層２５Ａおよび第２の段差層２５Ｂは、誘電体層２０と異なる材料により形成されてもよい。第１の段差層２５Ａおよび第２の段差層２５Ｂは、本開示の特徴点を有するが、その点については後で詳述する。なお、以下においては、第１の段差層２５Ａおよび第２の段差層２５Ｂを区別して説明する必要のない場合には、第１の段差層２５Ａおよび第２の段差層２５Ｂをまとめて段差層２５という場合がある。段差層２５は、積層方向Ｔで同じ位置にある内部電極層３０と同一の厚みを有することが好ましい。
　図２～図４Ｂに示すように、積層体１０は、対向電極部１１Ｅを有する。対向電極部１１Ｅは、第１の内部電極層３１の第１の対向部３１Ａと、第２の内部電極層３２の第２の対向部３２Ａとが対向する部分である。対向電極部１１Ｅは、有効層部１１の一部として構成されている。図４Ａおよび図４Ｂには、対向電極部１１Ｅの幅方向Ｗおよび長さ方向Ｌの範囲が示されている。なお、対向電極部１１Ｅは、コンデンサ有効部ともいう。
　積層体１０は、側面側外層部を有する。側面側外層部は、図３～図４Ｂに示すように、第１の側面側外層部ＷＧ１と、第２の側面側外層部ＷＧ２と、を有する。第１の側面側外層部ＷＧ１は、有効層部１１、第１の主面側外層部１２および第２の主面側外層部１３と、第１の側面ＷＳ１との間に位置する誘電体層２０を含む部分である。第２の側面側外層部ＷＧ２は、有効層部１１、第１の主面側外層部１２および第２の主面側外層部１３と、第２の側面ＷＳ２との間に位置する誘電体層２０を含む部分である。
　図３～図４Ｂには、第１の側面側外層部ＷＧ１および第２の側面側外層部ＷＧ２の幅方向Ｗの範囲が示されている。なお、側面側外層部は、Ｗギャップまたはサイドギャップともいう。
　なお、積層体１０の第１の側面ＷＳ１上および第２の側面ＷＳ２上のそれぞれには、絶縁層が配置されていてもよい。その場合、誘電体層２０と内部電極層３０との界面がその絶縁層によって被覆されるため、水分の侵入を抑制することができる。当該絶縁層としては、誘電体層２０と同様の材料で形成されることが好ましいが、これに限定はされない。なお、そのような絶縁層を内部電極層３０と接合されるように配置してもよい。
　なお、積層体１０は端面側外層部を有する。端面側外層部は、図２、図４Ａおよび図４Ｂに示すように、第１の端面側外層部ＬＧ１と、第２の端面側外層部ＬＧ２とを有する。
　第１の端面側外層部ＬＧ１は、対向電極部１１Ｅと第１の端面ＬＳ１との間に位置する、複数の誘電体層２０、複数の第１の引き出し部３１Ｂおよび複数の第１の段差層２５Ａを含む部分である。すなわち、第１の端面側外層部ＬＧ１は、複数の誘電体層２０の第１の端面ＬＳ１側の部分と、複数の第１の引き出し部３１Ｂと、複数の第１の段差層２５Ａと、の集合体である。
　第２の端面側外層部ＬＧ２は、対向電極部１１Ｅと第２の端面ＬＳ２との間に位置する、複数の誘電体層２０、複数の第２の引き出し部３２Ｂおよび複数の第２の段差層２５Ｂを含む部分である。すなわち、第２の端面側外層部ＬＧ２は、複数の誘電体層２０の第２の端面ＬＳ２側の部分と、複数の第２の引き出し部３２Ｂと、複数の第２の段差層２５Ｂと、の集合体である。
　図２、図４Ａおよび図４Ｂには、第１の端面側外層部ＬＧ１および第２の端面側外層部ＬＧ２の長さ方向Ｌの範囲が示されている。なお、端面側外層部は、Ｌギャップまたはエンドギャップともいう。上述した第１の段差層２５Ａおよび第２の段差層２５Ｂは、Ｌギャップに配置されている。
（外部電極）
　外部電極４０は、図１および図２に示すように、積層体１０の第１の端面ＬＳ１側に配置された第１の外部電極４０Ａと、積層体１０の第２の端面ＬＳ２側に配置された第２の外部電極４０Ｂと、を有する。
　なお、第１の外部電極４０Ａおよび第２の外部電極４０Ｂの基本的な構成は同じである。また、第１の外部電極４０Ａおよび第２の外部電極４０Ｂは、積層セラミックコンデンサ１の長さ方向Ｌの中央のＷＴ断面に対して概ね面対称の形状を有する。よって以下においては、第１の外部電極４０Ａと第２の外部電極４０Ｂとを区別して説明する必要のない場合には、第１の外部電極４０Ａと第２の外部電極４０Ｂとをまとめて外部電極４０という場合がある。
　第１の外部電極４０Ａは、第１の端面ＬＳ１上に配置されている。第１の外部電極４０Ａは、第１の端面ＬＳ１に露出する複数の第１の内部電極層３１のそれぞれの第１の引き出し部３１Ｂに接触している。これにより、第１の外部電極４０Ａは複数の第１の内部電極層３１に電気的に接続している。実施形態の第１の外部電極４０Ａは、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にも配置されると好ましい。すなわち第１の外部電極４０Ａは、第１の端面ＬＳ１から、第１の主面ＴＳ１、第２の主面ＴＳ２、第１の側面ＷＳ１および第２の側面ＷＳ２に回り込むように設けられる態様であると好ましい。
　第２の外部電極４０Ｂは、第２の端面ＬＳ２上に配置されている。第２の外部電極４０Ｂは、第２の端面ＬＳ２に露出する複数の第２の内部電極層３２のそれぞれの第２の引き出し部３２Ｂに接触している。これにより、第２の外部電極４０Ｂは複数の第２の内部電極層３２に電気的に接続している。実施形態の第２の外部電極４０Ｂは、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にも配置されると好ましい。すなわち第２の外部電極４０Ｂは、第２の端面ＬＳ２から、第１の主面ＴＳ１、第２の主面ＴＳ２、第１の側面ＷＳ１および第２の側面ＷＳ２に回り込むように設けられる態様であると好ましい。
　前述のとおり、積層体１０内においては、第１の内部電極層３１の第１の対向部３１Ａと第２の内部電極層３２の第２の対向部３２Ａとが誘電体層２０を介して対向することにより、容量が形成される。そのため、第１の内部電極層３１が接続された第１の外部電極４０Ａと第２の内部電極層３２が接続された第２の外部電極４０Ｂとの間で、コンデンサの特性が発現する。
　図２、図４Ａおよび図４Ｂに示すように、第１の外部電極４０Ａは、第１の下地電極層５０Ａと、第１の下地電極層５０Ａ上に配置された第１のめっき層６０Ａと、を有する。また、第２の外部電極４０Ｂは、第２の下地電極層５０Ｂと、第２の下地電極層５０Ｂ上に配置された第２のめっき層６０Ｂと、を有する。
　第１の下地電極層５０Ａは、第１の端面ＬＳ１上に配置されている。第１の下地電極層５０Ａは、第１の端面ＬＳ１に露出する複数の第１の内部電極層３１のそれぞれの第１の引き出し部３１Ｂに接続している。実施形態においては、第１の下地電極層５０Ａは、第１の端面ＬＳ１上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
　第２の下地電極層５０Ｂは、第２の端面ＬＳ２上に配置されている。第２の下地電極層５０Ｂは、第２の端面ＬＳ２に露出する複数の第２の内部電極層３２のそれぞれの第２の引き出し部３２Ｂに接触している。実施形態においては、第２の下地電極層５０Ｂは、第２の端面ＬＳ２上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
　実施形態の第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
　第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂが焼き付け層の場合、その焼き付け層としては、ガラス成分と金属成分を含んでいることが好ましい。ガラス成分は、例えば、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。金属成分は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　焼き付け層は、例えばガラスおよび金属を含む導電性ペーストを積層体１０に塗布して焼き付けたものである。焼き付け層は、複数の内部電極および誘電体層を有する積層体１０の素材である焼成前の積層チップと、その積層チップに塗布した導電性ペーストとを同時焼成（コファイア）して形成することができる。あるいは、その積層チップを焼成して積層体１０を得た後、その積層体１０に導電性ペーストを塗布して焼き付ける（ポストファイア）ことによっても形成してもよい。なお、焼き付け層は、複数層であってもよい。
　焼き付け層による第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂの、長さ方向Ｌに対応する厚みは、積層方向Ｔの中央部において、例えば０．１μｍ以上２００μｍ以下であることが好ましい。また、焼き付け層による第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを、第１の主面ＴＳ１および第２の主面ＴＳ２の一部にまで設ける場合、その積層方向Ｔに対応する厚みは、長さ方向Ｌの中央部において、例えば０．１μｍ以上２００μｍ以下であることが好ましい。また、焼き付け層による第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを、第１の側面ＷＳ１および第２の側面ＷＳ２の一部にまで設ける場合、その幅方向Ｗに対応する厚みは、長さ方向Ｌ中央部において、例えば０．１μｍ以上２００μｍ以下であることが好ましい。
　第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂが導電性樹脂層の場合、その導電性樹脂層は、熱硬化性樹脂および金属を含んでいてよい。
　熱硬化性樹脂を含む導電性樹脂層は、例えば、めっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層は緩衝層として機能する。よって、導電性樹脂層は、積層セラミックコンデンサ１にクラックが発生することを抑制する。
　導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、またはそれらの合金を使用することができる。また、金属粉の表面にＡｇコーティングされた金属を使用することができる。金属粉の表面にＡｇコーティングされた金属を使用する際には、金属粉として、ＣｕやＮｉを用いることが好ましい。また、Ｃｕに酸化防止処理を施したものを使用することもできる。導電性金属としてＡｇの導電性金属粉を用いる理由としては、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適していることや、Ａｇは貴金属であるため酸化せず対抗性が高いことにある。なお、Ａｇコーティングされた金属を用いる理由としては、上述したＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。
　導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下の割合で含まれていることが好ましい。導電性樹脂層に含まれる金属の形状は、特に限定されない。導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性樹脂層に含まれる金属粉の平均粒径は、例えば、０．３μｍ以上１０μｍ以下程度であってよい。導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、金属粉である導電性フィラーどうしが接触することにより、導電性樹脂層内に通電経路が形成される。導電性樹脂層に含まれる金属粉は、球状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
　導電性樹脂層の樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂等の公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の１つである。導電性樹脂層に含まれる樹脂は、導電性樹脂全体の体積に対して、２５ｖｏｌ％以上６５ｖｏｌ％以下の割合で含まれていることが好ましい。また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。硬化剤としては、ベース樹脂としてエポキシ樹脂を用いる場合は、フェノール系、アミン系、酸無水物系、イミダゾール系等の公知の種々の化合物を使用することができる。
　導電性樹脂層は、複数層であってもよい。導電性樹脂層は、焼き付け層を覆うように配置される。導電性樹脂層は、積層体上に直接配置されてもよい。導電性樹脂層が焼き付け層を覆うように配置される場合、導電性樹脂層は、焼き付け層とめっき層（第１のめっき層６０Ａ、第２のめっき層６０Ｂ）との間に配置される。
　導電性樹脂層による第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂの、長さ方向Ｌに対応する厚みは、積層方向Ｔの中央部において、例えば１０μｍ以上２００μｍ以下であることが好ましい。また、導電性樹脂層による第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを、第１の主面ＴＳ１および第２の主面ＴＳ２の一部にまで設ける場合、その積層方向Ｔに対応する厚みは、長さ方向Ｌの中央部において、例えば５μｍ以上５０μｍ以下であることが好ましい。また、焼き付け層による第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを、第１の側面ＷＳ１および第２の側面ＷＳ２の一部にまで設ける場合、その幅方向Ｗに対応する厚みは、長さ方向Ｌ中央部において、例えば５μｍ以上５０μｍ以下であることが好ましい。
　第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂが薄膜層の場合、その薄膜層は、スパッタ法や蒸着法等の薄膜形成法により形成することができる。実施形態での薄膜層は、金属粒子が堆積された１μｍ以下の層であることが好ましい。
　第１の外部電極４０Ａの第１のめっき層６０Ａは、第１の下地電極層５０Ａを覆うように配置されている。
　第２の外部電極４０Ｂの第２のめっき層６０Ｂは、第２の下地電極層５０Ｂを覆うように配置されている。
　第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含むことが好ましい。第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、それぞれ複数層により形成されていてもよい。第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造が好ましい。
　第１のめっき層６０Ａは、第１の下地電極層５０Ａを覆うように配置されている。実施形態の第１のめっき層６０Ａは、第１のＮｉめっき層６１Ａと、第１のＮｉめっき層６１Ａ上に位置する第１のＳｎめっき層６２Ａと、を有する。
　第２のめっき層６０Ｂは、第２の下地電極層５０Ｂを覆うように配置されている。実施形態の第２のめっき層６０Ｂは、第２のＮｉめっき層６１Ｂと、第２のＮｉめっき層６１Ｂ上に位置する第２のＳｎめっき層６２Ｂと、を有する。
　Ｎｉめっき層は、積層セラミックコンデンサ１を実装する際に、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂがはんだによって侵食されることを防止する。また、Ｓｎめっき層は、積層セラミックコンデンサ１を実装する際に、はんだの濡れ性を向上させる。これにより、積層セラミックコンデンサ１の実装を容易にする。第１のＮｉめっき層６１Ａ、第１のＳｎめっき層６２Ａ、第２のＮｉめっき層６１Ｂおよび第２のＳｎめっき層６２Ｂのそれぞれの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
　なお、第１の端面ＬＳ１および第２の端面ＬＳ２に下地電極層を設けず、めっき層のみで外部電極４０を構成してもよい。この場合、めっき層を形成する領域の表面に、前処理として触媒を配置した後に、めっき層を形成することが好ましい。
　この場合のめっき層としては、積層体１０の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。下層めっき電極および上層めっき電極は、それぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ又はＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。下層めっき電極は、はんだバリア性能を有するＮｉを用いて形成されることが好ましい。上層めっき電極は、はんだ濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。
　また、例えば、第１の内部電極層３１および第２の内部電極層３２がＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は必要に応じて形成されればよく、外部電極４０は、下層めっき電極のみで構成されてもよい。
　さらに、めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。下地電極層を設けずに配置するめっき層の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。また、めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９体積％以上であることが好ましい。
　以上が実施形態に係る積層セラミックコンデンサ１の基本構成である。なお、積層体１０と外部電極４０とを含む積層セラミックコンデンサ１の長さ方向Ｌの寸法をＬ寸法とすると、Ｌ寸法は、０．２ｍｍ以上６．５ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１の積層方向Ｔの寸法をＴ寸法とすると、Ｔ寸法は、０．１ｍｍ以上６．５ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１の幅方向Ｗの寸法をＷ寸法とすると、Ｗ寸法は、０．１ｍｍ以上５．５ｍｍ以下であることが好ましい。
（段差層と凸部）
　次に、本開示の特徴点である段差層２５、および第１の端面ＬＳ１および第２の端面ＬＳ２のそれぞれが有する凸部に関して詳述する。
　図５Ａは、図２のVAで示す部分を拡大して模式的に表した図である。図５Ｂは、図５Ａにおいて第１の外部電極４０Ａを除いた状態でのVB－VB断面図である。図６Ａは、図２のVIAで示す部分を拡大して模式的に表した図である。図６Ｂは、図６Ａにおいて第２の外部電極４０Ｂを除いた状態でのVIB－VIB断面図である。
　図５Ａおよび図５Ｂに示すように、第１の端面ＬＳ１は、長さ方向Ｌに突出する複数の第１の凸部２７Ａを有する。また、図６Ａおよび図６Ｂに示すように、第２の端面ＬＳ２は、長さ方向Ｌに突出する複数の第２の凸部２７Ｂを有する。
　図５Ａおよび図５Ｂに示すように、複数の第１の凸部２７Ａのそれぞれは、第１の端面ＬＳ１の、各第１の段差層２５Ａに対応する箇所を含む領域に形成されている。第１の凸部２７Ａは、第１の段差層２５Ａを形成するセラミック材料の一部が、第１の段差層２５Ａから積層体１０の長さ方向Ｌに突出することにより形成される。第１の凸部２７Ａは、第１の段差層２５Ａから、当該第１の段差層２５Ａに隣接する誘電体層２０にわたる領域において、部分的に突出している。
　実施形態に係る第１の凸部２７Ａは、第１の段差層２５Ａから、積層方向Ｔの一方側（図５Ａで下側）に隣接する誘電体層２０の端面２０ａに垂れ下がり、その端面２０ａの少なくとも一部を覆う態様で形成されている。したがって、第１の端面ＬＳ１における、第１の段差層２５Ａと、第１の段差層２５Ａの図５Ａにおいて下側に隣接する誘電体層２０と、の間の界面２９ａが、第１の凸部２７Ａにより覆われて塞がれた状態となっている。図５Ｂに示すように、第１の凸部２７Ａは、積層体１０の幅方向Ｗに延在しており、幅方向Ｗに延在する界面２９ａは全長にわたって第１の凸部２７Ａにより覆われている。
　第１の凸部２７Ａは、第１の端面ＬＳ１における第１の段差層２５Ａの領域全面から突出していてもよく、一部から突出していてもよい。また、第１の凸部２７Ａが誘電体層２０の端面２０ａを覆う領域は限定されないが、少なくともその端面２０ａにおける積層方向Ｔの寸法の３％以上の領域に形成されていることが好ましい。これにより、界面２９ａが第１の凸部２７Ａによって確実に覆われる。
　第１の凸部２７Ａにおいては、図５Ａに示すように、第１の端面ＬＳ１を構成する誘電体層２０の端面２０ａから長さ方向Ｌに突出している突出量Ｇ１は、第２の内部電極層３２の積層方向Ｔの寸法である厚みＨ２の９８％以下であることが好ましい。
　第２の凸部２７Ｂも、第１の凸部２７Ａと同様の構成を有する。すなわち、図６Ａおよび図６Ｂに示すように、複数の第２の凸部２７Ｂのそれぞれは、第２の端面ＬＳ２の、各第２の段差層２５Ｂに対応する箇所を含む領域に形成されている。第２の凸部２７Ｂは、第２の段差層２５Ｂを形成するセラミック材料の一部が、第２の段差層２５Ｂから積層体１０の長さ方向Ｌに突出することにより形成される。第２の凸部２７Ｂは、第２の段差層２５Ｂから、当該第２の段差層２５Ｂに隣接する誘電体層２０にわたる領域において、部分的に突出している。
　実施形態に係る第２の凸部２７Ｂは、第２の段差層２５Ｂから、積層方向Ｔの一方側（図６Ａで下側）に隣接する誘電体層２０の端面２０ｂに垂れ下がり、その端面２０ｂを覆う態様で形成されている。したがって、第２の端面ＬＳ２における、第２の段差層２５Ｂと、第２の段差層２５Ｂの図６Ａにおいて下側に隣接する誘電体層２０と、の間の界面２９ｂが、第２の凸部２７Ｂにより覆われて塞がれた状態となっている。図６Ｂに示すように、第２の凸部２７Ｂは、積層体１０の幅方向Ｗに延在しており、幅方向Ｗに延在する界面２９ｂは全長にわたって第２の凸部２７Ｂにより覆われている。
　第２の凸部２７Ｂは、第２の端面ＬＳ２における第２の段差層２５Ｂの領域全面から突出していてもよく、一部から突出していてもよい。また、第２の凸部２７Ｂが誘電体層２０の端面２０ｂを覆う領域は限定されないが、少なくともその端面２０ｂにおける積層方向Ｔの寸法の３％以上の領域に形成されていることが好ましい。これにより、界面２９ｂが第２の凸部２７Ｂによって確実に覆われる。
　なお、後述するように、第１の凸部２７Ａおよび第２の凸部２７Ｂは、製造過程において積層体１０が焼成されることにより誘電体層２０と一体化した態様になる場合がある。したがって、第１の凸部２７Ａに関しては、上記のように第１の凸部２７Ａが端面２０ａおよび界面２９ａを覆うという状態は、積層体１０があくまで焼成前の成形体であって第１の凸部２７Ａの材料と誘電体層２０の材料との区別がつく状態での態様である。同じく、第２の凸部２７Ｂに関しては、上記のように第２の凸部２７Ｂが端面２０ｂおよび界面２９ｂを覆うという状態は、積層体１０があくまで焼成前の成形体であって第２の凸部２７Ｂの材料と誘電体層２０の材料との区別がつく状態での態様である。以下の説明において第１の凸部２７Ａおよび第２の凸部２７Ｂのそれぞれが、端面２０ａおよび端面２０ｂ、あるいは界面２９ａおよび界面２９ｂを覆うといった表現は、例え第１の凸部２７Ａおよび第２の凸部２７Ｂのそれぞれが誘電体層２０と一体化しているとしても、上記のように積層体１０が焼成前の成形体での態様であるという概念に基づく。
　第２の凸部２７Ｂにおいては、第２の端面ＬＳ２を構成する誘電体層２０の端面２０ｂから長さ方向Ｌに突出している突出量Ｇ２は、第１の内部電極層３１の積層方向Ｔの寸法である厚みＨ１の９８％以下であることが好ましい。
　なお、内部電極層３０の厚みに対する第１の凸部２７Ａおよび第２の凸部２７Ｂのそれぞれの上記突出量Ｇ１および突出量Ｇ２の比率（上記９８％以下）は、例えば次のようにして測定し、確認することができる。すなわち、積層セラミックコンデンサ１の幅方向寸法の、例えば１／２程度まで第１の側面ＷＳ１または第２の側面ＷＳ２を研磨してＬＴ断面を露出させる。次いで、その研磨面の任意の位置において、突出量Ｇ１および突出量Ｇ２を測定する。その後、内部電極層３０の厚みＨ１およびＨ２をそれぞれ測定し、Ｇ１／Ｈ１およびＧ２／Ｈ２から算出する。なお、各部分の厚み等の測定は、ＳＥＭ（走査電子顕微鏡）で行うことができる。また、第１の凸部２７Ａおよび第２の凸部２７Ｂのそれぞれが誘電体層２０の端面２０ａおよび端面２０ｂのそれぞれを積層方向に覆う領域の比率（上述した３％以上）も、同様にして測定し、算出することができる。
（製造方法）
　以上が実施形態に係る積層セラミックコンデンサ１の構成である。次に、この積層セラミックコンデンサ１の製造方法について説明する。なお、実施形態に係る積層セラミックコンデンサ１は、上述した要件を満足する限り、その製造方法は限定されない。しかしながら好適な製造方法は、以下の工程を備える。
　誘電体層２０用の誘電体シートと、内部電極層３０用の導電性ペーストと、段差層２５用の誘電体ペーストを準備する。これら誘電体シート、導電性ペーストおよび誘電体ペーストは、いずれもバインダおよび溶剤を含む。バインダおよび溶剤は、公知のものを用いることができる。段差層２５用の誘電体ペーストには、バインダおよび溶剤の量を誘電体シートと変えたものを用いることができる。導電性ペーストは、例えば、金属粉末に有機バインダおよび有機溶剤が加えられたものである。
　誘電体シート上に、例えばスクリーン印刷やグラビア印刷などにより、所定のパターンで複数の内部電極層３０用の導電性ペーストを印刷する。これにより、複数の第１の内部電極層３１のパターンが形成された誘電体シートと、複数の第２の内部電極層３２のパターンが形成された誘電体シートが準備される。次に、各内部電極層３０のパターンが印刷された誘電体シート上の、内部電極層３０のパターンが形成されていない領域、すなわち複数の第１の段差領域２６Ａおよび複数の第２の段差領域２６Ｂに、例えばスクリーン印刷などによって段差層２５用の誘電体ペーストを印刷して、複数の段差層２５のパターンを形成する。
　なお、先に誘電体ペーストによる複数の段差層２５のパターンを形成し、この後に導電性ペーストによる複数の内部電極層３０のパターンを形成してもよい。
　次いで、内部電極層３０のパターンが印刷されていない誘電体シートを所定枚数積層することにより、複数の第１の主面ＴＳ１側の第１の主面側外層部１２となる部分を形成する。その上に、複数の第１の内部電極層３１および複数の第２の段差層２５Ｂのパターンが印刷された誘電体シートと、複数の第２の内部電極層３２および複数の第１の段差層２５Ａのパターンが印刷された誘電体シートと、を順次交互に積層して、複数の有効層部１１となる部分を形成する。これら有効層部１１となる部分の上に、内部電極層３０のパターンが印刷されていない誘電体シートを所定枚数積層して、複数の第２の主面ＴＳ２側の第２の主面側外層部１３となる部分を形成する。これにより、複数の積層体１０となり得る部分を含む積層シートを得る。
　次いで、この積層シートを、静水圧プレスなどの手段によって積層方向Ｔにプレスすることにより、積層ブロックを作製する。
　次いで、積層ブロックを所定のサイズにカットして個片化し、複数の積層体１０の素材である複数の積層チップを得る。この後、バレル研磨などにより複数の積層チップを研磨して、角部および稜線部に丸みをつけてもよい。
　次いで、得られた複数の積層チップを１００℃以上２００℃以下程度の温度に加熱する熱処理を行う。このとき、段差層２５用の誘電体ペースト中のバインダ成分および溶剤成分が揮発して除去されるに伴い、第１の端面ＬＳ１側においては、第１の段差層２５Ａの一部が流動して突出し、さらに突出した一部が誘電体層２０の端面２０ａに流動して、第１の凸部２７Ａが形成される。また、第２の端面ＬＳ２側においては、第２の段差層２５Ｂの一部が流動して突出し、さらに突出した一部が誘電体層２０の端面２０ｂに流動して、第２の凸部２７Ｂが形成される。このときの熱処理の温度や熱処理時間を変更することにより、第１の凸部２７Ａおよび第２の凸部２７Ｂの、誘電体層２０の端面への流動量や厚みが調整され、所望形状および寸法を有する第１の凸部２７Ａおよび第２の凸部２７Ｂとすることができる。
　なお、第１の段差層２５Ａの一部が第１の端面ＬＳ１から流動して第１の凸部２７Ａとなることにより、第１の段差層２５Ａの厚みが薄くなる場合がある。また、第２の段差層２５Ｂの一部が第２の端面ＬＳ２から流動して第２の凸部２７Ｂとなることにより、第２の段差層２５Ｂの厚みが薄くなる場合がある。しかし、その厚みの変位は僅かであり、第１の段差層２５Ａおよび第２の段差層２５Ｂが存在することにより、積層体１０全体の、長さ方向Ｌの両端部の厚みが低減することは生じにくい。
　この後、積層チップを焼成して積層体１０を得る。このときの焼成温度は、誘電体層２０や内部電極層３０の材料にもよるが、例えば９００℃以上１４００℃以下であることが好ましい。例えば、第１の段差層２５Ａおよび第２の段差層２５Ｂが、誘電体層２０と同じセラミック材料で形成された場合などにおいては、焼成後の第１の凸部２７Ａおよび第２の凸部２７Ｂは、誘電体層２０と一体化する可能性がある。その場合には、第１の端面ＬＳ１を見ても、外観上は、第１の凸部２７Ａと誘電体層２０の端面２０ａとの区別がつきにくく、第２の端面ＬＳ２を見ても第２の凸部２７Ｂと誘電体層２０の端面２０ｂとの区別がつきにくい可能性がある。
　次に、以下の要領で積層体１０の長さ方向Ｌの両端部に外部電極４０を形成する。まず、下地電極層である第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを形成する。
　下地電極層を焼き付け層で形成する場合、積層体１０の第１の端面ＬＳ１および第２の端面ＬＳ２のそれぞれに、下地電極層となる導電性ペーストを塗布し、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを形成する。焼き付け層を形成する場合には、ガラス成分と金属とを含む導電性ペーストを、例えばディッピングなどの方法によって塗布し、その後、焼き付け処理を行って下地電極層を形成する。このときの焼き付け処理の温度は、７００℃以上９００℃程度であることが好ましい。
　下地電極層を導電性樹脂層が含まれる層とする場合、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを、焼き付け層上もしくは積層体１０上に塗布し、２５０℃以上５５０℃以上程度の温度で熱処理を行って樹脂を熱硬化させ、導電性樹脂層を形成する。このときの熱処理時の雰囲気は、Ｎ２雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐために、酸素濃度を１００ｐｐｍ以下に抑えた雰囲気で熱処理することが好ましい。
　下地電極層を薄膜層で形成する場合、スパッタ法または蒸着法等の薄膜形成法により、積層体１０に下地電極層となる薄膜層を形成する。薄膜層で形成された下地電極層は、金属粒子が堆積された１μｍ以下の層とすることが好ましい。
　以上のように下地電極層を形成した後、その下地電極層上に、第１のめっき層６０Ａおよび第２のめっき層６０Ｂを、例えばバレルめっき法により順次形成する。
　なお、下地電極層を形成せず、めっき層のみで外部電極４０を構成する場合には、積層体１０の第１の端面ＬＳ１および第２の端面ＬＳ２にめっき処理を施し、内部電極層３０の露出面上に下地めっき膜を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。
　以上の製造工程により、積層セラミックコンデンサ１が製造される。
　なお、上述した製造方法において、積層チップを作製するにあたって誘電体シートに第１の段差層２５Ａのパターンを印刷するときには、図７Ａに示すように、第１の段差領域２６Ａにおいて、第１の段差層２５Ａ用の誘電体ペーストが、第２の内部電極層３２における第１の端面側の端部３２ａを積層方向Ｔで覆うようにしてもよい。さらにこの場合には、第２の内部電極層３２の第１の端面側の端面３２ｂを、図７Ａにおいて下方の誘電体層２０用の誘電体シートに近付くにつれて第１の段差領域２６Ａ側にせり出すようにテーパ状に形成してもよい。
　図７Ａに示すようにして第１の段差層２５Ａのパターンを形成した場合に得られる積層セラミックコンデンサ１においては、図７Ｂに示すように、第１の段差層２５Ａの一部である第２の内部電極層３２を覆う余剰分２５ｃが、第２の内部電極層３２の端部３２ａを積層方向Ｔで覆う。これにより、第１の段差層２５Ａと第２の内部電極層３２の端部３２ａとの間の界面３２ｃは第１の段差層２５Ａにより覆われて塞がれる。このため、その界面への水分の侵入が第１の段差層２５Ａによって抑制され、耐湿信頼性が向上する。また、第１の段差領域２６Ａに第１の段差層２５Ａが十分に充填されるので、プレス後においても第１の端面ＬＳ１側の端部の厚みが低減することが起こりにくい。されに、十分な量の第１の段差層２５Ａを有するので、第１の凸部２７Ａが形成されやすい。なお、図示は省略するが、第２の段差領域２６Ｂに第２の段差層２５Ｂのパターンを形成する際も、これと同様にしてよいのは勿論である。
　なお、上述した態様とは逆に、内部電極層３０の端部が段差層２５の一部を覆って配置されてもよい。
　以上説明した実施形態に係る積層セラミックコンデンサ１によれば、以下の効果を奏する。
　実施形態に係る積層セラミックコンデンサ１は、積層方向Ｔに積層された複数のセラミック層としての誘電体層２０と、積層方向Ｔに相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、積層方向Ｔに直交する幅方向Ｗに相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、積層方向Ｔおよび幅方向Ｗに直交する長さ方向Ｌに相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、複数の誘電体層２０と交互に積層され、第１の端面ＬＳ１に露出する第１の内部電極層３１と、複数の誘電体層２０と交互に積層され、第２の端面ＬＳ２に露出する第２の内部電極層３２と、第２の内部電極層３２を介して対向する一対の誘電体層２０間の、第２の内部電極層３２が配置されない第１の段差領域２６Ａに配置され、第１の端面ＬＳ１に露出する第１の段差層２５Ａと、第１の内部電極層３１を介して対向する一対の誘電体層２０間の、第１の内部電極層３１が配置されない第２の段差領域２６Ｂに配置され、第２の端面ＬＳ２に露出する第２の段差層２５Ｂと、を含む積層体１０と、第１の端面ＬＳ１に配置されるとともに、当該第１の端面ＬＳ１から、第１の主面ＴＳ１、第２の主面ＴＳ２、第１の側面ＷＳ１および第２の側面ＷＳ２に回り込むように設けられ、第１の内部電極層３１に接続される第１の外部電極４０Ａと、第２の端面ＬＳ２に配置されるとともに、当該第２の端面ＬＳ２から、第１の主面ＴＳ１、第２の主面ＴＳ２、第１の側面ＷＳ１および第２の側面ＷＳ２に回り込むように設けられ、第２の内部電極層３２に接続される第２の外部電極４０Ｂと、を備え、第１の端面ＬＳ１は、第１の段差層２５Ａから、当該第１の段差層２５Ａの積層方向Ｔの少なくとも一方側に隣接する誘電体層２０にわたる領域において長さ方向Ｌに部分的に突出する第１の凸部２７Ａを有し、第２の端面ＬＳ２は、第２の段差層２５Ｂから、当該第２の段差層２５Ｂの積層方向Ｔの少なくとも一方側に隣接する誘電体層２０にわたる領域において長さ方向Ｌに部分的に突出する第２の凸部２７Ｂを有する。
　複数の第１の段差層２５Ａに対応して設けられた複数の第１の凸部２７Ａは、第１の端面ＬＳ１を覆って配置される第１の外部電極４０Ａ内に部分的に突出して埋まる状態となる。したがって、第１の外部電極４０Ａの第１の端面ＬＳ１に密着する内面には、複数の第１の凸部２７Ａが転写された複数の凹部が形成される。図５Ａのように、凹部は誘電体層２０の領域まで達している。複数の第１の凸部２７Ａが第１の外部電極４０Ａ内に埋まることにより、第１の外部電極４０Ａが第１の凸部２７Ａに引っ掛かって剥離しにくいというアンカー効果が生じる。これと同様に、複数の第２の段差層２５Ｂに対応して設けられた第２の凸部２７Ｂは、第２の端面ＬＳ２を覆って配置される第２の外部電極４０Ｂ内に部分的に突出して埋まる状態となる。したがって、第２の外部電極４０Ｂの第２の端面ＬＳ２に密着する内面には、複数の第２の凸部２７Ｂが転写された複数の凹部が形成される。図６Ａのように、凹部は誘電体層２０の領域まで達している。複数の第２の凸部２７Ｂが第２の外部電極４０Ｂ内に埋まることにより、第２の外部電極４０Ｂが第２の凸部２７Ｂに引っ掛かって剥離しにくいというアンカー効果が生じる。したがって、積層体１０に対する第１の外部電極４０Ａおよび第２の外部電極４０Ｂの固着力が向上する。その結果、積層セラミックコンデンサ１の信頼性が向上する。
　また、第１の凸部２７Ａは、第１の端面ＬＳ１における第１の段差層２５Ａと誘電体層２０との間の界面２９ａを覆って塞いでおり、第２の端面ＬＳ２における第２の段差層２５Ｂと誘電体層２０との間の界面２９ｂを覆って塞いでいる。このため、外部から、界面２９ａおよび２９ｂへの水分の侵入が、第１の凸部２７Ａおよび第２の凸部２７Ｂによって抑制され、耐湿信頼性が向上する。また、外部から界面２９ａおよび２９ｂに至る経路が第１の凸部２７Ａおよび第２の凸部２７Ｂによって長くなるとともに複雑な形状になるため、これによっても水分の侵入が抑制され、耐湿信頼性が向上する。
　実施形態に係る積層セラミックコンデンサ１においては、第１の凸部２７Ａおよび第２の凸部２７Ｂのそれぞれは、誘電体層２０の端面２０ａおよび端面２０ｂにおける積層方向Ｔの寸法の３％以上の領域に形成されていることが好ましい。
　これにより、上述した界面２９ａおよび界面２９ｂのそれぞれが第１の凸部２７Ａおよび第２の凸部２７Ｂによって確実に覆われ、耐湿信頼性が向上する。
　実施形態に係る積層セラミックコンデンサ１においては、第１の凸部２７Ａの、第１の端面ＬＳ１を構成する誘電体層２０の端面２０ａから長さ方向Ｌに突出している突出量Ｇ１は、第２の内部電極層３２の積層方向Ｔの寸法Ｈ２の９８％以下であり、第２の凸部２７Ｂの、第２の端面ＬＳ２を構成する誘電体層２０の端面２０ｂから長さ方向Ｌに突出している突出量Ｇ２は、第１の内部電極層３１の積層方向Ｔの寸法Ｈ１の９８％以下であることが好ましい。
　これにより、第１の凸部２７Ａの、誘電体層２０の端面２０ａから長さ方向Ｌに突出する突出量Ｇ１、および第２の凸部２７Ｂの、誘電体層２０の端面２０ｂから長さ方向Ｌに突出する突出量Ｇ２を十分なものとすることができる。したがって、第１の凸部２７Ａおよび第２の凸部２７Ｂによるアンカー効果が高まり、積層体１０に対する第１の外部電極４０Ａおよび第２の外部電極４０Ｂの固着力が向上する。
　実施形態に係る積層セラミックコンデンサ１においては、第１の段差層２５Ａは、第２の内部電極層３２における第１の端面ＬＳ１側の端部を積層方向Ｔで覆っており、第２の段差層２５Ｂは、第１の内部電極層３１における少なくとも第２の端面ＬＳ２側の端部を積層方向Ｔで覆っていることが好ましい。
　これにより、第１の段差層２５Ａは第１の段差領域２６Ａに十分に充填され、第２の段差層２５Ｂは第２の段差領域２６Ｂに十分に充填される。したがって、積層体１０の長さ方向Ｌの両端部の厚みが低減しにくく、かつ、十分な突出量を有する第１の凸部２７Ａおよび第２の凸部２７Ｂが確実に形成される。また、互いに接合している段差層２５と内部電極層３０との間の界面への水分の侵入が抑制され、耐湿信頼性が向上する。
　本発明は、上記実施形態の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、上記実施形態において記載する個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。
　例えば、上述した実施形態では、第１の凸部２７Ａおよび第２の凸部２７Ｂは、各段差層から、積層方向Ｔの一方側（図５Ａ、図６Ａで下側）の誘電体層２０を覆うように形成されているが、反対側にも形成されてよい。すなわち、積層方向Ｔの他方側（図５Ａ、図６Ａで上側）の誘電体層２０も覆うように突出していてよい。
　上述した実施形態では、積層体１０の長さ方向Ｌの両端の端面（第１の端面ＬＳ１、第２の端面ＬＳ２）において段差層から突出する凸部を有するが、このような凸部は、積層体１０の側面（第１の側面ＷＳ１、第２の側面ＷＳ２）側に段差層がある場合、その側面側の段差層から突出する凸部を有していてもよい。すなわち、積層体１０においては、第１の側面ＷＳ１側の端部および第２の側面ＷＳ２側の端部における誘電体層２０間に、第１の内部電極層３１および第２の内部電極層３２のいずれか一方が配置されない第３の段差領域を有するとともに、この第３の段差領域に第３の段差層が配置される場合がある。その場合、第１の側面ＷＳ１および第２の側面ＷＳ２が、第３の段差層から、第３の段差層の積層方向の少なくとも一方側に隣接する誘電体層２０にわたる領域において、幅方向Ｗに部分的に突出する第３の凸部を有する構成としてもよい。このように側面側の段差層から凸部が突出する構成では、その凸部に、第１の側面ＷＳ１および第２の側面ＷＳ２に回り込む外部電極４０の一部が引っ掛かって剥離しにくいというアンカー効果が生じ、外部電極４０の固着力が向上する。また、第１の側面ＷＳ１および第２の側面ＷＳ２からの水分の侵入も抑制され、耐湿信頼性が向上する。
　また、上述した実施形態では、積層セラミック電子部品として積層セラミックコンデンサを例示した。しかしながら、本開示の積層セラミック電子部品はこれに限定されない。例えば、積層体に圧電体セラミックを用いた場合、積層セラミック電子部品は、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。また、積層体に半導体セラミックを用いた場合、積層セラミック電子部品は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、例えば、スピネル系セラミック材料などが挙げられる。また、積層体に、磁性体セラミックを用いた場合、積層セラミック電子部品は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層は、コイル状の導体となる。磁性体セラミック材料の具体例としては、例えば、フェライトセラミック材料などが挙げられる。
　（１）積層方向に積層された複数のセラミック層と、前記積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記複数のセラミック層と交互に積層され、前記第１の端面に露出する第１の内部電極層と、前記複数のセラミック層と交互に積層され、前記第２の端面に露出する第２の内部電極層と、前記第２の内部電極層を介して対向する一対の前記セラミック層間の、前記第２の内部電極層が配置されない第１の段差領域に配置され、前記第１の端面に露出する第１の段差層と、前記第１の内部電極層を介して対向する一対の前記セラミック層間の、前記第１の内部電極層が配置されない第２の段差領域に配置され、前記第２の端面に露出する第２の段差層と、を含む積層体と、前記第１の端面に配置されるとともに、当該第１の端面から、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に回り込むように設けられ、前記第１の内部電極層に接続される第１の外部電極と、前記第２の端面に配置されるとともに、当該第２の端面から、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に回り込むように設けられ、前記第２の内部電極層に接続される第２の外部電極と、を備え、前記第１の端面は、前記第１の段差層から、当該第１の段差層の前記積層方向の少なくとも一方側に隣接する前記セラミック層にわたる領域において前記長さ方向に部分的に突出する第１の凸部を有し、前記第２の端面は、前記第２の段差層から、当該第２の段差層の前記積層方向の少なくとも一方側に隣接する前記セラミック層にわたる領域において前記長さ方向に部分的に突出する第２の凸部を有する、積層セラミック電子部品。
　（２）前記第１の凸部および前記第２の凸部のそれぞれは、前記セラミック層の端面における前記積層方向の寸法の３％以上の領域に形成されている、（１）に記載の積層セラミック電子部品。
　（３）前記第１の凸部の、前記第１の端面を構成する前記セラミック層の端面から前記長さ方向に突出している突出量は、前記第２の内部電極層の積層方向の寸法の９８％以下であり、前記第２の凸部の、前記第２の端面を構成する前記セラミック層の端面から前記長さ方向に突出している突出量は、前記第１の内部電極層の積層方向の寸法の９８％以下である、（１）または（２）に記載の積層セラミック電子部品。
　（４）前記第１の段差層は、前記第２の内部電極層における前記第１の端面側の端部を前記積層方向で覆っており、前記第２の段差層は、前記第１の内部電極層における少なくとも前記第２の端面側の端部を前記積層方向で覆っている、（１）～（３）のいずれか１つに記載の積層セラミック電子部品。
　（５）前記積層体は、前記第１の側面側の端部および前記第２の側面側の端部における前記セラミック層間に、前記第１の内部電極層および前記第２の内部電極層のいずれか一方が配置されない第３の段差領域を有するとともに、当該第３の段差領域に第３の段差層が配置され、前記第１の側面および前記第２の側面は、前記第３の段差層から、当該第３の段差層の前記積層方向の少なくとも一方側に隣接する前記セラミック層にわたる領域において前記幅方向に部分的に突出する第３の凸部を有する、（１）～（４）のいずれか１つに記載の積層セラミック電子部品。
　１　積層セラミックコンデンサ（積層セラミック電子部品）
　１０　積層体
　２０　誘電体層（セラミック層）
　２５Ａ　第１の段差層
　２５Ｂ　第２の段差層
　２６Ａ　第１の段差領域
　２６Ｂ　第２の段差領域
　２７Ａ　第１の凸部
　２７Ｂ　第２の凸部
　３０　内部電極層
　３１　第１の内部電極層
　３２　第２の内部電極層
　４０　外部電極
　４０Ａ　第１の外部電極
　４０Ｂ　第２の外部電極
　Ｌ　長さ方向
　Ｔ　積層方向
　Ｗ　幅方向
　ＬＳ１　第１の端面
　ＬＳ２　第２の端面
　ＴＳ１　第１の主面
　ＴＳ２　第２の主面
　ＷＳ１　第１の側面
　ＷＳ２　第２の側面

Claims (5)

  1. 　積層方向に積層された複数のセラミック層と、
    　前記積層方向に相対する第１の主面および第２の主面と、
    　前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、
    　前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、
    　前記複数のセラミック層と交互に積層され、前記第１の端面に露出する第１の内部電極層と、
    　前記複数のセラミック層と交互に積層され、前記第２の端面に露出する第２の内部電極層と、　
    　前記第２の内部電極層を介して対向する一対の前記セラミック層間の、前記第２の内部電極層が配置されない第１の段差領域に配置され、前記第１の端面に露出する第１の段差層と、
    　前記第１の内部電極層を介して対向する一対の前記セラミック層間の、前記第１の内部電極層が配置されない第２の段差領域に配置され、前記第２の端面に露出する第２の段差層と、
    を含む積層体と、
    　前記第１の端面に配置されるとともに、当該第１の端面から、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に回り込むように設けられ、前記第１の内部電極層に接続される第１の外部電極と、
    　前記第２の端面に配置されるとともに、当該第２の端面から、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に回り込むように設けられ、前記第２の内部電極層に接続される第２の外部電極と、
    を備え、
    　前記第１の端面は、前記第１の段差層から、当該第１の段差層の前記積層方向の少なくとも一方側に隣接する前記セラミック層にわたる領域において前記長さ方向に部分的に突出する第１の凸部を有し、
    　前記第２の端面は、前記第２の段差層から、当該第２の段差層の前記積層方向の少なくとも一方側に隣接する前記セラミック層にわたる領域において前記長さ方向に部分的に突出する第２の凸部を有する、積層セラミック電子部品。
  2. 　前記第１の凸部および前記第２の凸部のそれぞれは、前記セラミック層の端面における前記積層方向の寸法の３％以上の領域に形成されている、請求項１に記載の積層セラミック電子部品。
  3. 　前記第１の凸部の、前記第１の端面を構成する前記セラミック層の端面から前記長さ方向に突出している突出量は、前記第２の内部電極層の積層方向の寸法の９８％以下であり、
    　前記第２の凸部の、前記第２の端面を構成する前記セラミック層の端面から前記長さ方向に突出している突出量は、前記第１の内部電極層の積層方向の寸法の９８％以下である、請求項１または２に記載の積層セラミック電子部品。
  4. 　前記第１の段差層は、前記第２の内部電極層における前記第１の端面側の端部を前記積層方向で覆っており、
    　前記第２の段差層は、前記第１の内部電極層における少なくとも前記第２の端面側の端部を前記積層方向で覆っている、請求項１～３のいずれか１つに記載の積層セラミック電子部品。
  5. 　前記積層体は、前記第１の側面側の端部および前記第２の側面側の端部における前記セラミック層間に、前記第１の内部電極層および前記第２の内部電極層のいずれか一方が配置されない第３の段差領域を有するとともに、当該第３の段差領域に第３の段差層が配置され、
    　前記第１の側面および前記第２の側面は、前記第３の段差層から、当該第３の段差層の前記積層方向の少なくとも一方側に隣接する前記セラミック層にわたる領域において前記幅方向に部分的に突出する第３の凸部を有する、請求項１～４のいずれか１つに記載の積層セラミック電子部品。
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