KR102122935B1 - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

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KR102122935B1 KR1020130034273A KR20130034273A KR102122935B1 KR 102122935 B1 KR102122935 B1 KR 102122935B1 KR 1020130034273 A KR1020130034273 A KR 1020130034273A KR 20130034273 A KR20130034273 A KR 20130034273A KR 102122935 B1 KR102122935 B1 KR 102122935B1
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체의 양 단면에 각각 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결된 제1 및 제2 내부 전극; 및 상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극과 두께 방향으로 번갈아 배치되며, 양 단부가 상기 제1 및 제2 내부 전극과 각각 오버랩 되는 제1 플로트(float) 전극; 을 포함하며, 상기 제1 플로트 전극은, 상기 세라믹 본체 내에서 상기 제1 내부 전극과 상기 제1 플로트 전극의 일 단부가 오버랩 되는 길이 및 상기 제2 내부 전극과 상기 제1 플로트 전극의 타 단부가 오버랩 되는 길이가 상이하게 배치된 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND MANUFACTURING METHOD THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서로 사용될 수 있다.
이 중에서 고전압 및 저용량의 특성을 갖는 적층 세라믹 커패시터가 있는데, 일반적으로 상기 고전압 및 저용량의 특성을 갖는 적층 세라믹 커패시터는 이러한 특성을 구현하기 위해 플로트(float) 전극을 이용한 내부 전극 구조 설계가 많이 사용된다.
예를 들어, 종래의 고전압 및 저용량의 적층 세라믹 커패시터는 비교적 두꺼운 유전체층과 10 개 미만의 내부 전극을 복수로 적층하여 저용량을 설계하는 경우, 플로트 전극이 고정되어 있는 설계 구조로 인하여 용량 값을 맞추기 위해 플로트 전극과 내부 전극 사이에 버퍼층을 삽입하여 시트의 두께를 변경하게 된다.
그러나, 이러한 과정에서 적층 세라믹 커패시터의 선행 검토품과 후행 진행품에 대한 용량 값이 변경되어 LOT를 폐기하거나 수율이 감소될 수 있고, 낮은 적층 수로 인해 외부 전극의 접촉성 확보가 용이하지 못하여 전도성이 저하되어 ESR(등가직렬저항: Equivalent Series Resistance) 값이 증가되는 문제점이 발생할 수 있다.
하기 특허문헌 1은 세라믹 본체의 양 단면을 통해 노출된 제1 및 제2 내부 전극 및 플로트 전극을 개시하고 있으나, 플로트 전극이 제1 및 제2 내부 전극과 오버랩 되는 길이가 상이하게 구성되는 사항은 개시하지 않는다.
일본등록특허 제4929487호
당 기술 분야에서는, 플로트 전극을 사용하는 고전압 및 저용량의 특성을 갖는 내부 전극 설계에서, 유전체층의 두께를 증가하거나 내부 전극의 적층 수를 증가시키지 않으면서, 적층되는 내부 전극 및 플로트 전극의 오버랩 되는 길이를 오프셋 값으로 조절하여 적층 세라믹 커패시터의 용량을 미세하게 조정할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체의 양 단면에 각각 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결된 제1 및 제2 내부 전극; 및 상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극과 두께 방향으로 번갈아 배치되며, 양 단부가 상기 제1 및 제2 내부 전극과 각각 오버랩 되는 제1 플로트(float) 전극; 을 포함하며, 상기 제1 플로트 전극은, 상기 세라믹 본체 내에서 상기 제1 내부 전극과 상기 제1 플로트 전극의 일 단부가 오버랩 되는 길이 및 상기 제2 내부 전극과 상기 제1 플로트 전극의 타 단부가 오버랩 되는 길이가 상이하게 배치된 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 본체 내에서 상기 제1 플로트 전극이 형성된 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성된 제1 및 제2 더미 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극이 형성된 유전체층 상에 상기 제1 및 제2 내부 전극과 이격되게 형성된 제2 플로트 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체 내에서 상기 제1 플로트 전극이 형성된 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성된 제1 및 제2 더미 전극; 및 상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극이 형성된 유전체층 상에 상기 제1 및 제2 내부 전극과 이격되게 형성된 제2 플로트 전극; 을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제2 플로트 전극은 상기 제1 플로트 전극과 오버랩 될 수 있다.
본 발명의 다른 측면은, 제1 및 제2 세라믹 시트 상에 일정 간격으로 복수의 제1 및 제2 도전 패턴을 각각 형성하는 단계; 상기 제1 및 제2 세라믹 시트 복수 개를 두께 방향을 따라 상기 제2 도전 패턴의 양 단부가 서로 인접한 2개의 제1 도전 패턴에 각각 오버랩 되게 번갈아 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여, 절단된 2개의 제1 도전 패턴이 상기 적층체의 양 단면을 통해 각각 노출된 제1 및 제2 내부 전극이 되고, 절단된 제2 도전 패턴은 양 단부가 상기 제1 및 제2 내부 전극과 각각 오버랩 되는 제1 플로트 전극이 되도록 세라믹 본체를 제조하는 단계; 및 상기 세라믹 본체의 양 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며, 상기 적층체를 마련하는 단계에서, 상기 제2 도전 패턴의 양 단부가 서로 인접한 2개의 제1 도전 패턴에 각각 오버랩 되는 길이가 상이하도록 상기 제1 및 제2 세라믹 시트를 두께 방향으로 배치하여 번갈아 적층하고 가압하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 도전 패턴 형성 단계는, 상기 제2 세라믹 시트 상에 상기 제2 도전 패턴 사이에 위치하며 상기 제2 도전 패턴에 비해 짧은 길이를 갖도록 제3 도전 패턴을 더 형성하며, 상기 세라믹 본체를 제조하는 단계는, 상기 제2 도전 패턴을 사이에 두고 양측에 배치된 2개의 제3 도전 패턴이 상기 적층체의 양 단면을 통해 각각 노출되며 제1 및 제2 더미 전극을 형성하도록 상기 적층체를 절단할 수 있다.
본 발명의 일 실시 예에서, 상기 도전 패턴 형성 단계는, 상기 제1 세라믹 시트 상에 상기 제1 도전 패턴 사이에 위치하며 상기 제1 도전 패턴에 비해 짧은 길이를 갖도록 제4 도전 패턴을 더 형성하며, 상기 세라믹 본체를 제조하는 단계에서, 상기 제4 도전 패턴은 상기 제1 플로트 전극과 오버랩 되는 제2 플로트 전극을 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 도전 패턴 형성 단계는, 상기 제1 세라믹 시트 상에 상기 제1 도전 패턴 사이에 위치하며 상기 제1 도전 패턴에 비해 짧은 길이를 갖도록 제4 도전 패턴을 더 형성하고, 상기 제2 세라믹 시트 상에 상기 제2 도전 패턴 사이에 위치하며 상기 제2 도전 패턴에 비해 짧은 길이를 갖도록 제3 도전 패턴을 더 형성하며, 상기 세라믹 본체를 제조하는 단계에서, 상기 제2 도전 패턴을 사이에 두고 양측에 배치된 2개의 제3 도전 패턴이 상기 적층체의 양 단면을 통해 각각 노출되며 제1 및 제2 더미 전극을 형성하도록 상기 적층체를 절단하며, 상기 제4 도전 패턴은 상기 제1 플로트 전극과 오버랩 되는 제2 플로트 전극을 형성할 수 있다.
본 발명의 일 실시 형태에 따르면, 플로트 전극을 사용하는 고전압 및 저용량의 특성을 갖는 내부 전극 설계에서, 제1 플로트 전극의 양 단부가 제1 및 제2 내부 전극과 오버랩 되는 길이를 상이하게 오프셋 값으로 조절함으로써, 유전체층의 두께를 증가하거나 내부 전극의 적층 수를 증가시키지 않으면서 적층 세라믹 커패시터의 용량을 미세하게 조정할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3a 내지 도 3c는 비교 예로서 종래의 플로트 전극과 제1 및 제2 내부 전극의 오버랩 되는 길이가 동일한 구조에서, 선행 검토품과 후행 진행품에 대한 용량을 비교한 결과를 나타낸 그래프이다.
도 4a는 본 발명의 일 실시 형태에 의한 적층 세라믹 커패시터의 선행시 용량 산포를 나타낸 그래프이다.
도 4b는 본 발명의 일 실시 형태에 의한 적층 세라믹 커패시터의 후행시 용량 산포를 나타낸 그래프이다.
도 5는 세라믹 본체 내에 제1 및 제2 더미 전극이 미형성된 경우(비교 예)와, 세라믹 본체(110) 내에 제1 및 제2 더미 전극(142a, 142b)이 형성된 경우의 ESR을 비교하여 나타낸 그래프이다.
도 6a는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법에서 제1 세라믹 시트 상에 복수의 제1 전극 패턴을 형성하는 것을 개략적으로 나타낸 평면도이다.
도 6b는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법에서 제2 세라믹 시트 상에 복수의 제2 및 제3 전극 패턴을 형성하는 것을 개략적으로 나타낸 평면도이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 개략적으로 나타낸 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
또한, 설명에 앞서, 본 발명의 방향에 대해 정의하면 도 1에 나타난 L은 길이 방향이고, W는 폭 방향이며, T는 두께 방향을 의미한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 적층된 세라믹 본체(110)와, 복수의 제1 및 제2 내부 전극(121, 122)과, 제1 플로트 전극(141)과, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다. 이때, 세라믹 본체(110)는 육면체 형상을 가질 수 있다.
본 실시 형태에서, 세라믹 본체(110)는 예컨대 길이 × 폭이 16 mm × 8 mm 이상인 대형 사이즈로 제작되어 고전압 및 저용량의 특성을 가질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
도 2를 참조하면, 적층 세라믹 커패시터(100)의 길이-두께 단면에서, 제1 및 제2 내부 전극(121, 122)이 미형성된 부분을 마진부로 정의할 수 있다.
이때, 상기 마진부 중에서 두께 방향으로 세라믹 본체(110)의 상단 및 하단부에 위치한 마진부는 상부 및 하부 커버층으로 정의할 수 있다.
상기 상부 및 하부 커버층은 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111)과 마찬가지로 복수의 세라믹 시트가 소결되어 형성될 수 있으며, 내부 전극이 미형성된다는 점을 제외하고는 세라믹 본체(110)의 중앙부에 위치한 유전체층(111)과 유사한 구조를 가진다.
그리고, 제1 및 제2 외부 전극(131, 132)은 양 단면을 통해 노출된 복수의 제1 및 제2 내부 전극(121, 122)을 덮어 각각 전기적으로 접속되도록 세라믹 본체(110)의 양 단면에 각각 형성된다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 제1 및 제2 도금층(미도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 서로 이격되게 동시에 형성되며, 세라믹 본체(100) 내에서 세라믹 본체(110)의 양 단면을 통해 각각 노출되도록 형성될 수 있다.
이렇게 세라믹 본체(110)의 양 단면을 통해 각각 노출된 제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 외부 전극(131, 132)과 전기적으로 접속된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 플로트 전극(141)은 세라믹 본체(110) 내에서 제1 및 제2 내부 전극(121, 122)과 두께 방향으로 번갈아 배치되며, 양 단부 중에서 일부가 제1 및 제2 내부 전극(121, 122)의 서로 이격되어 있는 단부와 각각 일정 부분 오버랩 된다.
이때, 플로트 전극(141)은 세라믹 본체(110) 내에서 제1 내부 전극(121)과 제1 플로트 전극(141)의 일 단부가 오버랩 되는 길이(C1) 및 제2 내부 전극(122)과 제1 플로트 전극(141)의 타 단부가 오버랩 되는 길이(C2)가 상이하게 배치된다.
본 실시 형태에서는 C2가 C1에 비해 길게 형성된 것으로 도시하여 설명하고 있지만, 필요시 이와 반대로 C1을 C2에 비해 길게 형성하는 등, 본 발명이 이에 한정되는 것은 아니다.
하기 표 1은 상기 C1 및 C2의 변화에 따른 용량 감소율을 나타낸 것이다. 여기서, 용량 감소율 C(1L)은 (C1×C2)/(C1+C2)로 계산할 수 있다. 이때, 제1 및 제2 내부 전극의 적층 수는 홀수를 기준으로 한다.
샘플 C1 C2 용량감소율
1 0.38 0.38 0 %
2 0.3 0.46 4.4 %
3 0.25 0.51 11.7 %
4 0.2 0.56 22.4 %
5 0.15 0.61 36.6 %
6 0.1 0.66 54.3 %
7 0.05 0.71 75.4 %
상기 표 1을 참조하면, 샘플 1의 경우 C2와 C1의 길이 차가 없는 대칭 구조로서 용량 감소율이 기준점이 0 %이며, 샘플 2 내지 7의 경우 C2와 C1의 길이 차가 커질수록 용량 감소율이 늘어남을 확인할 수 있다.
한편, 세라믹 본체(110) 내에서 제1 플로트 전극(141)이 형성된 유전체층(111) 상에는 세라믹 본체(110)의 양 단면을 통해 각각 노출되도록 제1 및 제2 더미 전극(142a, 142b)이 제1 플로트 전극(141)을 사이에 두고 서로 마주보게 형성될 수 있다.
이렇게 세라믹 본체(110)의 양 단면을 통해 각각 노출된 제1 및 제2 더미 전극(142a, 142b)의 단부는 제1 및 제2 외부 전극(131, 132)과 각각 접속하게 된다.
도 3a 내지 도 3c는 비교 예로서 종래의 플로트 전극과 제1 및 제2 내부 전극의 오버랩 되는 길이가 동일한 구조에서, 선행 검토품과 후행 진행품에 대한 용량을 비교한 결과를 나타낸 그래프이다.
여기서, 상기 "선행" 및 "후행"은 적층 세라믹 커패시터 제조시 용량 목표를 맞추기 위해 1 바아(bar)를 선진행한 후 틀어진 용량 값을 재설계하는 것을 의미한다.
일반적으로 고용량의 적층 세라믹 커패시터의 경우 내부 전극의 적층 수를 내리거나 올려서 용량 값을 맞추지만, 저용량의 적층 세라믹 커패시터의 경우는 일정 두께의 버퍼를 삽입하여 유전체층 한 층의 두께를 더 두껍게 하여 용량 값을 낮추는 방법을 사용한다.
도 3a는 버퍼층이 미형성된 경우, 도 3b는 10 ㎛의 버퍼층을 삽입 설계한 경우, 도 3c는 20 ㎛의 버퍼층을 삽입 설계한 경우의 공정 능력(용량 산포)을 각각 나타낸다.
여기서, 각각의 유전체층의 두께는 28 ㎛이며, 내부 전극의 적층 수는 15 L로 하였고, 상하 커버층의 두께는 각각 150 ㎛로 설정하였다.
오프셋 값은 0.9 mm이고 C1과 C2는 둘 다 0.38 mm로 하였다.
그 결과 도 3a의 버퍼층이 미형성된 경우 평균 용량은 10.39 pF였으며, 용량 불량이 일부 나타났고, 도 3b의 10 ㎛의 버퍼층을 삽입 설계한 경우 평균 용량은 10.20 pF였으며, 도 3c의 20 ㎛의 버퍼층을 삽입 설계한 경우 평균 용량은 10.10 pF였으며, 도 3b 및 도 3c의 버퍼층을 삽입 설계한 두 경우 모두 수율 감소가 발생됨을 확인할 수 있었다.
도 4a는 본 실시 형태에 의한 적층 세라믹 커패시터의 선행시 용량 산포를 나타낸 것이며, 도 4b는 본 실시 형태에 의한 적층 세라믹 커패시터의 후행시 용량 산포를 나타낸 것이다.
여기서, 각각의 유전체층의 두께는 22 ㎛이며, 내부 전극의 적층 수는 17 L로 하였고, 상하 커버층의 두께는 각각 108 ㎛로 설정하였다.
오프셋 값은 도 4a의 선행의 경우 1.350으로, 도 4b의 후행의 경우 1.336으로 하였으며, C1과 C2는 선행의 경우 C1은 0.155, C2는 0.605로, 후행의 경우 C1은 0.162, C2는 0.598로 하였다.
그 결과 도 4a의 선행은 평균 용량이 9.7 pF였으며, 도 4b의 후행은 평균 용량이 10.02 pF로서, 앞서 도 3a 내지 도 3c에 나타난 종래 비교 예에 비해 평균 용량이 감소함을 확인할 수 있었다.
또한, 비교 예의 경우 버퍼층으로서 커버 시트를 활용하였는데, 이 경우 어느 정도의 용량 값을 맞출 수는 있었으나 선진행시 사용된 설계의 두께가 틀어지면서 정확한 용량 목표 값을 맞추기는 곤란한 문제점이 있었다.
반면에, 본 실시 형태의 경우, 선진행과 동일한 설계 두께를 활용할 수 있도록 시트의 두께는 변화시키지 않으면서 오버랩의 오프셋 값을 변경하는 것만으로 용량 목표 값을 근접하게 맞출 수 있는 이점이 있다.
한편, 도 5는 세라믹 본체(110) 내에 제1 및 제2 더미 전극(142a, 142b)이 미형성된 경우(비교 예)와, 세라믹 본체(110) 내에 제1 및 제2 더미 전극(142a, 142b)이 형성된 경우의 ESR을 비교하여 나타낸 그래프이다.
도 5를 참조하면, 비교 예의 경우 제1 및 제2 더미 전극(142a, 142b)이 없어 제1 및 제2 내부 전극(121, 122)과 제1 및 제2 외부 전극(131, 132) 간의 접촉성 문제가 발생하여 ESR이 높게 형성되는데 반해서, 제1 및 제2 더미 전극(142a, 142b)이 형성된 실시 예의 경우, 제1 및 제2 내부 전극(121, 122)과 제1 및 제2 외부 전극(131, 132)의 접촉성을 개선하여 ESR이 감소됨을 확인할 수 있다.
적층 세라믹 커패시터의 제조 방법
도 6a는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법에서 제1 세라믹 시트 상에 복수의 제1 전극 패턴을 형성하는 것을 개략적으로 나타낸 평면도이고, 도 6b는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법에서 제2 세라믹 시트 상에 복수의 제2 및 제3 전극 패턴을 형성하는 것을 개략적으로 나타낸 평면도이다.
이하, 도 6a 및 도 6b를 참조하여, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저, 복수의 제1 및 제2 세라믹 시트를 마련한다.
상기 제1 및 제2 세라믹 시트는 세라믹 본체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
다음으로, 상기 제1 세라믹 시트의 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 길이 방향을 따라 일정 간격을 두고 복수의 제1 도전 패턴을 형성하고, 상기 제2 세라믹 시트의 일면에는 소정의 두께로 도전성 페이스트를 인쇄하여 길이 방향을 따라 일정 간격을 두고 복수의 제2 도전 패턴을 형성한다.
이때, 서로 인접한 상기 제2 도전 패턴 사이의 간격은 서로 인접한 상기 제1 도전 패턴 사이의 간격 보다 더 넓게 형성할 수 있다.
또한, 상기 제1 및 제2 도전패턴을 형성하기 위한 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 상기 제 1 세라믹 시트 상에는 필요시 상기 제1 도전 패턴 사이에 위치하며 상기 제1 도전 패턴에 비해 짧은 길이를 갖도록 제4 도전 패턴을 더 형성할 수 있다.
또한, 상기 제2 세라믹 시트 상에는 필요시 상기 제2 도전 패턴 사이에 위치하며 상기 제2 도전 패턴에 비해 짧은 길이를 갖도록 제3 도전 패턴을 더 형성할 수 있다.
다음으로, 상기 제1 및 제2 세라믹 시트 복수 개를 두께 방향을 따라 상기 제2 도전 패턴의 양 단부가 서로 인접한 2개의 제1 도전 패턴에 각각 오버랩 되게 번갈아 적층하고 적층 방향으로부터 가압하여 적층체를 마련한다.
이때, 상기 적층체는 상기 제2 도전 패턴의 양 단부가 서로 인접한 2개의 제1 도전 패턴에 각각 오버랩 되는 길이가 상이하도록 상기 제1 및 제2 세라믹 시트를 두께 방향으로 배치하여 번갈아 적층하고 가압하여 마련한다.
다음으로, 상기 적층체를 절단선(CL1, CL2)를 따라 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여, 절단된 2개의 제1 도전 패턴이 상기 적층체의 양 단면을 통해 각각 노출된 제1 및 제2 내부 전극(121, 122)이 되고, 절단된 제2 도전 패턴은 양 단부가 상기 제1 및 제2 내부 전극(121, 122)과 각각 오버랩 되는 제1 플로트 전극(141)이 되도록 세라믹 본체(110)를 제조한다.
이때, 앞서 상기 제1 및 제2 세라믹 시트 상에 각각 제4 도전 패턴 또는 제3 도전 패턴을 형성한 경우, 상기 적층체를 절단할 때 상기 제2 도전 패턴을 사이에 두고 양측에 배치된 2개의 제3 도전 패턴은 상기 적층체의 양 단면을 통해 각각 노출되며 제1 및 제2 더미 전극이 되며, 상기 제4 도전 패턴은 상기 제1 플로트 전극과 오버랩 되는 제2 플로트 전극이 될 수 있다.
다음으로, 세라믹 본체(110)의 두께-길이 단면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성한다.
이때, 필요시 제1 및 제2 외부 전극(131, 132)을 형성하는 단계 이후에, 제1 및 제2 외부 전극(131, 132)의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층(미도시)을 형성할 수 있다.
상기 도금에 사용되는 물질로는 니켈 또는 주석, 니켈-주석-합금 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 필요시 상기 제1 및 제2 도금층은 니켈 도금층과 주석 도금층을 제1 및 제2 외부 전극(131, 132)의 표면에 순서대로 적층하여 구성할 수 있다.
변형 예
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 개략적으로 나타낸 측단면도이다.
여기서, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122), 제1 플로트 전극(141) 및 제1 및 제2 더미 전극(142a, 142b)가 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제2 플로트 전극(151)을 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 7을 참조하면, 제2 플로트 전극(151)은 세라믹 본체(110) 내에서 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111) 상에 제1 및 제2 내부 전극(121, 122)과 서로 이격되게 형성될 수 있다.
이때, 제2 플로트 전극(151)은 상하에 위치한 제1 플로트 전극(141)과 서로 오버랩 될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
121, 122 ; 제1 및 제2 내부 전극 131, 132 ; 제1 및 제2 외부 전극
141 ; 제1 플로트 전극 142a, 142b ; 제1 및 제2 더미 전극
151 ; 제2 플로트 전극

Claims (10)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 세라믹 본체의 양 단면에 각각 형성된 제1 및 제2 외부 전극;
    상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결된 제1 및 제2 내부 전극;
    상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극과 두께 방향으로 번갈아 배치되며, 양 단부가 상기 제1 및 제2 내부 전극과 각각 오버랩 되는 제1 플로트(float) 전극; 및
    상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극이 형성된 유전체층 상에 상기 제1 및 제2 내부 전극과 이격되게 형성된 제2 플로트 전극; 을 포함하며,
    상기 제1 플로트 전극은, 상기 세라믹 본체 내에서 상기 제1 내부 전극과 상기 제1 플로트 전극의 일 단부가 오버랩 되는 길이 및 상기 제2 내부 전극과 상기 제1 플로트 전극의 타 단부가 오버랩 되는 길이가 상이하게 배치되고,
    제1 플로트 전극은 하나의 유전체층 상에 한 개만 형성되고, 상기 제1 플로트 전극이 상기 제2 플로트 전극 전체와 오버랩 되는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 세라믹 본체 내에서 상기 제1 플로트 전극이 형성된 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성된 제1 및 제2 더미 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1 및 제2 세라믹 시트 상에 일정 간격으로 복수의 제1 및 제2 도전 패턴을 각각 형성하는 단계;
    상기 제1 및 제2 세라믹 시트 복수 개를 두께 방향을 따라 상기 제2 도전 패턴의 양 단부가 서로 인접한 2개의 제1 도전 패턴에 각각 오버랩 되게 번갈아 적층하고 가압하여 적층체를 마련하는 단계;
    상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여, 절단된 2개의 제1 도전 패턴이 상기 적층체의 양 단면을 통해 각각 노출된 제1 및 제2 내부 전극이 되고, 절단된 제2 도전 패턴은 양 단부가 상기 제1 및 제2 내부 전극과 각각 오버랩 되는 제1 플로트 전극이 되도록 세라믹 본체를 제조하는 단계; 및
    상기 세라믹 본체의 양 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며,
    상기 적층체를 마련하는 단계에서, 상기 제2 도전 패턴의 양 단부가 서로 인접한 2개의 제1 도전 패턴에 각각 오버랩 되는 길이가 상이하도록 상기 제1 및 제2 세라믹 시트를 두께 방향으로 배치하여 번갈아 적층하고 가압하며,
    상기 도전 패턴 형성 단계는, 상기 제1 세라믹 시트 상에 상기 제1 도전 패턴 사이에 위치하며 상기 제1 도전 패턴에 비해 짧은 길이를 갖도록 제4 도전 패턴을 더 형성하며,
    상기 세라믹 본체를 제조하는 단계에서, 상기 제4 도전 패턴은 상기 제1 플로트 전극과 오버랩 되는 제2 플로트 전극을 형성하고,
    상기 제1 플로트 전극은 하나의 제2 세라믹 시트 상에 한 개만 형성되고, 상기 제1 플로트 전극이 상기 제2 플로트 전극 전체와 오버랩 되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  8. 제7항에 있어서,
    상기 도전 패턴 형성 단계는, 상기 제2 세라믹 시트 상에 상기 제2 도전 패턴 사이에 위치하며 상기 제2 도전 패턴에 비해 짧은 길이를 갖도록 제3 도전 패턴을 더 형성하며,
    상기 세라믹 본체를 제조하는 단계는, 상기 제2 도전 패턴을 사이에 두고 양측에 배치된 2개의 제3 도전 패턴이 상기 적층체의 양 단면을 통해 각각 노출되며 제1 및 제2 더미 전극을 형성하도록 상기 적층체를 절단하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  9. 삭제
  10. 삭제
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