KR101069989B1 - 적층형 칩 커패시터 및 회로 기판 장치 - Google Patents

적층형 칩 커패시터 및 회로 기판 장치 Download PDF

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Abstract

본 발명은 적층형 칩 커패시터 및 회로 기판 장치에 관한 것으로서, 복수의 유전체층이 적층된 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 외부 면에 형성되며 서로 다른 극성을 갖는 제1 및 제2 외부전극과, 상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 배치되며, 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 상기 제1 및 제2 외부전극과 각각 연결된 리드를 구비하는 제1 및 제2 내부전극 및 상기 제1 및 제2 내부전극 사이에 배치된 제3 내부전극을 포함하며, 상기 제1 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제1 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하여 상기 제1 외부전극과 연결되며, 상기 제2 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하여 상기 제2 외부전극과 연결된 것을 특징으로 하는 적층형 칩 커패시터를 제공한다.
적층형 칩 커패시터, MLCC, 디커플링, 리드, ESL, 도금, 더미

Description

적층형 칩 커패시터 및 회로 기판 장치 {Multilayer Chip Capacitor and Circuit Board Device}
본 발명은 적층형 칩 커패시터 및 이를 구비한 회로 기판 장치에 관한 것이다.
적층형 칩 커패시터는 LSI의 전원 회로 내에 배치되는 디커플링 커패시터로 사용되고 있으며, 일반적으로, 전원 회로에서 급작스런 부하 전류의 변화가 있을 시 전류를 CPU 등에 공급함으로써 전압 노이즈를 억제하는 역할을 한다.
이 경우, 디커플링 커패시터가 노이즈 억제 역할(특히, 고주파에서)을 충실히 수행하기 위해서는 디커플링 커패시터의 등가 직렬 인덕턴스(이하, 'ESL'이라 함)가 낮은 것이 바람직하며, 이러한 요구는 최근 전자 장치의 고전류 및 고주파 경향에 따라 더욱 커지고 있다.
일반적으로, 적층형 칩 커패시터는 복수의 유전체층의 적층 구조인 커패시터 본체 내부에 정전 용량을 형성하는 내부전극이 배치되며, 상기 커패시터 본체 외부에는 상기 내부전극과 전기적으로 연결된 외부전극이 형성된다. 이 경우, ESL이 낮 아지기 위해서는 외부전극 간 피치가 작을수록 유리하며, 이는 상기 피치가 작을수록 커패시터 내부의 전류 경로가 짧아질 수 있기 때문이다.
그러나, 외부전극 간 피치가 작을수록 서로 다른 극성의 외부전극 간 단락이 발생할 우려가 높아지며, 외부전극 간 피치를 정밀하게 제어할 수 있는 수단으로서 무전해 도금을 이용하여 외부전극을 도포할 수 있다.
본 발명의 일 목적은 무전해 도금을 이용한 외부전극 도포 시 공정 신뢰성이 향상되며, 활성 영역의 두께를 충분히 확보함으로써 ESL을 낮출 수 있는 적층형 칩 커패시터 및 이를 구비한 회로 기판 장치를 제공하는 것이다.
상기 기술적 과제를 실현하기 위해서, 본 발명의 일 측면은,
복수의 유전체층이 적층된 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 외부 면에 형성되며 서로 다른 극성을 갖는 제1 및 제2 외부전극과, 상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 배치되며, 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 상기 제1 및 제2 외부전극과 각각 연결된 리드를 구비하는 제1 및 제2 내부전극 및 상기 제1 및 제2 내부전극 사이에 배치된 제3 내부전극을 포함하며, 상기 제1 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제1 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하여 상기 제1 외부전극과 연결되며, 상기 제2 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하여 상기 제2 외부전극과 연결된 것을 특징으로 하는 적층형 칩 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내부전극, 상기 제1 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하는 제3 내부전극, 제2 내부전극 및 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하는 제3 내부전극은 하나의 블럭을 이루며, 상기 커패시터 본체 내부에 상기 블럭이 반복 적층될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 내부전극 중 적어도 하나는 상기 제1 내부전극의 리드 및 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 모두 구비할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 내부전극은 상기 제1 및 제2 내부전극과 정전 용량을 형성하지 않을 수 있다. 이를 위하여, 상기 제3 내부전극은 상기 적층 방향에서 보았을 때 상기 제1 및 제2 내부전극의 전극 플레이트와 오버랩되는 부분이 존재하지 않는 것이 바람직하다.
본 발명의 일 실시 예에서, 상기 제1 내부전극의 리드 및 상기 제3 내부전극 중 상기 제1 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하는 것은 상기 제1 외부전극에 의해 모두 연결될 수 있다.
마찬가지로, 상기 제2 내부전극의 리드 및 상기 제3 내부전극 중 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하는 것은 상기 제2 외부전극에 의해 모두 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 무전해 도금에 의해 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 본체 내부에서 상기 제1 및 제2 내부전극이 존재하여 정전 용량을 형성하는 부분을 활성 영역이라 정의할 때, 상기 제1 및 제2 외부전극은 상기 활성 영역에만 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제1 내부전극과 동일한 형상의 도전성 패턴을 구비하며, 상기 제2 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제2 내부전극과 동일한 형상의 도전성 패턴을 구비할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 커패시터 본체의 서로 대향하는 측면에 각각 형성되어 상기 커패시터 본체의 상면 및 하면으로 연장된 형상을 가질 수 있다.
이 경우, 상기 제1 및 제2 내부전극에 구비된 리드는 각각 제1 및 제2 외부전극과 상기 커패시터 본체의 측면, 상면 및 하면에 형성된 부분과 접촉할 수 있다.
또한, 상기 제1 및 제2 내부전극은 상기 커패시터 본체의 상면 및 하면에 수직으로 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 커패시터 본체의 일 면에 형성되되, 상기 제1 외부전극은 2개 구비되고, 상기 제2 외부전극은 1개 구비되어 상기 2개의 제1 외부전극 사이에 배치될 수 있다.
이 경우, 상기 제1 및 제2 내부전극은 상기 제1 및 제2 외부전극이 형성된 상기 커패시터 본체의 일 면에 수직으로 배치될 수 있다.
또한, 상기 제1 및 제2 외부전극은 상기 커패시터 본체의 일 면과 대향하는 면에 상기 일 면과 동일한 형상으로 형성될 수 있으며, 이 경우, 상기 제1 외부전극은 상기 커패시터 본체의 일 면 및 이에 대향하는 면에 각각 형성된 것이 서로 연결되도록 상기 커패시터 본체의 측면에도 형성될 수 있다.
또한, 상기 제1 내부전극은 "H" 형상을 가질 수 있다.
또한, 상기 제2 내부전극은 "열십(十)" 자 형상을 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 커패시터 본체의 일 면에 각각 형성되되, 각각 2개씩 구비되고, 서로 교대로 배치될 수 있으며, 이 경우, 상기 제1 및 제2 내부전극은 상기 제1 및 제2 외부전극이 형성된 상기 커패시터 본체의 일 면에 수직으로 배치될 수 있다.
또한, 상기 제1 및 제2 외부전극은 상기 커패시터 본체의 일 면과 대향하는 면에도 형성되되, 상기 제1 외부전극과 마주보는 위치에는 상기 제2 외부전극 배치될 수 있다.
본 발명의 다른 측면은,
실장 영역과, 상기 실장 영역 상에 형성된 제1 및 제2 전극 패드를 구비하는 회로 기판 및 상기 회로 기판의 실장 영역에 실장되며, 복수의 유전체층이 적층에 의해 형성되고 서로 대향하는 제1 및 제2 측면과 이들과 연결된 하면을 갖는 커패시터 본체와, 상기 커패시터 본체의 상기 하면에 형성되며 서로 다른 극성을 갖고 각각 상기 제1 및 제2 전극 패드와 연결된 제1 및 제2 외부전극과, 상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 상기 하면에 수직으로 배 치되며 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 상기 제1 및 제2 외부전극과 각각 연결된 리드를 구비하는 제1 및 제2 내부전극, 및 상기 제1 및 제2 내부전극 사이에 배치된 제3 내부전극을 포함하며, 상기 제1 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제1 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하여 상기 제1 외부전극과 연결되며, 상기 제2 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하여 상기 제2 외부전극과 연결된 것을 특징으로 하는 적층형 칩 커패시터를 포함하는 회로기판 장치를 제공한다.
본 발명에 따르면, 무전해 도금을 이용한 외부전극 도포 시 공정 신뢰성이 향상되며, 활성 영역의 두께를 충분히 확보함으로써 ESL을 낮출 수 있는 적층형 칩 커패시터 및 이를 구비한 회로 기판 장치를 얻을 수 있다. 본 발명에서 제안하는 적층형 칩 커패시터를 MPU의 전력분배 망에 디커플링 커패시터로 사용할 경우 DC 전압의 고주파 노이즈를 효과적으로 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 개략적인 사시도이며, 도 2 및 도 3은 각각 도 1의 적층형 칩 커패시터에 구비된 내부전극의 형상을 설명하기 개략적인 단면도이다.
도 1을 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(100)는 커패시터 본체(110)와, 커패시터 본체(110)의 측면에 형성된 외부전극(131, 132, 이하, 각각을 '제1 및 제2 외부전극'이라 함)을 포함한다. 커패시터 본체(110)는 복수의 유전체층이 적층 되어 형성되며, 직육면체 또는 이와 유사한 다른 형상을 가질 수 있다. 서로 다른 극성을 갖는 제1 및 제2 외부전극(131, 132)은 도 1에 도시된 것과 같이, 커패시터 본체(110)의 제1 측면과 이에 대향하는 제2 측면에 각각 배치될 수 있으며, 나아가, 커패시터 본체(110)의 상면 및 하면으로 연장될 수 있다. 이 경우, 측면, 상면 및 하면은 설명의 편의를 위해 도 1을 기준으로 정의한 것이다.
본 실시 형태의 경우, 제1 및 제2 외부전극(131, 132)은 무전해 도금에 의해 형성될 수 있으며, 이는 서로 간의 피치를 정밀하게 조절하기 위한 것이다. 이 경 우, 무전해 도금의 공정 특성에 의하여, 커패시터 본체(110) 내부에서 제1 및 제2 내부전극(121, 122)이 존재하여 정전 용량을 형성하는 부분을 활성 영역(길이 t1으로 표현)이라 정의할 때, 제1 및 제2 외부전극(131, 132)은 상기 활성 영역에만 형성될 수 있다. 한편, 상기 제1 및 제2 측면에 각각 1개의 외부전극이 형성된 2 단자 구조를 나타내고 있으나, 단자의 수는 이에 한정되지 않으며, 예컨대, 3 단자, 4 단자, 8 단자 등의 다 단자 구조도 사용될 수 있을 것이다.
도 2 및 도 3을 참조하면, 커패시터 본체(110) 내부에는 복수의 내부전극(121, 122, 이하, 각각을 '제1 및 제2 내부전극'이라 함)이 유전체층을 사이에 두고 서로 분리되어 배치되어 있으며, 일 방향(적층 방향)으로 적층 되어 있을 수 있다. 즉, 도 3에서 적층 방향에 해당하는 화살표로 나타낸 것과 같이, 커패시터 본체(110)의 하부로부터 상부를 향하여 내부전극들(121, 122, 123a)이 적층되어 있다. 이 경우, 제1 및 제2 내부전극(121, 122)은 동일 극성의 외부전극, 즉, 각각 제1 및 제2 외부전극(131, 132)과 전기적으로 연결된다. 이를 위하여, 제1 및 제2 내부전극(121, 122)은 정전 용량을 형성하는 전극 플레이트(P1, P2) 및 인출 전극, 즉, 전극 플레이트(P1, P2)로부터 각각 연장되어 형성된 리드(R1, R2)를 각각 구비할 수 있다. 이 경우, 리드(R1, R2)는 안정적인 전기적 연결을 위하여, 도 3에 도시된 것과 같이 3면, 즉, 커패시터 본체(110)의 측면, 상면 및 하면에서 각각 제1 및 제2 전극과 연결될 수 있으나, 이에 제한되지 않으며, 정전 용량을 형성하지 않는 범위에서 전극 플레이트(P1, P2)와 제1 및 제2 외부전극(131, 132)의 전기 연결 을 위한 다양한 형상이 채용될 수 있을 것이다.
제1 및 제2 내부전극(121, 122) 사이에는 제3 내부전극(123a, 123b)이 배치된다. 제3 내부전극(123a, 123b)은 정전 용량 형성에는 기여하지 않으며, 제1 및 제2 내부전극(121, 122)의 리드(R1, R2) 중 적어도 하나와 동일한 형상의 도전성 패턴을 구비한다. 구체적으로 예를 들면, 제1 내부전극(121)에 인접한 2개의 제3 내부전극 중 하나(123a)는 제1 내부전극(121)의 리드(R1)와 동일한 형상의 도전성 패턴을 갖고, 나머지 하나(123b)는 제2 내부전극(122)의 리드(R2)와 동일한 형상의 도전성 패턴을 갖는다. 이 경우, 정전 용량 형성에 기여하지 않도록, 제3 내부전극(123a, 123b)은 제1 및 제2 내부전극(121, 122)의 전극 플레이트(P1, P2)와 상기 적층 방향에서 보았을 때 오버랩되는 부분이 존재하지 않는 것이 바람직하다. 4개의 내부전극, 즉, 제1 내부전극(121), 제3 내부전극(123a), 제2 내부전극(122) 및 제3 내부전극(123b)의 순차 적층 구조는 하나의 블럭을 이루며, 상기 블럭이 커패시터 본체(110) 내부에서 반복 적층될 수 있다.
이러한 내부전극의 배치 구조를 일반적으로 표현하면, 제1 내부전극(121)에 인접한 제3 내부전극 중 적어도 하나(123a)는 제1 내부전극(121)의 리드(R1)와 동일한 형상의 도전성 패턴을 갖고, 마찬가지로, 제2 내부전극(122)에 인접한 제3 내부전극 중 적어도 하나(123b)는 제2 내부전극(122)의 리드(R2)와 동일한 형상의 도전성 패턴을 갖는다고 할 수 있다. 즉, 도 2 및 도 3에 표현된 것과 다소 상이하더 라도 제1 및 제2 내부전극(121, 122)에 인접한 위치에는 이들에 각각 이에 구비된 리드(R1, R2)와 동일한 형상의 도전성 패턴이 형성된 것이라면 본 발명에서 제안하는 기술적 사상에 포함되는 범위라 할 것이다.
따라서, 상술한 조건을 충족한다면 제3 내부전극(123a, 123b)의 형상은 다양하게 변경될 수 있다. 도 4 및 도 5는 제3 내부전극의 변형된 형태를 나타내는 개략적인 단면도이다. 우선, 도 4에 도시된 구조와 같이, 제3 내부전극(123a, 123b)은 제1 및 제2 내부전극(121, 122)의 리드(R1, R2)와 동일한 형상의 도전성 패턴을 모두 구비할 수 있으며, 이에 의해 제3 내부전극(123a, 123b)은 서로 동일한 형상을 갖게 될 수 있다. 이와 다른 예로서, 도 5에 도시된 바와 같이, 제1 내부전극(121)에 인접한 제3 내부전극 중 하나(123a)는 제1 내부전극(121)과 동일한 형상을 갖고, 다른 하나(123b)는 제2 내부전극(122)과 동일한 형상을 가질 수 있으며, 이는 결국, 제1 및 제2 내부전극(121, 122)이 각각 2개씩 연속하여 배치된 구조에 해당한다.
도 5에 도시된 구조의 경우, 제3 내부전극(123a, 123b)에 전극 플레이트와 같은 형상의 도전성 패턴이 존재하지만, 동일 극성의 내부전극, 예컨대, 제1 내부전극(121)과 제3 내부전극(123a)이 연속 배치된 구조이므로, 이들 중 하나는 일 종의 더미 전극이 되어 추가적인 정전 용량 형성에 기여하지 않는다. 다만, 본 실시 형태에서는 제1 및 제2 내부전극(121, 122)이 각각 2개씩 연속하여 적층된 구조를 설명하고 있으나, 연속하여 적층되는 개수는 3개 이상일 수 있으며, 필요에 의해 적절히 조절될 수 있을 것이다.
도 3 내지 5에서 설명한 내부전극에 대한 조건, 즉, 제1 및 제2 내부전극(121, 122)에 인접한 위치에는 이들에 각각 이에 구비된 리드(R1, R2)와 동일한 형상의 도전성 패턴이 형성된 구조가 갖는 장점을 도 6의 종래 구조와 비교하여 설명한다. 종래의 적층형 칩 커패시터의 경우, 커패시터 본체(10) 외부에 제1 및 제2 외부전극(31, 32)이 형성되고, 내부에는 제1 및 제2 내부전극(21, 22)이 교대로 배치된 구조이며, 도 2의 실시 형태와 비교하면, 제3 내부전극(123a, 123b)을 구비하지 않는 구조로 볼 수 있다. 이 경우, 도 6의 구조에서 활성 영역의 두께(t2)는 도 2의 구조에서 활성 영역의 두께(t1)보다 작으며, 이러한 차이는 제3 내부전극(123a, 123b)의 존재 여부에 기인한 것이다.
ESL을 낮추기 위하여 외부전극 간 피치를 줄이는 하나의 방안으로서 무전해 도금을 사용하여 외부전극을 도포할 수 있다. 무전해 도금을 이용하여 외부전극을 도포할 경우, 커패시터 본체 외부로 노출된 내부전극의 리드에 도전성 물질이 부착되면서 외부전극이 형성된다. 따라서, 외부로 노출된 리드의 간격, 즉, 내부전극 간 간격이 멀어질수록 외부전극 형성이 어려워지며, 경우에 따라, 외부전극 패턴이 의도한 영역에 형성되지 않아 단락이 발생할 수 있다. 이러한 문제를 고려하였을 때, 무전해 도금을 이용한 외부전극의 도포 방식을 적용하려면 인접한 내부전극 간 거리, 즉, 리드 간 거리를 일정 거리 이하로 유지할 필요가 있다.
무전해 도금을 위한 리드 간격 조건은 고 용량, 즉, 많은 수의 내부전극을 갖는 커패시터에서는 크게 문제되지 않을 수 있으나, 저 용량, 즉, 내부전극의 수가 적은 커패시터에서는 리드 간격 조건을 충족하게 되면 활성 영역이 감소하여 ESL이 증가하는 문제가 발생하고, 이와 반대로 활성 영역을 증가시키면 무전해 도금을 이용한 외부전극 형성이 어렵게 된다. 이러한 문제는 적층형 칩 커패시터를 회로 기판 등에 수직으로 실장할 경우에 더욱 두드러진다. 여기서, 수직 실장의 의미는 내부전극이 회로 기판의 실장 면에 대해 수직으로 배치된 것을 의미하며, 수직 실장이라는 용어 대신 내부전극이 수직 적층된 것으로 표현할 수도 있을 것이다. 이를 도 7을 참조하여 구체적으로 설명한다.
도 7은 본 발명의 일 실시 예에 따른 회로 기판 장치를 나타내는 개략적인 사시도이며, 구체적으로, 도 1의 적층형 칩 커패시터를 회로 기판에 실장한 모습을 나타낸다. 도 7을 참조하면, 본 실시 형태에 따른 회로 기판 장치는 도 1에서 설명한 적층형 칩 커패시터가 회로 기판(140)에 수직으로 실장된 구조를 구비하며, 여기서, 수직이라 함은 커패시터 본체(110) 내부의 제1 내부전극(121), 제2 내부전극(122) 및 제3 내부전극(123a, 123b)이 회로 기판(140)의 실장 면에 대하여 수직으로 배치된 것을 의미한다. 커패시터 본체(110)의 일 면에 형성된 제1 및 제2 외부전극(131, 132)은 회로 기판(140)의 실장 영역에 형성된 제1 및 제2 전극 패 드(141, 142)와 각각 연결된다. 이 경우, 적층형 칩 커패시터(100)는 상하 대칭인 형상을 가지므로, 회로 기판(140)에 실장될 경우, 커패시터 본체(110)의 상면 및 하면 중 어느 한 면이 실장 면이 될 수 있으며, 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
이러한 수직 실장 방식의 경우, 내부전극(121, 122, 123a, 123b)이 회로 기판(140)의 실장 면에 수직으로 배치될 경우, 별도의 전류 경로 없이 회로 기판의 전극 패드(141, 142)로부터 외부전극(131, 132)의 두께를 통해 내부전극(121, 122, 123a, 123b)으로 직접 전류가 흐를 수 있다. 따라서, 회로 기판(140)에 수평으로 내부전극을 배치할 경우에 비하여 상대적으로 ESL을 낮출 수 있다. 특히, 수직 실장 방식을 사용하면, 내부전극이 존재하는 활성 영역의 폭(도 2의 t1 및 도 6의 t2)은 전류 경로의 폭이 되는 점에서, 본 실시 형태에서 제안한 것과 같이 활성 영역의 폭을 증가시킴으로써 ESL을 낮출 수 있는 것이다. 즉, 도 6에 도시된 종래의 커패시터와 같이, 활성 영역의 두께(t2)가 작을 경우에는 전류 경로의 폭이 작아지게 되며, 이에 의해, ESL이 커질 수 있다. 이와 비교하여, 본 발명에서 제안한 커패시터(도 2 참조)의 경우, 정전 용량 및 내부전극 간 거리는 도 6의 구조와 동일하거나 거의 유사한 수준으로 유지되지만, 활성 영역의 두께(t1)가 더 크다. 따라서, 무전해 도금을 이용하여 외부전극을 도포하면서도 전류 경로의 폭을 충분히 확보할 수 있으므로, 적층형 칩 커패시터의 ESL을 낮출 수 있다.
도 8은 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 개략적인 사시도이며, 도 9 내지 12는 각각, 도 8의 적층형 칩 커패시터에 구비될 수 있는 내부전극의 예를 나타내는 개략적인 단면도이다.
도 8을 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(200)는 커패시터 본체(210)와, 커패시터 본체(210)의 일 면(S1)에 형성된 제1 및 제2 외부전극(231, 232)을 포함하며, 이와 대향하는 면(S2)에도 제1 및 제2 외부전극(231, 232)이 형성될 수 있다. 이 경우, 도 8을 기준으로 하여 상기 일 면(S1) 및 이와 대향하는 면(S2)을 하면(S1) 및 상면(S2)으로, 그 사이에 위치한 면들을 측면이라 칭하기로 한다. 또한, 제1 외부전극(231)은 측면으로 연장 형성되어 하면(S1) 및 상면(S2)에 형성된 것이 서로 연결될 수 있으며, 제2 외부전극(232)은 2개의 제1 외부전극(231) 사이에 배치된다. 구체적으로, 제1 및 제2 외부전극(231, 232)은 제1 및 제2 내부전극(도 9의 221, 222)의 적층 방향에 수직인 방향을 따라 서로 이격 배치되며, 각각은 상기 적층 방향을 따라 형성된다.
본 실시 형태와 같은 외부전극을 구비함으로써 적층형 칩 커패시터(200)는 하면(S1) 또는 상면(S2)이 실장면이 될 수 있어 수직 적층 방식에 적합하다. 한편, 본 실시 형태의 경우, 제1 및 제2 외부전극(231, 232)이 동일한 면에 형성되므로, 제1 및 제2 외부전극(231, 232)을 도포하는 데에 있어서, 정밀한 피치 조절을 위한 무전해 도금 공정이 더욱 유익하게 이용될 수 있다.
도 9를 참조하면, 커패시터 본체(210) 내부에는 제1 및 제2 내부전극(221, 222)이 유전체층을 사이에 두고 서로 분리되어 배치되어 있으며, 제1 및 제2 내부전극(221, 222)은 동일 극성의 외부전극, 즉, 각각 제1 및 제2 외부전극(231, 232)과 전기적으로 연결된다. 이를 위하여, 제1 및 제2 내부전극(221, 222)은 정전 용량을 형성하는 전극 플레이트(P1, P2)와 이로부터 연장되어 형성된 인출 전극에 해당하는 리드(R1, R2)를 각각 구비할 수 있다. 이를 위한 제1 및 제2 내부전극(221, 222) 형상의 일 예로서, 제1 내부전극(221)은 영문 "H" 형상을 가지며, 제2 내부전극(222)은 "열십(┼)"자 형상을 가질 수 있다.
이전 실시 형태와 마찬가지로, 무전해 도금 공정의 안정적 수행과 활성 영역 두께의 충분한 확보를 위하여, 제1 및 제2 내부전극(221, 222) 사이에는 제3 내부전극(223a, 223b)이 배치된다. 제3 내부전극(223a, 223b)은 정전 용량 형성에는 기여하지 않으며, 제1 및 제2 내부전극(221, 222)의 리드(R1, R2) 중 적어도 하나와 동일한 형상의 도전성 패턴을 구비한다. 구체적인 예로서, 제1 내부전극(221)에 인접한 2개의 제3 내부전극 중 하나(223a)는 제1 내부전극(221)의 리드(R1)와 동일한 형상의 도전성 패턴을 갖고, 나머지 하나(223b)는 제2 내부전극(222)의 리드(R2)와 동일한 형상의 도전성 패턴을 갖는다. 이 경우, 정전 용량 형성에 기여하지 않도록, 제3 내부전극(223a, 223b)은 제1 및 제2 내부전극(221, 222)의 전극 플레이트(P1, P2)와 상기 적층 방향에서 보았을 때 오버랩되는 부분이 존재하지 않을 수 있다.
이러한 배치 구조를 일반적으로 표현하면, 제1 내부전극(221)에 인접한 제3 내부전극 중 적어도 하나(223a)는 제1 내부전극(221)의 리드(R1)와 동일한 형상의 도전성 패턴을 갖고, 마찬가지로, 제2 내부전극(222)에 인접한 제3 내부전극 중 적어도 하나(223b)는 제2 내부전극(222)의 리드(R2)와 동일한 형상의 도전성 패턴을 갖는다고 할 수 있다. 따라서, 상술한 조건을 충족한다면 제3 내부전극(223a, 223b)의 형상은 다양하게 변경될 수 있다. 즉, 도 10에 도시된 구조와 같이, 제3 내부전극(223a, 223b)은 제1 및 제2 내부전극(221, 222)의 리드(R1, R2)와 동일한 형상의 도전성 패턴을 모두 구비할 수 있으며, 이에 의해 제3 내부전극(223a, 223b)은 모두 동일한 형상을 갖게 될 수 있다.
이와 다른 예로서, 도 11에 도시된 바와 같이, 제1 내부전극(221)에 인접한 제3 내부전극 중 하나(223a)는 제1 내부전극(221)과 동일한 형상을 갖고, 다른 하나(223b)는 제2 내부전극(222)과 동일한 형상을 가질 수 있으며, 이는 결국, 제1 및 제2 내부전극(221, 222)이 각각 2개씩 연속하여 배치된 구조에 해당한다. 제3 내부전극(223a, 223b)에 전극 플레이트와 같은 형상이 존재하기는 하지만, 동일 극성의 내부전극, 예컨대, 제1 내부전극(221)과 제3 내부전극(223a)이 연속 배치된 구조이므로, 이들 중 하나는 더미 전극이 되어 추가적인 정전 용량 형성에 기여하지 않는다. 다만, 본 실시 형태에서는 제1 및 제2 내부전극(121, 122)이 각각 2개 씩 연속하여 적층된 구조를 설명하고 있으나, 연속하여 적층되는 개수는 3개 이상일 수 있으며, 필요에 의해 적절히 조절될 수 있을 것이다.
도 12는 본 발명의 일 실시 예에 따른 회로 기판 장치를 나타내는 개략적인 사시도이며, 구체적으로, 도 8의 적층형 칩 커패시터를 회로 기판에 실장한 모습을 나타낸다. 본 실시 형태에 따른 회로 기판 장치는 이전과 마찬가지로 커패시터 본체(210) 내부의 제1 내부전극(221), 제2 내부전극(222) 및 제3 내부전극(223a, 223b)이 회로 기판(240)의 실장 면에 대하여 수직으로 배치된다. 커패시터 본체(210)의 일 면에 형성된 제1 및 제2 외부전극(231, 232)은 회로 기판(240)의 실장 영역에 형성된 제1 및 제2 전극 패드(241, 242)와 각각 연결된다. 이 경우, 적층형 칩 커패시터(200)는 상하 대칭인 형상을 가지므로, 회로 기판(240)에 실장될 경우, 커패시터 본체(210)의 상면 및 하면 중 어느 한 면이 실장 면이 될 수 있으며, 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
도 13는 본 발명에서 제3 내부전극을 채용함으로써 얻어지는 ESL 저감 효과를 살펴보기 위한 임피던스 그래프이다. 도 13에서, 실선으로 표시한 것은 도 12의 구조를 갖는 회로 기판 장치에서 임피던스를 측정한 것이며, 점선으로 표시한 것은 따로 도시하지는 않았으나, 도 8의 적층형 칩 커패시터에서 활성 영역의 두께가 감소된 구조, 즉, 제3 내부전극이 제외되어 제1 및 제2 내부전극만으로 이루어진 구조에 해당한다. 도 13를 참조하면, 본 발명에서 제안한 활성 영역의 두께가 증가된 적층형 칩 커패시터를 사용할 경우, 고주파에서 ESL이 낮아짐을 확인할 수 있다. 따라서, 본 발명에서 제안한 적층형 칩 커패시터를 MPU의 전력분배 망에 디커플링 커패시터로 사용할 경우, DC 전압의 고주파 노이즈를 효과적으로 억제할 수 있을 것이다.
한편, 상술한 바와 같이, 본 발명에서 제안하는 적층형 칩 커패시터의 단자 수는 더 증가될 수 있으며, 4 단자 구조를 예로 들어 설명한다. 도 14는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 개략적인 사시도이며, 도 15 및 도 16은 각각, 도 14의 적층형 칩 커패시터에 구비될 수 있는 내부전극의 예를 나타내는 개략적인 단면도이다.
도 14를 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(300)는 커패시터 본체(310)를 구비하며, 커패시터 본체(310)의 일 면(S1) 및 이와 대향하는 면(S2)에 각각 4개씩의 제1 및 제2 외부전극(331, 332)이 형성되어 있다. 제1 및 제2 외부전극(331, 332)은 제1 및 제2 내부전극(도 14의 321, 322)의 적층 방향에 수직인 방향을 따라 서로 이격 배치되며, 각각은 상기 적층 방향을 따라 형성된다. 또한, 도 14에 도시된 것과 같이, 제1 외부전극(331)과 마주보는 위치에 제2 외부전극(332)이 형성될 수 있다. 이 경우, 커패시터 본체(310)에는 총 8개의 외부전극(331, 332)이 형성되나, 외부전극(331, 332)이 형성된 일 면으로 회로 기판에 실장되는 것을 고려한다면 4 단자 커패시터로 볼 수 있다. 본 실시 형태와 같은 외부 전극을 구비함으로써 적층형 칩 커패시터(300)는 하면(S1) 또는 상면(S2)이 실장면이 될 수 있어 수직 적층 방식에 적합하다. 한편, 본 실시 형태의 경우, 제1 및 제2 외부전극(331, 332)이 동일한 면에 형성되므로, 제1 및 제2 외부전극(331, 332)을 도포하는 데에 있어서, 정밀한 피치 조절을 위한 무전해 도금 공정이 더욱 유익하게 이용될 수 있다.
도 15을 참조하면, 커패시터 본체(310) 내부에는 제1 및 제2 내부전극(321, 322)이 유전체층을 사이에 두고 서로 분리되어 배치되어 있으며, 제1 및 제2 내부전극(321, 322)은 동일 극성의 외부전극, 즉, 각각 제1 및 제2 외부전극(331, 332 - 도 15에서는 도시를 생략하였음)과 전기적으로 연결된다. 이를 위하여, 제1 및 제2 내부전극(321, 322)은 정전 용량을 형성하는 전극 플레이트(P1, P2)와 이로부터 연장되어 형성된 인출 전극에 해당하는 리드(R1, R2)를 각각 구비할 수 있다. 도 15에 도시된 구조의 경우, 제1 및 제2 내부전극(321, 322)은 각각 전극 플레이트(P1, P2)보다 폭이 좁은 4개의 리드(R1, R2)를 구비하며, 구체적으로, 2개는 하면(S1) 방향으로, 나머지 2개는 상면(S2) 방향으로 인출될 수 있다.
이전 실시 형태와 마찬가지로, 무전해 도금 공정의 안정적 수행과 활성 영역 두께의 충분한 확보를 위하여, 제1 및 제2 내부전극(321, 322) 사이에는 제3 내부전극(323a, 323b)이 배치된다. 제3 내부전극(323a, 323b)은 정전 용량 형성에는 기여하지 않으며, 제1 및 제2 내부전극(321, 322)의 리드(R1, R2) 중 적어도 하나와 동일한 형상의 도전성 패턴을 구비한다. 구체적인 예로서, 제1 내부전극(321)에 인접한 2개의 제3 내부전극 중 하나(323a)는 제1 내부전극(321)의 리드(R1)와 동일한 형상의 도전성 패턴을 갖고, 나머지 하나(323b)는 제2 내부전극(322)의 리드(R2)와 동일한 형상의 도전성 패턴을 갖는다. 이 경우, 정전 용량 형성에 기여하지 않도록, 제3 내부전극(323a, 323b)은 제1 및 제2 내부전극(321, 322)의 전극 플레이트(P1, P2)와 상기 적층 방향에서 보았을 때 오버랩되는 부분이 존재하지 않을 수 있다.
나아가, 도 16에 도시된 구조와 같이, 제3 내부전극(323a, 323b)은 제1 및 제2 내부전극(321, 322)의 리드(R1, R2)와 동일한 형상의 도전성 패턴을 모두 구비할 수 있으며, 이에 의해 제3 내부전극(323a, 323b)은 모두 동일한 형상을 갖게 될 수 있다. 또한, 따로 도시하지는 않았으나, 이전 실시 형태와 마찬가지로 제1 내부전극(321)에 인접한 제3 내부전극 중 하나(323a)는 제1 내부전극(321)과 동일한 형상을 갖고, 다른 하나(323b)는 제2 내부전극(322)과 동일한 형상을 가질 수 있을 것이다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부 된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 개략적인 사시도이며, 도 2 및 도 3은 각각, 도 1의 적층형 칩 커패시터에 구비된 내부전극의 형상을 설명하기 개략적인 단면도이다.
도 4 및 도 5는 제3 내부전극의 변형된 형태를 나타내는 개략적인 단면도이다.
도 6은 종래 기술에 따른 적층형 칩 커패시터를 나타내는 개략적인 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 회로 기판 장치를 나타내는 개략적인 사시도이며, 구체적으로, 도 1의 적층형 칩 커패시터를 회로 기판에 실장한 모습을 나타낸다.
도 8은 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 개략적인 사시도이며, 도 9 내지 11은 각각, 도 8의 적층형 칩 커패시터에 구비될 수 있는 내부전극의 예를 나타내는 개략적인 단면도이다.
도 12는 본 발명의 일 실시 예에 따른 회로 기판 장치를 나타내는 개략적인 사시도이며, 구체적으로, 도 8의 적층형 칩 커패시터를 회로 기판에 실장한 모습을 나타낸다.
도 13는 본 발명에서 제3 내부전극을 채용함으로써 얻어지는 ESL 저감 효과를 살펴보기 위한 임피던스 그래프이다.
도 14는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타 낸 개략적인 사시도이며, 도 15 및 도 16은 각각 도 14의 적층형 칩 커패시터에 구비될 수 있는 내부전극의 예를 나타내는 개략적인 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
110: 커패시터 본체 121: 제1 내부전극
122: 제2 내부전극 123a, 123b: 제3 내부전극
131: 제1 외부전극 132: 제2 외부전극
P1, P2: 전극 플레이트 R1, R2: 리드
140: 회로 기판 141: 제1 전극 패드
142: 제2 전극 패드

Claims (23)

  1. 복수의 유전체층이 적층된 구조를 갖는 커패시터 본체;
    상기 커패시터 본체의 외부 면에 형성되며 서로 다른 극성을 갖는 제1 및 제2 외부전극;
    상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 배치되며, 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 상기 제1 및 제2 외부전극과 각각 연결된 리드를 구비하는 제1 및 제2 내부전극; 및
    상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극 사이에 배치된 제3 내부전극;을 포함하며,
    상기 제1 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제1 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하여 상기 제1 외부전극과 연결되며, 상기 제2 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하여 상기 제2 외부전극과 연결되고,
    상기 커패시터 본체는 상기 제1 및 제2 내부전극이 회로 기판에 대하여 수직으로 배치되는 실장 면을 가지고, 상기 실장 면을 커패시터의 본체의 하면으로 정의할 때, 상기 제1 외부전극 또는 상기 제2 외부전극은 상기 커패시터 본체의 측면에서 있어서 상기 제1 및 제2 내부전극이 존재하여 정전 용량을 형성하는 활성 영역에만 형성되는 것을 특징으로 하는 적층형 칩 커패시터.
  2. 제1항에 있어서,
    상기 제1 내부전극, 상기 제1 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하는 제3 내부전극, 제2 내부전극 및 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하는 제3 내부전극은 하나의 블럭을 이루며, 상기 커패시터 본체 내부에 상기 블럭이 반복 적층된 것을 특징으로 하는 적층형 칩 커패시터.
  3. 제1항에 있어서,
    상기 제3 내부전극 중 적어도 하나는 상기 제1 내부전극의 리드 및 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 모두 구비하는 것을 특징으로 하는 적층형 칩 커패시터.
  4. 제1항에 있어서,
    상기 제3 내부전극은 상기 제1 및 제2 내부전극과 정전 용량을 형성하지 않는 것을 특징으로 하는 적층형 칩 커패시터.
  5. 제4항에 있어서,
    상기 제3 내부전극은 상기 적층 방향에서 보았을 때 상기 제1 및 제2 내부전극의 전극 플레이트와 오버랩되는 부분이 존재하지 않는 것을 특징으로 하는 적층형 칩 커패시터.
  6. 제1항에 있어서,
    상기 제1 내부전극의 리드 및 상기 제3 내부전극 중 상기 제1 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하는 것은 상기 제1 외부전극에 의해 모두 연결된 것을 특징으로 하는 적층형 칩 커패시터.
  7. 제1항에 있어서,
    상기 제2 내부전극의 리드 및 상기 제3 내부전극 중 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하는 것은 상기 제2 외부전극에 의해 모두 연결된 것을 특징으로 하는 적층형 칩 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 무전해 도금에 의해 형성된 것을 특징으로 하는 적층형 칩 커패시터.
  9. 삭제
  10. 제1항에 있어서,
    상기 제1 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제1 내부전극과 동일한 형상의 도전성 패턴을 구비하며, 상기 제2 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제2 내부전극과 동일한 형상의 도전성 패턴을 구비하는 것을 특징으로 하는 적층형 칩 커패시터.
  11. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 커패시터 본체의 서로 대향하는 측면에 각각 형성되어 상기 커패시터 본체의 상면 및 하면으로 연장된 형상을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  12. 제11항에 있어서,
    상기 제1 및 제2 내부전극에 구비된 리드는 각각 제1 및 제2 외부전극과 상 기 커패시터 본체의 측면, 상면 및 하면에 형성된 부분과 접촉하는 것을 특징으로 하는 적층형 칩 커패시터.
  13. 삭제
  14. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 커패시터 본체의 하면에 형성되되, 상기 제1 외부전극은 2개 구비되고, 상기 제2 외부전극은 1개 구비되어 상기 2개의 제1 외부전극 사이에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  15. 제14항에 있어서,
    상기 제1 및 제2 내부전극은 상기 제1 및 제2 외부전극이 형성된 상기 커패시터 본체의 하면에 수직으로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  16. 제14항에 있어서,
    상기 제1 및 제2 외부전극은 상기 커패시터 본체의 하면과 대향하는 상면에 상기 하면과 동일한 형상으로 형성된 것을 특징으로 하는 적층형 칩 커패시터.
  17. 제16항에 있어서,
    상기 제1 외부전극은 상기 커패시터 본체의 하면 및 이에 대향하는 상면에 각각 형성된 것이 서로 연결되도록 상기 커패시터 본체의 측면에도 형성된 것을 특징으로 하는 적층형 칩 커패시터.
  18. 제16항에 있어서,
    상기 제1 내부전극은 "H" 형상을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  19. 제16항에 있어서,
    상기 제2 내부전극은 "열십(十)" 자 형상을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  20. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 커패시터 본체의 하면에 각각 형성되되, 각각 2개씩 구비되고, 서로 교대로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  21. 제20항에 있어서,
    상기 제1 및 제2 내부전극은 상기 제1 및 제2 외부전극이 형성된 상기 커패시터 본체의 하면에 수직으로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  22. 제20항에 있어서,
    상기 제1 및 제2 외부전극은 상기 커패시터 본체의 하면과 대향하는 상면에도 형성되되, 상기 제1 외부전극과 마주보는 위치에는 상기 제2 외부전극 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  23. 실장 영역과, 상기 실장 영역 상에 형성된 제1 및 제2 전극 패드를 구비하는 회로 기판; 및
    상기 회로 기판의 실장 영역에 실장되며, 복수의 유전체층이 적층에 의해 형성되고 서로 대향하는 제1 및 제2 측면과 이들과 연결된 하면을 갖는 커패시터 본체와, 상기 커패시터 본체의 상기 하면에 형성되며 서로 다른 극성을 갖고 상기 제1 및 제2 전극 패드와 각각 연결된 제1 및 제2 외부전극과, 상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 상기 하면에 수직으로 배치되며 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 상기 제1 및 제2 외부전극과 각각 연결된 리드를 구비하는 제1 및 제2 내부전극, 및 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극 사이에 배치된 제3 내부전극을 포함하며, 상기 제1 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제1 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하여 상기 제1 외부전극과 연결되며, 상기 제2 내부전극과 인접한 적어도 하나의 상기 제3 내부전극은 상기 제2 내부전극의 리드와 동일한 형상의 도전성 패턴을 구비하여 상기 제2 외부전극과 연결되고, 상기 제1 외부전극 또는 상기 제2 외부전극은 상기 커패시터 본체의 측면에서 있어서 상기 제1 및 제2 내부전극이 존재하여 정전 용량을 형성하는 활성 영역에만 형성되는 적층형 칩 커패시터;
    를 포함하는 회로기판 장치.
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