JP4565964B2 - コンデンサ、半導体装置、デカップリング回路及び高周波回路 - Google Patents

コンデンサ、半導体装置、デカップリング回路及び高周波回路 Download PDF

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本発明は、コンデンサ、配線基板、デカップリング回路及び高周波回路に関するもので、特に、高周波領域において有利に適用され得るコンデンサ、ならびに、このコンデンサを用いて構成される、半導体装置、デカップリング回路及び高周波回路に関するものである。
代表的なコンデンサとして、積層コンデンサを例にとって説明する。積層コンデンサを用いた等価回路では、コンデンサの静電容量をC、等価直列インダクタンス(ESL)をLとしたとき、共振周波数(f)は、f=1/〔2π×(L×C)1/2〕の関係で表され、共振周波数(f)より高い周波数領域では、コンデンサの機能が消失してしまうことが知られている。すなわち、一定値以上の静電容量(C)を維持するためには、できるだけESL(L)を低くする必要がある。つまり、ESLが低ければ、共振周波数(f)は高くなり、より高周波領域で使用できることになる。このことから、積層コンデンサをマイクロ波領域で使うためには、より低ESL化が図られたものが必要となる。
また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット(MPU)のMPUチップに電源を供給するために用いられ、通常デカップリングコンデンサとして配線基板上に接続されている積層コンデンサも、近年のMPUの高速、高周波化に伴って、低ESL化が求められている。
ここで、従来の積層コンデンサについて、図7(a)(b)をもとに説明する。(a)は第1及び第2導体層の投影平面図、(b)は(a)のX−X線断面図である。
図7に示す従来の積層コンデンサ50は、誘電体層52の一方主面に第1導体層53が、他方主面に第2導体層54が夫々形成され、これらの誘電体層52が複数積層されており、また、これらの誘電体層52の厚み方向には第1及び第2導体層53、54同士を夫々接続する第1及び第2貫通導体55、56が形成され、積層体51が構成されている。ここでは、第1及び第2貫通導体55、56が、積層体51の一方の最表面に露出し、夫々第1及び第2接続端子57、58に接続され、積層コンデンサ50が構成されている。さらに、第1及び第2導体層53、54内に、第2及び第1貫通導体56、55とは夫々接続しない第1及び第2非導体形成領域63、64が形成されている。
この積層コンデンサにおいて、第1及び第2貫通導体55、56は、第1及び第2導体層53、54の全域にわたって、交互に格子状に分散して配置されている。上記積層コンデンサ50によれば、静電容量は、第1及び第2導体層53、54の内、主に第1及び第2貫通導体55、56に囲まれた部分に発生する(特許文献1乃至4参照)。
上記した積層コンデンサ50によれば、低ESL化を図るためには、第1及び第2貫通導体55、56の数を増加するとともに、これらの中心間の距離を小さくする方法が考えられるが、第1及び第2貫通導体55、56の数を増加するとコンデンサ50全体の等価直流抵抗(ESR)もまた大幅に低下することになる。
この様な大幅な低ESL化を実現したコンデンサは図5に示すような半導体装置の一部として用いられる。図5(a)は(b)図のA−A線断面図、(b)は半導体装置の平面図である。この半導体装置は基板上に半導体素子収納用のパッケージが実装され、そのパッケージ上にはMPUなどの半導体素子が搭載されている。また、このMPUの周辺には低インダクタンスコンデンサ61が配置され、一方、基板上の周縁部にもコンデンサが備えられている。これらコンデンサや低インダクタンスコンデンサの役割は、MPUなどの半導体素子からパッケージ側の電源配線回路を見たときのインピーダンスを広い周波数範囲に渡って低くすることにある。
特開平7−201651号公報 (3−5頁、図1−5) 特開平11−204372号公報 (4−6頁、図1−4) 特開2001−148324号公報 (4−7頁、図1−6) 特開2001−148325号公報 (5−7頁、図1−9)
しかしながら、従来の等価回路では、低インダクタンスコンデンサを用いた場合でも、図4(A)に見られるように、依然として7MHz付近に現れるようなインピーダンスのピークが発生するという問題があった。このピークは、図5の低インダクタンスコンデンサ61と基板上に実装されたチップコンデンサ9との共振によって発生し、そのピークの大きさは、共振回路の損失の大きさによって決まる。この様な配線回路において共振回路の損失は配線の抵抗成分が支配的であるが、前述のように低インダクタンスコンデンサ61のESRは低インダクタンス化を実現する多端子構造のために極めて小さい値となっている。更に、低インダクタンスコンデンサ61は図5の様に複数個搭載される場合が殆どで有り、装置全体の抵抗は図5の場合で低インダクタンスコンデンサ1個のESRの1/8となってしまう。このため、前述のインピーダンスピークが大きくなり、広範な周波数範囲全体のインピーダンスを下げるという要求が満足できないという問題となっている。
因みに、低インダクタンスコンデンサのESRを制御する方法としては、導体パターンの一部を狭くする方法(特開2003−168620)や貫通導体の数を減らす方法があるが、これらの手法ではESRを大きくすることができるが、一方のインダクタンスも同時に大きくなってしまい、低インダクタンスコンデンサ61には採用できないという問題がある。
従って本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、低ESLであり、且つ適切なESRを有するコンデンサを提供することである。
本発明の他の目的は、上述したようなコンデンサを用いて構成される、半導体装置、デカップリング回路及び高周波回路を提供することである。
発明のコンデンサは、()複数の誘電体層を積層してなる積層体と、該積層体内部の複数の誘電体層の一方主面に設けられた第1導体層と、該第1導体層が設けられた前記誘電体層の他方主面に設けられた、前記第1導体層前記誘電体層を介して一部重畳する第2導体層と、前記第1導体層内の第1非導体形成領域を前記誘電体層の厚み方向に貫通し、かつ前記第2導体層に接続される第2貫通導体と、該第2貫通導体に対して平行に形成されるとともに、前記第2導体層内の第2非導体形成領域を貫通し、かつ前記第1導体層に接続される第1貫通導体とを具備し、前記第1および第2貫通導体の端部が前記積層体の一方表面に導出されて各々接続端子に接続されるとともに該一方表面に最も近い前記第1導体層および前記一方表面に最も近い前記第2導体層、他の前記第1および第2導体層よりも低い導電率とされていることを特徴とする。
本発明のコンデンサは、()半導体装置に備えられること、()デカップリング回路に用いられること、()高周波回路に用いられること、を特徴とするものである。つまり、本発明は、上述のコンデンサを備えた配線基板にも適用でき、また、MPUに備えるMPUチップのための電源回路に接続されるデカップリングコンデンサとしても有利に用いられるものであり、さらには高周波回路にも適用できる。
本発明によれば、複数の誘電体層を重畳してなる積層体で、第1および第2貫通導体の端部が積層体の一方表面に導出されて各々接続端子に接続されており、一方表面に最も近い第1導体層および一方表面に最も近い第2導体層低導電率領域とされていることによって、第1表面に導出された貫通導体から入った電流は、低導電率領域を通ってコンデンサの容量形成部に至ることになり、ESRを増加させることができる。
以下、本発明のコンデンサ、半導体装置、デカップリング回路及び高周波回路を図面に基づいて詳説する。なお、図1〜3において低導電率部分は色を薄くして表している。
図1はコンデンサの一例である積層コンデンサを示す図であり、(a)は第1及び第2導体層の投影平面図、(b)は(a)のX−X線断面図である。
図1において、10は積層コンデンサ、2は誘電体層、3、4は第1及び第2導体層(内部電極層)、5、6は第1及び第2貫通導体(ビアホール導体)、7、8は第1及び第2接続端子である。
図1に示すように、積層コンデンサ10は、誘電体層2の一方主面に第1導体層3が、他方主面に第2導体層4が夫々形成され、これらの誘電体層2が複数積層されており、また、これらの誘電体層2の厚み方向には、第1および第2非導体形成領域13、14によってそれぞれ隔てられた第1及び第2導体層3、4同士を夫々接続する複数の第1及び第2貫通導体5、6が形成され積層体1が構成されている。ここでは、複数の第1及び第2貫通導体5、6が、積層体1の一方の最表面に露出し、夫々第1及び第2接続端子7、8に接続され積層コンデンサ10が構成されている。
1導体層3、第2導体層4、第1貫通導体5および第2貫通導体6のうちの少なくとも一つの導体層または貫通導体が他の導体層または貫通導体よりも低い導電率を示すことを特徴とする。つまり、第1及び第2導体層(内部電極層)3、4ならびに第1及び第2貫通導体(ビアホール導体)5、6の一部に、低導電率の領域Lが形成されていることが重要である。こうした構成により、第1表面に導出された第1及び第2貫通導体5、6から入った電流は、低導電率の領域を通ってコンデンサ10の容量形成部に至ることになりESRを増加させることができる。なお、上記のように導体層もしくは貫通導体の一部に低導電率の部分を形成することによって効果を得ることができるが、同一面内の導体層および同一誘電体層内の貫通導体は同じ導電率にすることがより望ましい。
一方、上記構成に対して、第1導体層、第2導体層、第1貫通導体および第2貫通導体のいずれの箇所にも余分な抵抗成分を挿入しないと、依然として7MHz付近に現れるようなインピーダンスのピークが発生する。
お、誘電体層2は、チタン酸バリウムを主成分とする非還元性誘電体材料、及びガラス成分を含む誘電体材料からなり、この誘電体層2が図上、上方向に積層して積層体1が構成される。なお、誘電体層2の形状、厚み、積層数は容量値によって任意に変更することができる。
た、第1及び第2導体層3、4の低導電率領域Lは、Ni(80wt%)―Co(20wt%)合金を主成分とする材料から構成され、その厚みは1〜2μmであることが好ましい。第1及び第2導体層3、4の低導電率領域L以外の領域は、Niを主成分とする材料から構成され、その厚みは1〜2μmとしている。さらには、第1及び第2接続端子7、8は、半田バンプ、半田ボールなどが用いられる。
図2は、積層コンデンサ10の他の形態を示す概略図である。図のように、第1貫通導体および第2貫通導体5、6の全体を低導電率の領域LとすることによりコンデンサのESRを高めることができる。この場合、形成した貫通孔の一部に他の部分に比較して導電率の低い導体を適用することにより形成される。コンデンサに供給される電流は必ず接続端子から貫通導体を通じてコンデンサ内部に流れる。そこで、接続端子に直接接続された導体である貫通導体を低い導電率とすることにより、コンデンサのESRを効果的に高めることができる。この場合、接続端子に近い側を低い導電率とすることがより望ましい。
図3は、本発明の積層コンデンサ10の実施の形態を示す断面図である。複数の誘電体層2を重畳してなる積層体において、第1および第2貫通導体5、6が露出される第1表面に最も近い第1導体層および第1表面に最も近い前記第2導体層を低い導電率としたものである。この場合には、第1表面に最も近い第1導体層および第2導体層のみの導体成分を他の第1および第2の導体層3、4よりも導電率の低い成分することにより得られる。つまり、積層したコンデンサ10においては、第1および第2の接続端子7、8に最も近い導体であるコンデンサの第1表面側の導体により多くの電流が流れようとする。このため多くの電流の流れる部分に低い導電率の部分を設けることによりコンデンサのESRを効果的に高めることができる。
そして本発明者らは、図1に示す積層コンデンサ10と、図7に示す従来の積層コンデンサ50とを作製し、静電容量C及び等価直列インダクタンスLを測定した。ここで、積層コンデンサ10、50の両方とも、寸法は3.2mm×3.2mm×0.85mm、積層数は120層、第1及び第2貫通導体3、4の数は両方合わせて36個、第1及び第2貫通導体の半径は0.07mm、第1及び第2非導体形成領域13、14の半径は0.17mmとした。測定の結果、図7に示す従来の積層コンデンサ50はC=7.8μF、L=20pH、ESR=10mΩとなったのに対し、図1に示す積層コンデンサ10はC=7.8μF、L=20pH、ESR=100mΩであった。
図1と図7のコンデンサを図5の半導体装置に実装した場合に相当する回路解析を行った結果を図4に示す。積層コンデンサ10は図4の曲線、従来のコンデンサ50は図4の曲線となり、インピーダンスピークが抑制されることがわかった。
このように本発明は、図5に示すようコンデンサをデカップリングコンデンサとして用い高周波帯で用いられる半導体装置に好適に用いることができる。なお、本発明のコンデンサをデカップリングコンデンサとして用い高周波帯で用いられる半導体装置の電気回路図を図6に示した。本発明では容量成分とインダクタンス成分との間に抵抗成分を有するものである。
ンデンサを示す図であり、(a)は第1、第2導体層の投影平面図、(b)は図1(a)のX−X線断面図である。 ンデンサの他の形態を示す概略図である。 本発明のコンデンサの実施の形態を示す断面図である。 ンデンサと従来のコンデンサを半導体装置に実装した場合のインピーダンスの周波数特性である。 本発明のコンデンサをデカップリングコンデンサとして用いた半導体装置の構造例であり、(a)は(b)図のA−A線断面図、(b)は半導体装置の平面図である。 本発明のコンデンサをデカップリングコンデンサとして用い高周波帯で用いられる半導体装置の電気回路図である。 従来のコンデンサを示す図であり、(a)は第1、第2導体層の重なり状態を示す概略図、(b)は(a)のX−X線断面図である。
符号の説明
10 積層コンデンサ
2 誘電体層
3 第1導体層
4 第2導体層
5 第1貫通導体
6 第2貫通導体
7 第1接続端子
8 第2接続端子
13 第1非導体形成領域
14 第2非導体形成領域

Claims (4)

  1. 複数の誘電体層を積層してなる積層体と、該積層体内部の複数の誘電体層の一方主面に設けられた第1導体層と、該第1導体層が設けられた前記誘電体層の他方主面に設けられた、前記第1導体層前記誘電体層を介して一部重畳する第2導体層と、前記第1導体層内の第1非導体形成領域を前記誘電体層の厚み方向に貫通し、かつ前記第2導体層に接続される第2貫通導体と、該第2貫通導体に対して平行に形成されるとともに、前記第2導体層内の第2非導体形成領域を貫通し、かつ前記第1導体層に接続される第1貫通導体とを具備し、前記第1および第2貫通導体の端部が前記積層体の一方表面に導出されて各々接続端子に接続されるとともに該一方表面に最も近い前記第1導体層および前記一方表面に最も近い前記第2導体層、他の前記第1および第2導体層よりも低い導電率とされていることを特徴とするコンデンサ。
  2. 請求項1記載のコンデンサを備えたことを特徴とする半導体装置。
  3. 請求項1記載のコンデンサを備えたことを特徴とするデカップリング回路。
  4. 請求項1記載のコンデンサを備えたことを特徴とする高周波回路。
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