JP4565964B2

JP4565964B2 - コンデンサ、半導体装置、デカップリング回路及び高周波回路

Info

Publication number: JP4565964B2
Application number: JP2004312455A
Authority: JP
Inventors: 良博竹下
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2004-10-27
Filing date: 2004-10-27
Publication date: 2010-10-20
Anticipated expiration: 2024-10-27
Also published as: JP2006128284A

Description

本発明は、コンデンサ、配線基板、デカップリング回路及び高周波回路に関するもので、特に、高周波領域において有利に適用され得るコンデンサ、ならびに、このコンデンサを用いて構成される、半導体装置、デカップリング回路及び高周波回路に関するものである。

代表的なコンデンサとして、積層コンデンサを例にとって説明する。積層コンデンサを用いた等価回路では、コンデンサの静電容量をＣ、等価直列インダクタンス（ＥＳＬ）をＬとしたとき、共振周波数（ｆ_０）は、ｆ_０＝１／〔２π×（Ｌ×Ｃ）^１／２〕の関係で表され、共振周波数（ｆ_０）より高い周波数領域では、コンデンサの機能が消失してしまうことが知られている。すなわち、一定値以上の静電容量（Ｃ）を維持するためには、できるだけＥＳＬ（Ｌ）を低くする必要がある。つまり、ＥＳＬが低ければ、共振周波数（ｆ_０）は高くなり、より高周波領域で使用できることになる。このことから、積層コンデンサをマイクロ波領域で使うためには、より低ＥＳＬ化が図られたものが必要となる。

また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット（ＭＰＵ）のＭＰＵチップに電源を供給するために用いられ、通常デカップリングコンデンサとして配線基板上に接続されている積層コンデンサも、近年のＭＰＵの高速、高周波化に伴って、低ＥＳＬ化が求められている。

ここで、従来の積層コンデンサについて、図７（ａ）（ｂ）をもとに説明する。（ａ）は第１及び第２導体層の投影平面図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。

図７に示す従来の積層コンデンサ５０は、誘電体層５２の一方主面に第１導体層５３が、他方主面に第２導体層５４が夫々形成され、これらの誘電体層５２が複数積層されており、また、これらの誘電体層５２の厚み方向には第１及び第２導体層５３、５４同士を夫々接続する第１及び第２貫通導体５５、５６が形成され、積層体５１が構成されている。ここでは、第１及び第２貫通導体５５、５６が、積層体５１の一方の最表面に露出し、夫々第１及び第２接続端子５７、５８に接続され、積層コンデンサ５０が構成されている。さらに、第１及び第２導体層５３、５４内に、第２及び第１貫通導体５６、５５とは夫々接続しない第１及び第２非導体形成領域６３、６４が形成されている。

この積層コンデンサにおいて、第１及び第２貫通導体５５、５６は、第１及び第２導体層５３、５４の全域にわたって、交互に格子状に分散して配置されている。上記積層コンデンサ５０によれば、静電容量は、第１及び第２導体層５３、５４の内、主に第１及び第２貫通導体５５、５６に囲まれた部分に発生する（特許文献１乃至４参照）。

上記した積層コンデンサ５０によれば、低ＥＳＬ化を図るためには、第1及び第２貫通導体５５、５６の数を増加するとともに、これらの中心間の距離を小さくする方法が考えられるが、第1及び第２貫通導体５５、５６の数を増加するとコンデンサ５０全体の等価直流抵抗（ESR）もまた大幅に低下することになる。

この様な大幅な低ESL化を実現したコンデンサは図５に示すような半導体装置の一部として用いられる。図５（ａ）は（ｂ）図のＡ−Ａ線断面図、（ｂ）は半導体装置の平面図である。この半導体装置は基板上に半導体素子収納用のパッケージが実装され、そのパッケージ上にはMPUなどの半導体素子が搭載されている。また、このMPUの周辺には低インダクタンスコンデンサ６１が配置され、一方、基板上の周縁部にもコンデンサが備えられている。これらコンデンサや低インダクタンスコンデンサの役割は、MPUなどの半導体素子からパッケージ側の電源配線回路を見たときのインピーダンスを広い周波数範囲に渡って低くすることにある。
特開平７−２０１６５１号公報（３−５頁、図１−５）特開平１１−２０４３７２号公報（４−６頁、図１−４）特開２００１−１４８３２４号公報（４−７頁、図１−６）特開２００１−１４８３２５号公報（５−７頁、図１−９）

しかしながら、従来の等価回路では、低インダクタンスコンデンサを用いた場合でも、図４（Ａ）に見られるように、依然として７ＭＨｚ付近に現れるようなインピーダンスのピークが発生するという問題があった。このピークは、図５の低インダクタンスコンデンサ６１と基板上に実装されたチップコンデンサ９との共振によって発生し、そのピークの大きさは、共振回路の損失の大きさによって決まる。この様な配線回路において共振回路の損失は配線の抵抗成分が支配的であるが、前述のように低インダクタンスコンデンサ６１のＥＳＲは低インダクタンス化を実現する多端子構造のために極めて小さい値となっている。更に、低インダクタンスコンデンサ６１は図５の様に複数個搭載される場合が殆どで有り、装置全体の抵抗は図５の場合で低インダクタンスコンデンサ１個のＥＳＲの１／８となってしまう。このため、前述のインピーダンスピークが大きくなり、広範な周波数範囲全体のインピーダンスを下げるという要求が満足できないという問題となっている。

因みに、低インダクタンスコンデンサのＥＳＲを制御する方法としては、導体パターンの一部を狭くする方法（特開２００３−１６８６２０）や貫通導体の数を減らす方法があるが、これらの手法ではＥＳＲを大きくすることができるが、一方のインダクタンスも同時に大きくなってしまい、低インダクタンスコンデンサ６１には採用できないという問題がある。

従って本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、低ＥＳＬであり、且つ適切なＥＳＲを有するコンデンサを提供することである。

本発明の他の目的は、上述したようなコンデンサを用いて構成される、半導体装置、デカップリング回路及び高周波回路を提供することである。

本発明のコンデンサは、（１）複数の誘電体層を積層してなる積層体と、該積層体内部の複数の誘電体層の一方主面に設けられた第１導体層と、該第１導体層が設けられた前記誘電体層の他方主面に設けられた、前記第１導体層に前記誘電体層を介して一部重畳する第２導体層と、前記第１導体層内の第１非導体形成領域を前記誘電体層の厚み方向に貫通し、かつ前記第２導体層に接続される第２貫通導体と、該第２貫通導体に対して平行に形成されるとともに、前記第２導体層内の第２非導体形成領域を貫通し、かつ前記第１導体層に接続される第１貫通導体とを具備し、前記第１および第２貫通導体の端部が前記積層体の一方表面に導出されて各々接続端子に接続されるとともに、該一方表面に最も近い前記第１導体層および前記一方表面に最も近い前記第２導体層が、他の前記第１および第２導体層よりも低い導電率とされていることを特徴とする。

本発明のコンデンサは、（２）半導体装置に備えられること、（３）デカップリング回路に用いられること、（４）高周波回路に用いられること、を特徴とするものである。つまり、本発明は、上述のコンデンサを備えた配線基板にも適用でき、また、ＭＰＵに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとしても有利に用いられるものであり、さらには高周波回路にも適用できる。

本発明によれば、複数の誘電体層を重畳してなる積層体で、第１および第２貫通導体の端部が積層体の一方表面に導出されて各々接続端子に接続されており、一方表面に最も近い第１導体層および一方表面に最も近い第２導体層が低導電率領域とされていることによって、第１表面に導出された貫通導体から入った電流は、低導電率領域を通ってコンデンサの容量形成部に至ることになり、ＥＳＲを増加させることができる。

以下、本発明のコンデンサ、半導体装置、デカップリング回路及び高周波回路を図面に基づいて詳説する。なお、図１〜３において低導電率部分は色を薄くして表している。

図１はコンデンサの一例である積層コンデンサを示す図であり、（ａ）は第１及び第２導体層の投影平面図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。

図１において、１０は積層コンデンサ、２は誘電体層、３、４は第１及び第２導体層（内部電極層）、５、６は第１及び第２貫通導体（ビアホール導体）、７、８は第１及び第２接続端子である。

図１に示すように、積層コンデンサ１０は、誘電体層２の一方主面に第１導体層３が、他方主面に第２導体層４が夫々形成され、これらの誘電体層２が複数積層されており、また、これらの誘電体層２の厚み方向には、第1および第２非導体形成領域１３、１４によってそれぞれ隔てられた第１及び第２導体層３、４同士を夫々接続する複数の第１及び第２貫通導体５、６が形成され積層体１が構成されている。ここでは、複数の第１及び第２貫通導体５、６が、積層体１の一方の最表面に露出し、夫々第１及び第２接続端子７、８に接続され積層コンデンサ１０が構成されている。

第１導体層３、第２導体層４、第１貫通導体５および第２貫通導体６のうちの少なくとも一つの導体層または貫通導体が他の導体層または貫通導体よりも低い導電率を示すことを特徴とする。つまり、第１及び第２導体層（内部電極層）３、４ならびに第１及び第２貫通導体（ビアホール導体）５、６の一部に、低導電率の領域Ｌが形成されていることが重要である。こうした構成により、第１表面に導出された第１及び第２貫通導体５、６から入った電流は、低導電率の領域を通ってコンデンサ１０の容量形成部に至ることになりＥＳＲを増加させることができる。なお、上記のように導体層もしくは貫通導体の一部に低導電率の部分を形成することによって効果を得ることができるが、同一面内の導体層および同一誘電体層内の貫通導体は同じ導電率にすることがより望ましい。

一方、上記構成に対して、第１導体層３、第２導体層４、第１貫通導体５および第２貫通導体６のいずれの箇所にも余分な抵抗成分を挿入しないと、依然として７ＭＨｚ付近に現れるようなインピーダンスのピークが発生する。

なお、誘電体層２は、チタン酸バリウムを主成分とする非還元性誘電体材料、及びガラス成分を含む誘電体材料からなり、この誘電体層２が図上、上方向に積層して積層体１が構成される。なお、誘電体層２の形状、厚み、積層数は容量値によって任意に変更することができる。

また、第１及び第２導体層３、４の低導電率領域Ｌは、Ｎｉ（８０ｗｔ％）―Ｃｏ（２０ｗｔ％）合金を主成分とする材料から構成され、その厚みは１〜２μｍであることが好ましい。第１及び第２導体層３、４の低導電率領域Ｌ以外の領域は、Ｎｉを主成分とする材料から構成され、その厚みは１〜２μｍとしている。さらには、第１及び第２接続端子７、８は、半田バンプ、半田ボールなどが用いられる。

図２は、積層コンデンサ１０の他の形態を示す概略図である。図のように、第１貫通導体および第２貫通導体５、６の全体を低導電率の領域ＬとすることによりコンデンサのＥＳＲを高めることができる。この場合、形成した貫通孔の一部に他の部分に比較して導電率の低い導体を適用することにより形成される。コンデンサに供給される電流は必ず接続端子から貫通導体を通じてコンデンサ内部に流れる。そこで、接続端子に直接接続された導体である貫通導体を低い導電率とすることにより、コンデンサのＥＳＲを効果的に高めることができる。この場合、接続端子に近い側を低い導電率とすることがより望ましい。

図３は、本発明の積層コンデンサ１０の実施の形態を示す断面図である。複数の誘電体層２を重畳してなる積層体１において、第１および第２貫通導体５、６が露出される第１表面に最も近い第１導体層３および第１表面に最も近い前記第２導体層４を低い導電率としたものである。この場合には、第１表面に最も近い第１導体層３および第２導体層４のみの導体成分を他の第１および第２の導体層３、４よりも導電率の低い成分とすることにより得られる。つまり、積層したコンデンサ１０においては、第１および第２の接続端子７、８に最も近い導体であるコンデンサの第１表面側の導体により多くの電流が流れようとする。このため多くの電流の流れる部分に低い導電率の部分を設けることによりコンデンサのＥＳＲを効果的に高めることができる。

そして本発明者らは、図１に示す積層コンデンサ１０と、図７に示す従来の積層コンデンサ５０とを作製し、静電容量Ｃ及び等価直列インダクタンスＬを測定した。ここで、積層コンデンサ１０、５０の両方とも、寸法は３．２ｍｍ×３．２ｍｍ×０．８５ｍｍ、積層数は１２０層、第１及び第２貫通導体３、４の数は両方合わせて３６個、第１及び第２貫通導体５、６の半径は０．０７ｍｍ、第１及び第２非導体形成領域１３、１４の半径は０．１７ｍｍとした。測定の結果、図７に示す従来の積層コンデンサ５０はＣ＝７．８μＦ、Ｌ＝２０ｐＨ、ＥＳＲ＝１０ｍΩとなったのに対し、図１に示す積層コンデンサ１０はＣ＝７．８μＦ、Ｌ＝２０ｐＨ、ＥＳＲ＝１００ｍΩであった。

図１と図７のコンデンサを図５の半導体装置に実装した場合に相当する回路解析を行った結果を図４に示す。積層コンデンサ１０は図４の曲線Ｃ、従来のコンデンサ５０は図４の曲線Ａとなり、インピーダンスピークが抑制されることがわかった。

このように本発明は、図５に示すようにコンデンサをデカップリングコンデンサとして用い高周波帯で用いられる半導体装置に好適に用いることができる。なお、本発明のコンデンサをデカップリングコンデンサとして用いた高周波帯で用いられる半導体装置の電気回路図を図６に示した。本発明では容量成分とインダクタンス成分との間に抵抗成分を有するものである。

コンデンサを示す図であり、（ａ）は第１、第２導体層の投影平面図、（ｂ）は図１（ａ）のＸ−Ｘ線断面図である。コンデンサの他の形態を示す概略図である。本発明のコンデンサの実施の形態を示す断面図である。コンデンサと従来のコンデンサとを半導体装置に実装した場合のインピーダンスの周波数特性である。本発明のコンデンサをデカップリングコンデンサとして用いた半導体装置の構造例であり、（ａ）は（ｂ）図のＡ−Ａ線断面図、（ｂ）は半導体装置の平面図である。本発明のコンデンサをデカップリングコンデンサとして用いた高周波帯で用いられる半導体装置の電気回路図である。従来のコンデンサを示す図であり、（ａ）は第１、第２導体層の重なり状態を示す概略図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。

符号の説明

１０積層コンデンサ
２誘電体層
３第１導体層
４第２導体層
５第１貫通導体
６第２貫通導体
７第１接続端子
８第２接続端子
１３第１非導体形成領域
１４第２非導体形成領域

Claims

複数の誘電体層を積層してなる積層体と、該積層体内部の複数の誘電体層の一方主面に設けられた第１導体層と、該第１導体層が設けられた前記誘電体層の他方主面に設けられた、前記第１導体層に前記誘電体層を介して一部重畳する第２導体層と、前記第１導体層内の第１非導体形成領域を前記誘電体層の厚み方向に貫通し、かつ前記第２導体層に接続される第２貫通導体と、該第２貫通導体に対して平行に形成されるとともに、前記第２導体層内の第２非導体形成領域を貫通し、かつ前記第１導体層に接続される第１貫通導体とを具備し、前記第１および第２貫通導体の端部が前記積層体の一方表面に導出されて各々接続端子に接続されるとともに、該一方表面に最も近い前記第１導体層および前記一方表面に最も近い前記第２導体層が、他の前記第１および第２導体層よりも低い導電率とされていることを特徴とするコンデンサ。
請求項１記載のコンデンサを備えたことを特徴とする半導体装置。
請求項１記載のコンデンサを備えたことを特徴とするデカップリング回路。
請求項１記載のコンデンサを備えたことを特徴とする高周波回路。