KR20150136820A

KR20150136820A - 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터의 실장 기판

Info

Publication number: KR20150136820A
Application number: KR1020140064329A
Authority: KR
Inventors: 이승호; 김종한; 이민곤
Original assignee: 삼성전기주식회사
Priority date: 2014-05-28
Filing date: 2014-05-28
Publication date: 2015-12-08
Also published as: CN105206423B; US20150348712A1; JP2015226053A; JP6521505B2; US9812259B2; JP6812477B2; CN105206423A; JP2019091926A; KR102089700B1

Abstract

본 발명의 일 실시형태는 번갈아 적층된 유전체층과 내부전극을 포함하는 액티브부 및 상기 액티브부의 상측 및 하측에 배치되는 커버부를 포함하고, 상기 커버부는 액티브커버 및 외부커버를 포함하며 상기 액티브커버는 상기 액티브부와 인접하여 배치되는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터의 실장 기판{Multi-layered ceramic capacitor, manufacturing method of the same and board having the same mounted thereon}

본 발명은 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터가 실장된 기판에 관한 것이다.

적층 세라믹 커패시터는 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.

고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.

이러한 고신뢰성에서 문제가 되는 요소는 크랙발생, 딜라미네이션, 내전압 특성 등이 있으며, 적층 세라믹 커패시터의 세라믹 본체 내에 존재하는 잔류 탄소 역시 적층 세라믹 커패시터의 신뢰성에 영향을 미칠 수 있다. 따라서 적층 세라믹 커패시터의 신뢰성을 향상시키기 위해서는 세라믹 본체 내의 잔탄량의 감소가 필요하다.

대한민국 등록 특허공보 제10-1069989호

본 발명의 일 실시예의 목적은 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터가 실장된 기판을 제공하는 것이다.

상기 외부커버의 잔탄 제거 속도는 액티브커버의 잔탄 제거 속도보다 빠를 수 있다.

본 발명의 다른 일 실시형태는 내부전극 패턴이 형성된 제1 그린시트를 적층하여 제1 적층체를 마련하는 단계, 상기 제1 적층체를 마련하는 단계와 별도로 액티브커버를 형성하기 위한 제2 그린시트를 마련하는 단계, 상기 제1 적층체를 마련하는 단계 및 제2 그린시트를 마련하는 단계와 별도로 외부커버를 형성하기 위한 제3 그린시트를 마련하는 단계, 상기 제2 그린시트 및 제3 그린시트를 적층하여 커버용 적층체를 마련하는 단계, 상기 제1 적층체의 상측 및 하측에 상기 커버용 적층체를 배치하여 그린시트 적층체를 마련하는 단계 및 상기 그린시트 적층체를 소성하는 단계를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.

본 발명의 또 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터를 포함하며, 상기 적층 세라믹 커패시터는 번갈아 적층된 유전체층과 내부전극을 포함하는 액티브부 및 상기 액티브부의 상측 및 하측에 배치되는 커버부를 포함하고, 상기 커버부는 액티브커버 및 외부커버를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.

본 발명의 일 실시형태에 의하면, 잔탄 제거 효율이 향상된 커버부를 포함하는 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조방법 및 그 실장 기판을 제공할 수 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1의 B-B' 단면도이다.
도 4a 내지 도 4c는 도 3의 P 영역을 확대한 확대도로, 액티브커버와 외부커버를 나타내는 실시 예들이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 흐름도이다.
도 6a 내지 6j는 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
도 7은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법의 변형예를 나타내는 흐름도이다.
도 8은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법의 변형예 중 일 단계를 나타내는 단면도이다.
도 9는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 도시한 사시도로, 적층 세라믹 커패시터의 일부를 절개하여 도시한 도면이다.
도 10은 도 9의 C-C' 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 형태의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.

적층 세라믹 커패시터

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A' 단면도, 도 3은 도 1의 B-B' 단면도이다.

도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110) 및 외부전극(131, 132)을 포함한다.

본 발명의 일 실시형태에 따르면, 도 1 내지 도 3에 도시된 T-방향은 세라믹 본체(110)의 두께 방향, L-방향은 세라믹 본체(110)의 길이 방향이며, W-방향은 세라믹 본체(110)의 폭 방향이다.

상기 두께(T) 방향은 내부전극 및 유전체층의 적층 방향을 의미한다.

도 1 및 도 2를 참조하면, 상기 세라믹 본체(110)는 폭 방향으로 마주보는 제1 측면 및 제2 측면, 길이 방향으로 마주보는 제3 측면 및 제4 측면, 두께 방향으로 마주보는 제1 주면 및 제2 주면을 가질 수 있다. 상기 세라믹 본체(110)의 형상은 특별히 제한은 없다. 예를 들어, 상기 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 대략적인 육면체 형상으로 이루어질 수 있다.

상기 세라믹 본체(110)는 액티브부(150)와 커버부(160)을 포함한다.

상기 액티브부(150)는 복수의 유전체층(111)과 복수의 내부전극(121, 122)을 포함한다. 본 발명의 일 실시형태에 따르면 도 2에 도시된 바와 같이 상기 유전체층(111) 및 내부전극(121, 122)은 세라믹 본체의 두께(T) 방향으로 적층될 수 있다.

본 발명의 일 실시형태에 의하면, 상기 액티브부(150)는 내부전극(121, 122)과 유전체층(111)이 번갈아 적층되어 형성될 수 있다.

이하, 상기 액티브부(150)에 포함된 유전체층은 제1 유전체층(111)으로 지칭될 수 있다.

상기 커버부(160)는 상기 액티브부(150)의 상측 및 하측에 배치될 수 있다.

본 발명의 일 실시형태에서 상측 및 하측, 상면 및 하면은 특별한 표시가 없는한 세라믹 본체에서 별도로 구별되는 것은 아니고 각각 두께 방향 일측 및 타측, 두께 방향으로 대향하는 일면 및 타면과 동일한 의미로 이해될 수 있으며, 상면 및 하면은 각각 세라믹 본체의 두께 방향으로 대향하는 제1 주면 및 제2 주면의 의미로 이해될 수 있다.

상기 제1 유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.

또한, 제1 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이때, 제1 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.

상기 내부전극은 제1 내부전극(121) 및 제2 내부전극(122)을 포함할 수 있다. 상기 제1 및 제2 내부전극(121, 122)은 제1 유전체층(111)을 사이에 두고 번갈아 배치될 수 있다. 상기 제1 및 제2 내부전극(121, 122)은 중간에 배치된 제1 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

제1 내부전극(121) 및 제2 내부전극(122)은 서로 다른 극성의 전압이 인가되는 전극으로서, 예를 들어, 제1 유전체층(111)의 일면에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다. 상기 제1 내부전극(121)은 상기 세라믹 본체의 제3 측면을 통해 노출되고 상기 제2 내부전극(122)은 상기 세라믹 본체의 제4 측면을 통해 노출될 수 있다.

제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 외부면으로 노출된 부분을 통해 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.

따라서, 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 액티브부(150)에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.

또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

상기 외부전극(131, 132)은 상기 세라믹 본체의 제3 측면 및 제4 측면에 배치되어 상기 제1 내부전극(121) 및 제2 내부전극(122)과 연결될 수 있다. 상기 외부전극(131, 132)은 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있으며, 상기 제1 외부전극(131)은 제1 내부전극(121)과 연결되고 상기 제2 외부전극(132)은 제2 내부전극(121)과 연결될 수 있다.

상기 커버부(160)는 상기 액티브부(150)의 상측 및 하측 중 적어도 일측에 배치될 수 있다. 예를 들어, 상기 커버부는 상기 액티브부의 상측 및 하측에 배치될 수 있다. 예를 들어, 상기 커버부(160)는 상기 액티브부(150)의 상측에 배치되는 상부 커버부(161)와 상기 액티브부(150)의 하측에 배치되는 하부 커버부(162)를 포함할 수 있다.

본 발명의 일 실시형태에 따르면 커버부(160)는 액티브커버(161a, 162a) 및 외부커버(161b, 162b)를 포함할 수 있다. 예를 들어, 상부 커버부(161)는 상부 액티브커버(161a) 및 상부 외부커버(161b)를 포함하고, 상기 하부 커버부(162)는 하부 액티브커버(162a) 및 하부 외부커버(162b)를 포함할 수 있다.

상기 액티브커버(161a, 162a)는 상기 액티브부(150)와 인접하게 배치될 수 있다. 상기 액티브커버(161a, 162a)는 상기 액티브부(150)를 물리적 화학적 자극으로부터 보호하는 액티브 보호부의 역할을 수행할 수 있다.

본 발명의 일 실시형태에 의하면 상기 액티브커버(161a, 162a)는 제2 유전체층을 포함할 수 있다. 상기 액티브커버(161a, 162a)는 한층 이상의 제2 유전체층을 포함할 수 있으며, 상기 액티브커버가 2층 이상의 제2 유전체층을 포함하는 경우 상기 제2 유전체층은 세라믹 본체의 두께 방향으로 적층될 수 있으며, 복수의 제2 유전체층은 소결된 상태로서 인접한 제2 유전체층 끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.

상기 제2 유전체층은 상기 제1 유전체층과 동일한 재료로 형성될 수 있다. 또는 상기 제2 유전체층은 액티브부(150)의 보호 효율을 향상시키기 위해서 상기 제1 유전체층과 다른 재료로 형성될 수 있다.

본 발명의 일 실시형태에 의하면, 상기 외부커버(161b, 162b)는 상기 액티브 커버(161a, 162a)의 외측에 배치될 수 있다. 예를 들어, 상기 상부 외부커버(161b)는 상기 상부 액티브커버(161a)의 상측에 배치될 수 있으며, 상기 하부 외부커버(162b)는 상기 하부 액티브커버(162a)의 하측에 배치될 수 있다.

본 발명의 일 실시형태에 의하면 상기 외부커버(161b, 162b)는 제3 유전체층을 포함할 수 있다. 상기 외부커버(161b, 162b)는 한층 이상의 제3 유전체층을 포함할 수 있으며, 상기 외부커버(161b, 162b)가 2층 이상의 제3 유전체층을 포함하는 경우 상기 제3 유전체층은 세라믹 본체의 두께 방향으로 적층될 수 있으며, 복수의 제3 유전체층은 소결된 상태로서 인접한 제3 유전체층 끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.

상기 외부커버(161b, 162b)는 상기 액티브커버(161a, 162a)의 외측에 배치되어, 상기 세라믹 본체(110)의 두께를 보강하는 두께 보강부로 기능할 수 있다.

상기 액티브커버(161a, 162a)에 포함된 제2 유전체층 및 상기 외부커버(161b, 162b)에 포함된 제3 유전체층은 고유전률을 갖는 세라믹 재료를 포함할 수 있다. 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있다.

또한, 제2 유전체층 및 제3 유전체층은 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등을 더 포함할 수 있다.

적층 세라믹 커패시터의 커버부는 적층 세라믹 커패시터의 용도, 기능 또는 형상에 따라 두껍게 형성될 필요가 있다. 다만, 커버부가 두껍게 형성되는 경우 커버부 내의 잔탄 제거가 용이하지 않아 세라믹 본체의 소성과정에서 제거되어야할 잔탄이 제거되지 않고 세라믹 본체에 남는 문제가 발생할 수 있다.

상기 세라믹 본체(110)는 내부전극 페이스트가 인쇄된 그린 시트 및 내부전극 페이스트가 인쇄되지 않은 그린시트가 적층된 그린시트 적층체의 소성으로 형성될 수 있다. 내부전극 페이스트가 인쇄된 그린 시트는 액티브부(150)에 포함되고 내부전극 페이스트가 인쇄되지 않은 그린시트는 커버부(160)에 포함될 수 있다.

상기 그린시트는 유전체 파우더와 상기 유전체 파우더를 결합하는 바인더를 포함할 수 있고 그외 용제 및 기타 첨가제 등을 더 포함할 수 있다. 상기 바인더는 에폭시 수지와 같은 수지 조성물을 포함할 수 있다. 바인더 또는 그외의 탄소를 포함하는 유기 성분은 상기 그린시트 적층체의 소성 시 제거됨이 바람직한 잔탄으로, 소성과정에서 산소와 결합하여 이산화탄소(CO₂) 등의 형태로 외부로 배출되어 제거된다.

그린시트 적층체를 소성하여 세라믹 본체를 형성하는 과정에서 유기 성분이 제거되지 않아 세라믹 본체 내의 잔탄 함량이 높은 경우 적층 세라믹 커패시터의 내전압 특성이 저하될 수 있으며, 잔탄의 배출 경로가 확보되지 않는 경우 세라믹 본체에 크랙이 발생하거나 세라믹 본체가 터지는 칩 터짐 불량이 발생하는 문제가 있을 수 있다. 그린시트 적층체의 소성과정에서 그린시트 적층체 내의 내부전극은 잔탄 배출의 주요한 경로로 기능할 수 있다. 예를 들어, 그린시트 적층체 내의 내부전극은 그린시트 적층체 내부로 산소를 공급하는 경로가 될 수 있고, 산소와 결합된 탄소가 이산화탄소(CO₂)로 배출되는 경로가 될 수 있다.

예를 들어, 적층 세라믹 커패시터에서 내부전극(121, 122)의 두께가 감소하는 경우 액티브부(150)의 두께가 감소할 수 있다. 하지만, 폭 치수와 두께 치수가 유사하게 형성되는 일반적 사이즈 칩의 스펙을 맞추기 위해서는, 상기 액티브부(150)의 두께가 감소하는 경우 액티브부 두께 감소 상쇄를 위해 커버부(160)의 두께는 증가한다.

상기와 같이 내부전극(121, 122)이 박층화되는 경우 금속을 주성분으로 하는 내부전극의 비율이 감소함에 따라 적층 세라믹 커패시터의 제조 비용이 저감되는 장점이 있다. 하지만 커버부(160)의 두께가 증가하는 경우 세라믹 본체의 소성과정에서 제거되어야할 탄소 성분이 원활하게 제거되지 않고 세라믹 본체(110) 내에 남아 잔탄 제거가 어려운 문제가 있다.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 커버부(160)가 액티브커버(161a, 162a) 및 외부커버(161b, 162b)를 포함함으로써, 커버부(160)의 두께가 증가하더라도 세라믹 본체(110) 내의 잔탄을 효율적으로 제거하여 세라믹 본체 내 잔탄량을 감소시킬 수 있다.

도 3은 도 1의 B-B' 단면도이다.

도 3에 도시된 바와 같이, 본 발명의 일 실시형태에 의하면 적층 세라믹 커패시터의 두께-폭(W-T) 단면에서, 상기 세라믹 본체의 두께를 T1, 상기 세라믹 본체의 폭을 W1로 규정할 때 상기 세라믹 본체는 0.95≤W1/T1≤1.05를 만족할 수 있다. 본 발명의 일 실시형태에 의하면 세라믹 본체(110)의 폭 치수(W1)와 두께 치수(T1)가 유사하게 형성될 수 있다.

본 발명의 일 실시형태에 의하면 상기 세라믹 본체의 두께-폭(W-T) 단면에서, 세라믹 본체의 전체 단면적을 At, 상기 액티브부 내의 용량구현부의 면적을 Aa로 규정할 때, 0.1≤Aa/At≤0.5를 만족할 수 있다. 예를 들어, 0.1≤Aa/At≤0.5는 내부전극의 박층화로 구현될 수 있다.

본 발명의 일 실시형태에 의하면, 상기 세라믹 본체의 두께를 T1, 상기 커버부의 두께를 Tc로 규정할 때, 0.25≤Tc/T1일 수 있다.

본 발명의 일 실시형태에 의하면 상기 커버부의 두께는 상기 액티브부 두께의 1/2 이상일 수 있다.

다만, 본 발명의 일 실시형태와 같이 세라믹 본체의 전체 면적 대비 용량구현부의 면적이 작거나, 커버부의 두께가 두꺼운 경우 커버부 내의 잔탄 제거가 어려운 문제가 발생할 수 있다.

본 발명의 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상술한 바와 같이 커버부(160)가 액티브커버(161a, 162a) 및 외부커버(161b, 162b)를 포함함으로써, 커버부(160)의 두께가 증가하더라도 세라믹 본체 내의 잔탄을 효율적으로 제거하여 세라믹 본체(110) 내 잔탄량을 감소시킬 수 있다.

상기 액티브커버(161a, 162a)와 상기 외부커버(161b, 162b)는 서로 구분되는 재료로 형성될 수 있다.

본 발명의 일 실시형태에 의하면 상기 외부커버(161b, 162b)는 상기 액티브커버(161a, 162a)보다 잔탄 제거 속도가 빠를 수 있다.

도 4a 내지 도 4c는 도 3의 P 영역을 확대한 확대도로, 액티브커버(161a, 162a)와 외부커버(161b, 162b)가 서로 구분되는 재료로 형성되는 경우 액티브커버와 외부커버를 나타내는 실시예들이다. 도 4a 내지 도 4c는 상부 커버부의 일부 영역인 P영역을 확대하여 도시하였으나, 하부 커버부도 동일하게 적용이 가능하다.

도 4a의 실시예에 의하면, 상기 외부커버(161b, 162b)의 기공률은 액티브 커버(161a, 162a)의 기공률보다 높을 수 있다.

내부전극(121, 122)과 상대적으로 인접하게 형성된 액티브커버(161a, 162a)는 내부전극(121, 122)을 통해 잔탄 제거를 비교적 용이하게 할 수 있지만, 외부커버(161b, 162b)는 내부전극과의 거리가 멀어 잔탄 제거 효율이 떨어지는 문제가 있다. 하지만 상기 외부커버(161b, 162b)가 액티브커버(161a, 162a)보다 높은 기공률을 가지는 경우 기공(P)이 잔탄 제거 경로로 기능하여 외부커버의 잔탄 제거 속도를 향상시킬 수 있다.

본 발명의 일 실시형태에 의하면 상기 외부커버(161b, 162b)의 기공률은 12 내지 43% 일 수 있다. 본 발명의 일 실시형태에 의하면 상기 액티브커버(161a, 162a)는 실질적으로 기공을 거의 포함하지 않으며, 액티브커버(161a, 162a)의 기공률은 1% 이하일 수 있다.

상기 외부커버(161b, 162b)의 기공률은 상기 외부커버(161b, 162b)의 전체 부피 중 기공(P)이 차지하는 부피비를 의미할 수 있다. 예를 들어, 상기 외부커버의 기공률은 12 내지 43vol% 일 수 있다.

상기 외부커버(161b, 162b)의 기공률이 12% 미만인 경우 외부커버 내 잔탄 제거 효율이 좋지 않아 세라믹 본체에 크랙이 발생할 수 있으며, 상기 외부커버(161b, 162b)의 기공률이 43%를 초과하는 경우 세라믹 본체(110)의 강도 저하로 세라믹 본체가 깨지거나 균열이 발생할 수 있다.

상기 기공은 기공 형성제로 형성될 수 있다. 예를 들어, 상기 기공 형성제는 폴리비닐피롤리돈(PVP), 폴리비닐알코올(PVA), 폴리에틸렌글리콜(PEG) 및 폴리아크릴릭애시드(PAA) 중 하나 이상을 포함할 수 있으며, 이에 제한되지 않고 그린시트 내에 포함되어 외부커버에 기공을 형성할 수 있는 것이라면 다양한 물질을 사용할 수 있다. 상기 기공 형성제는 상기 외부커버용 그린시트 내에 포함되어 그린 시트의 가소 소성 과정에서 일정 수준의 열이 가해지는 경우 분해될 수 있으며, 그린 시트에 포함된 유전체 분말의 소결이 진행되기 전에 분해되어 그린시트에 기공을 형성할 수 있다.

다시 도 3을 참조할 때, 본 발명의 일 실시형태에 의하면 상기 액티브커버(161a, 162a)의 두께(Tca)는 0.5μm 내지 100μm 일 수 있다. 상기 액티브커버(161a, 162a)의 두께가 0.5μm 미만이 되는 경우, 내습 불량이 증가할 수 있으며, 액티브커버(161a, 162a)의 두께가 100μm를 초과하는 경우, 잔탄 제거가 원활히 이루어지지 않아 잔탄으로 인한 불량이 발생할 수 있다.

상기 외부커버(161b, 162b)의 두께(Tcb)는 상기 세라믹 본체의 전체 두께(T1) 및 상기 액티브커버의 두께(Tca)에 따라 적절히 조절될 수 있다.

도 4b의 실시예에 의하면, 상기 외부커버(161b, 162b)에 포함된 유전체 그레인의 평균 직경(Db)은 상기 액티브커버(161a, 162a)에 포함된 유전체 그레인의 평균 직경(Da)보다 클 수 있다.

상기 액티브커버(161a, 162a) 및 외부커버(161b, 162b)는 유전체 분말을 포함한 그린시트의 소성으로 형성될 수 있으며, 소성 과정에서 상기 유전체 분말은 유전체 그레인으로 변형될 수 있다.

상기 외부커버(161b, 162b) 형성을 위한 그린시트는 상기 액티브커버(161a, 162a) 형성을 위한 그린시트보다 큰 입경의 유전체 분말을 포함하여 제조될 수 있다. 이로 인해 상기 외부커버(161b, 162b)에 포함된 그레인의 평균 직경은 상기 액티브커버(161a, 162a)에 포함된 그레인의 평균 직경보다 클 수 있다.

상기 외부커버(161b, 162b)에 포함된 유전체 그레인의 직경을 상기 액티브커버(161a, 162a)에 포함된 유전체 그레인의 직경보다 크게한 이유는 다음과 같다.

유전체 분말은 표면적이 클수록 소결이 보다 낮은 온도에서 일어날 수 있다. 왜냐하면, 유전체 분말의 표면적이 클수록 표면에너지가 높아 전체적으로 보면 에너지적으로 불안정한 상태에 있는 것이고 표면에너지를 낮춤으로써 보다 안정적인 상태로 이동하고자 하며, 이러한 점이 소결의 구동력(driving force)로 작용할 수 있기 때문이다.

상기 액티브커버(161a, 161a) 및 외부커버(161b, 162b)에 포함된 유전체 분말 사이 사이의 작은 빈틈은 소결 과정에서 기공과 유사하게 잔탄 제거 경로로 기능할 수 있다.

이때, 상기 외부커버(161b, 162b) 형성을 위한 그린시트가 상기 액티브커버(161a, 161a) 형성을 위한 그린시트보다 큰 입경의 유전체 분말을 포함하는 경우, 상기 외부커버 형성을 위한 그린시트에 포함된 유전체 분말 사이의 간격이 상기 액티브 커버 형성을 위한 그린시트에 포함된 유전체 분말 사이의 간격보다 넓을 수 있다. 이로 인해 외부커버 형성을 위한 그린시트는 상기 액티브커버 형성을 위한 그린시트보다 잔탄 제거 경로가 넓어 잔탄 제거 속도가 증가될 수 있고 커버부(160)의 두께 증가로 인한 문제점을 개선할 수 있다.

또한 상기 액티브커버 형성을 위한 그린시트가 상기 외부커버 형성을 위한 그린시트보다 작은 입경의 유전체 분말을 포함하는 경우, 외부커버(161b, 162b)보다 상기 액티브커버(161a, 162a)에서 소결 진행이 먼저 일어날 수 있다. 상기 소결 진행 순서는 개념적으로 구분한 것일 뿐 절대적인 것은 아니며, 실제로는 소결이 중첩되어 일어날 수 있다. 상대적으로 더 내측에 배치된 상기 액티브커버(161a, 162a)가 상기 외부커버(161b, 162b)보다 먼저 소결이 진행됨에따라 상기 액티브커버(161a, 162a)에 포함된 잔탄은 내부전극 및 소결 전 외부커버(161b, 162b)에 포함된 유전체 분말 사이의 빈틈을 통해 먼저 배출될 수 있고, 순차적으로 외부커버(161b, 162b)의 소결이 일어남으로써 액티브커버와 외부커버가 동시에 소결되는 경우에 비하여 커버부(160) 내의 잔탄량을 감소시킬 수 있다.

액티브커버(161a, 162a) 및 외부커버(161b, 162b)에 포함된 유전체 그레인의 평균 직경(Da, Db)는 주사전자현미경(SEM)으로 추출된 액티브커버 영역 및 외부커버 영역의 단면 사진을 분석하여 측정할 수 있다. 예를 들어, ASTM(American Society for Testing and Materials) E112에서 규정하는 그레인의 평균 사이즈 표준 측정 방법을 지원하는 그레인 사이즈 측정 소프트웨어를 이용하여 유전체 그레인의 평균 직경을 측정하여 유전체 그레인의 평균 크기(Da, Db)를 구할 수 있다.

예를 들어, 액티브 커버(161a, 162a) 및 외부커버(161b, 162b)에서 유전체 그레인을 30개 이상 포함하는 영역을 샘플링하고, 상기 방법을 이용하여 그레인의 평균 직경을 이용하여 측정할 수 있다. 상기 샘플링은 세라믹 본체(10)의 길이 방향(L 방향) 3등분 부분 중 중앙부에서의 폭 및 두께 방향 단면(W-T 단면)을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 할 수 있다.

본 발명의 일 실시형태에 의하면 도 4b에 도시된 바와 같이 상기 외부커버(161b, 162b)에 포함된 그레인의 직경은 상기 액티브커버와 인접할 수록 작게 형성될 수 있다. 이로 인해, 외부커버 내에서도 액티브커버와 인접한 영역의 소결이 먼저 진행되어 외부커버의 잔탄 제거 효율을 더욱 향상시킬 수 있다.

도 4c의 실시예에 의하면, 상기 외부커버(161b, 162b)는 금속 입자(140)를 더 포함할 수 있다. 상기 외부커버(161b, 162b)는 상기 금속 입자(140)를 0.08 내지 8 중량% 포함할 수 있으며, 보다 바람직하게는 0.8 내지 4 중량% 포함할 수 있다.

상기 커버부(160)는 액티브커버(161a, 162a)를 형성하는 그린시트 및 외부커버(161b, 162b)를 형성하는 그린시트의 소성으로 형성될 수 있다.

상기 액티브커버(161a, 162a)를 형성하는 그린시트는 세라믹 본체의 액티브부(150)와 인접하여 배치되므로 소성 과정에서 내부전극을 통한 산소공급이 비교적 원활하지만, 외부커버(161b, 162b)를 형성하는 그린시트는 내부전극과 멀리 배치되므로 산소공급이 어렵다.

하지만 도 4c의 실시예에 의하면 외부커버(161b, 162b)가 과산화된 금속 입자를 포함하는 그린시트의 소성으로 형성됨으로써, 외부커버 내의 유기 성분을 효율적으로 분해하여 세라믹 본체(110) 내 잔탄량을 감소시킬 수 있다.

예를 들어, 상기 과산화된 금속 입자는 과산화니켈(NiO₂) 입자일 수 있다.

과산화니켈이 환원되고 산소가 형성되며, 상기 산소가 외부커버에 포함된 탄소와 반응하여 이산화탄소가 형성되는 반응식은 아래 화학식1 및 화학식 2로 나타낼 수 있다.

[화학식 1]

NiO₂ → Ni + O₂

[화학식 2]

C + O₂ → CO₂

상기 외부커버용 그린시트에 포함된 과산화된 금속 입자는 소성과정에서 환원되어 상기 외부커버(161b, 162b) 내에서 금속 입자(140)로 환원될 수 있다.

따라서 본 발명의 일 실시형태에 따라 상기 외부커버가 과산화된 금속을 포함하는 그린시트의 소성으로 형성되는 경우 외부커버는 과산화된 금속이 환원되어 형성된 금속 입자를 포함할 수 있으며, 이로 인해 세라믹 본체 내의 잔탄량을 감소시킬 수 있다.

본 발명의 일 실시형태에 의하면 상기 외부커버를 형성하는 그린시트는 상기 과산화된 금속 입자를 0.1 내지 10 중량%로 포함할 수 있다.

보다 바람직하게 상기 외부커버를 형성하는 그린시트는 상기 과산화된 금속입자를 1 내지 5 중량%로 포함할 수 있다.

본 발명의 일 실시형태에 의하면 상기 과산화된 금속 입자는 50 내지 200nm의 입경을 가질 수 있다.

적층 세라믹 커패시터의 제조방법

도 5는 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 흐름도이고, 도 6a 내지 6j는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.

도 5를 참조하면, 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 제1 적층체를 마련하는 단계(S1), 제2 적층체를 마련하는 단계(S2), 제3 적층체를 마련하는 단계(S3), 상기 제1 내지 제3 적층체를 적층하여 그린시트 적층체를 마련하는 단계(S4) 및 상기 그린시트 적층체를 소성하는 단계(S5)를 포함한다.

상기 제1 적층체를 마련하는 단계(S1)는 도 6a 내지 도 6c에 도시된 바와 같이 수행될 수 있다. 먼저 도 6a에 도시된 바와 같이, 제1 그린시트(111') 위에 길이 방향의 소정의 간격(d3) 및 폭 방향의 소정의 간격(d4)을 두고 복수 개의 제1 내부전극 패턴(121')을 형성한다. 상기 복수 개의 제1 내부전극 패턴(121')은 매트릭스 형태로 배열될 수 있다.

상기 길이 방향의 소정의 간격(d3)은 내부전극이 서로 다른 극성을 갖는 외부전극과 절연되기 위한 거리이고, 상기 폭 방향의 소정의 간격(d4)은 세라믹 본체의 폭 방향 마진으로 내부전극과 세라믹 본체의 제1 및 제2 측면 사이의 거리를 형성한다.

상기 제1 그린시트(111')는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.

상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO₃)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO₃)계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨(BaTiO₃) 파우더가 사용될 수 있다. 상기 제1 그린시트(111')가 소성되면 액티브부에 포함된 제1 유전체층(111)이 된다.

상기 제1 내부전극 패턴(121')은 도전성 금속을 포함하는 내부전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, Ni, Cu, Pd, 또는 이들의 합금일 수 있다.

상기 제1 그린시트(111') 상에 제1 내부전극 패턴(121')을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.

또한, 도시되지 않았으나, 또 다른 제1 그린시트(111') 위에 소정의 간격을 두고 복수 개의 제2 내부전극 패턴(122')을 형성할 수 있다.

다음으로, 도 6b에 도시된 바와 같이, 제1 내부전극 패턴(121')과 제2 내부전극 패턴(122')이 교차 적층되도록 제1 그린시트를 적층하여 도 6c에 도시된 바와 같이 제1 적층체(150')을 마련할 수 있다.

예를 들어, 제1 그린시트에 인쇄된 제1 내부 전극 패턴(121')의 중앙부와 또 다른 제1 그린시트에 인쇄된 제2 내부전극 패턴(122') 사이의 길이 방향 간격(d3)이 중첩되도록 적층될 수 있다.

또한, 제1 그린시트에 인쇄된 제1 내부 전극 패턴(121')의 폭 방향 간격(d4)와 또 다른 제1 그린시트에 인쇄된 제2 내부전극 패턴(122') 사이의 폭 방향 간격(d4)이 중첩되도록 적층될 수 있다.

상기 제2 적층체를 마련하는 단계(S2)는 상기 제1 적층체를 마련하는 단계(S1)와 별도로 수행된다.

상기 제2 적층체를 마련하는 단계는 먼저 도 6d에 도시된 바와 같이 액티브커버 형성을 위한 제2 그린시트(112')를 마련한 다음, 상기 제2 그린시트를 적층하여 도 6e에 도시된 바와 같이 제2 적층체(160a')를 마련할 수 있다.

상기 제2 그린시트(112')는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.

상기 제3 적층체를 마련하는 단계(S3)는 상기 제1 적층체를 마련하는 단계(S1) 및 상기 제2 적층체를 마련하는 단계(S2)와 별도로 수행된다.

상기 제3 적층체를 마련하는 단계는 먼저 도 6f에 도시된 바와 같이 외부커버 형성을 위한 제3 그린시트(113')를 마련한 다음, 상기 제3 그린시트를 적층하여 도 6g에 도시된 바와 같이 제3 적층체(160b')를 마련할 수 있다.

상기 제3 그린시트(113')는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.

나아가 상기 적층 세라믹 커패시터에 관한 실시예에서 설명한 바와 같이, 상기 제3 그린시트(113')는 여러 실시형태로 형성되어 잔탄 제거 속도를 향상시킬 수 있다.

예를 들어, 상기 제3 그린시트(113')는 기공 형성제를 포함하며, 이로인해 형성되는 외부 커버가 기공을 포함할 수 있으며, 외부커버의 기공율은 12 내지 43%일 수 있다.

다른 예로, 상기 제3 그린시트(113')는 상기 제2 그린시트 보다 큰 사이즈의 세라믹 파우더를 포함하여, 잔탄 제거 속도를 향상시킬 수 있다.

또 다른 예로, 상기 제3 그린시트(113')는 과산화된 금속 입자를 더 포함하여 소성 과정에서 상기 과산화된 금속 입자가 환원되면서 산소를 배출하도록 하여 잔탄 제고 속도를 향상시킬 수 있다.

제3 그린시트(113')에 관한 자세한 설명은 상술한 적층 세라믹 커패시터에 관한 설명과 중복되므로 여기서는 생략하도록 한다.

이후, 도 6h에 도시된 바와 같이 마련된 제1 적층체(150'), 제2 적층체(160a') 및 제3 적층체(160b')를 적층하여, 도 6i에 도시된 바와 같이 그린시트 적층체(110')를 형성할 수 있다.

다음으로, 상기 그린시트 적층체(110')를 가압한 뒤 도 6j에 도시된 바와 같이 상기 그린시트 적층체(110')를 절단한다. 예를 들어, 제1 그린시트에 인쇄된 제1 내부 전극 패턴(121')의 중앙부와 또 다른 제1 그린시트에 인쇄된 제2 내부전극 패턴(122') 사이의 길이 방향 간격(d3)이 중첩되는 영역(C1-C1) 및 제1 그린시트에 인쇄된 제1 내부 전극 패턴(121')의 폭 방향 간격(d4)과 또 다른 제1 그린시트에 인쇄된 제2 내부전극 패턴(122') 사이의 폭 방향 간격(d4)의 중첩된 영역(C2-C2)을 가로지르도록 C1-C1 절단선 및 C2-C2 절단선을 따라 개별 칩 사이즈로 절단 될 수 있다.

다음으로, 상기 그린시트 적층체(110')를 개별 칩 사이즈로 절단한 이후에 소성을 수행하여 세라믹 본체를 형성할 수 있다. 이에 제한되는 것은 아니나 소성은 1100℃ 내지 1300℃의 N₂-H₂ 분위기에서 수행될 수 있다. 상기 소성하는 단계 이전에 그린시트 적층체(110')를 가소하는 단계를 더 포함할 수 있다.

또는 상기 가소 및 소성 단계는 상기 그린시트 적층체(110')를 개별 칩 사이즈로 절단하기 이전에 수행할 수 있다.

다음으로 상기 내부전극이 노출된 세라믹 본체의 외부면에 외부전극을 형성할 수 있다.

본 발명의 일 실시형태에 의하면, 커버부 형성을 위한 제2 그린시트(112') 및 제3 그린시트(113')를 제1 적층체에 개별적으로 적층하지 않고 제2 적층체(160a') 및 제3 적층체(160b')로 먼저 제조한 다음 제1 적층체(150')에 적층함으로써, 액티브부 형성을 위한 제1 적층체(150')에 가해지는 적층 스트레스를 감소시킬 수 있다.

본 발명의 일 실시형태와 달리, 제1 적층체(150') 상에 복수의 제2 그린시트 및 제3 그린시트를 그린시트 단위로 반복하여 적층하여 제1 적층체(150') 상에 커버용 적층체를 형성하는 경우 제2 그린시트 및 제3 그린시트를 적층할 때마다 제1 적층체에 불균일한 압력이 가해지게되고, 이는 적층 스트레스로 작용한다.

제1 적층체에 적층 스트레스가 과도하게 가해지는 경우, 제1 적층체 내의 제1 그린시트 및 내부전극 패턴에 영향을 미쳐 절연파괴전압(BDV) 특성이 저하될 수 있고 내부전극 패턴의 번짐으로 전기적 단락(쇼트)가 발생할 수 있다.

도 7은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법의 변형예를 나타내는 흐름도이고, 도 8은 본 변형예의 특정 단계를 나타내는 단면도이다.

도 7를 참조하면, 본 변형예에 따른 적층 세라믹 커패시터의 제조방법은 내부전극 패턴이 형성된 제1 그린시트를 적층하여 제1 적층체를 마련하는 단계(S1'), 상기 제1 적층체를 마련하는 단계와 별도로 액티브커버를 형성하기 위한 제2 그린시트를 마련하는 단계(S2'), 상기 제1 적층체를 마련하는 단계 및 제2 그린시트를 마련하는 단계와 별도로 외부커버를 형성하기 위한 제3 그린시트를 마련하는 단계(S3'), 상기 제2 그린시트 및 제3 그린시트를 적층하여 커버용 적층체를 마련하는 단계(S4'), 상기 제1 적층체의 상측 및 하측 중 적어도 일측에 상기 커버용 적층체를 배치하여 그린시트 적층체를 마련하는 단계(S5') 및 상기 그린시트 적층체를 소성하는 단계(S6')를 포함한다.

예를 들어, 상기 커버용 적층체는 상기 제1 적층체의 상측 및 하측에 배치될 수 있다.

본 변형예에 의하면, 도 8에 도시된 바와 같이 상기 제2 그린시트(112') 및 상기 제3 그린시트(113')를 적층한 커버용 적층체(160')를 마련한 다음 상기 커버용 적층체(160')를 상기 제1 적층체(150')의 상측 및 하측 중 적어도 일측에 배치함으로 인하여, 제2 적층체 및 제3 적층체를 각각 상기 제1 적층체의 상측 및 하측중 적어도 일측에 배치하는 경우에 비하여 제1 적층체에 적층 스트레스가 가해지는 횟수를 더욱 줄일 수 있다.

적층 세라믹 커패시터의 실장 기판

도 7은 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이고, 도 8은 도 7의 C-C' 단면도이다.

도 7 및 도 8을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터(100) 및 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)을 포함한다. 상기 인쇄회로기판(210)은 인쇄회로기판(210)의 상면에 형성된 전극 패드(221, 222)를 포함한다.

상기 적층 세라믹 커패시터(100)는 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터로 이하에서는 자세한 설명은 중복을 피하기 위해 생략하도록 한다.

상기 전극 패드(221, 222)는 상기 적층 세라믹 커패시터(110)의 제1 외부전극(131) 및 제2 외부전극(132)과 각각 연결되는 제1 및 제2 전극 패드(221, 222)로 이루어질 수 있다.

이때, 적층 세라믹 커패시터(100)의 상기 제1 외부전극(131) 및 제2 외부전극(132)은 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.

실험 예

하기 표 1은 외부커버의 기공률에 따른 외부커버 내 잔탄량, 내부 크랙 발생률 및 세라믹 본체의 외관 크랙 발생불량 결과를 나타내는 데이터이다.

하기 표 1의 실험은 가로×세로×두께 치수가 약 1.0mm×0.5mm×0.5mm(오차 범위 ±10%)인 1005사이즈의 적층 세라믹 커패시터로 수행되었으며, 액티브부의 두께, 액티브 커버의 두께 및 외부커버의 두께는 모두 실질적으로 동일하게 제조되는 조건에서 수행되었다. 본 실험 예에서 액티브부의 두께는 약 0.25mm, 액티브 커버의 두께는 약 0.003mm, 외부커버의 두께는 약 0.125mm이었으며, 상기 액티브 커버 및 외부커버는 액티브부의 상측 및 하측에 모두 배치되었다.

표 1에서 잔탄량은 상기 세라믹 본체 형성을 위한 그린시트 적층체를 약 650℃ 내지 800℃에서 약 4시간 동안 가소 후 가소된 칩에 포함된 잔탄량을 측정하였다. 표 1에서 내부 크랙 발생률은 각 샘플에 해당하는 100개의 칩에 대하여 액티브부 또는 커버부 내에 크랙이 발생한 칩의 개수를 조사하여 측정하였다. 표 1에서 세라믹 본체의 외관 크랙 발생불량은 세라믹 본체를 연마한 후 외관에 크랙 발생 여부를 관찰하여 조사하였다. 상기 세라믹 본체를 외관으로 봤을 때, 세라믹 본체에 들뜬 영역이 있거나, 일부가 떨어져 나간 경우 외관 크랙이 발생한 것으로 보았다.

샘플	외부커버 기공률(vol%)	잔탄량(ppm)	내부크랙발생률(개/개)	외관크랙 발생불량
1*	3	263	76/100	○
2*	5	221	51/100	○
3*	8	177	13/100	○
4	12	125	0/100	○
5	15	118	0/100	○
6	19	112	0/100	○
7	24	107	0/100	○
8	28	102	0/100	○
9	33	95	0/100	○
10	36	93	0/100	○
11	40	84	0/100	○
12	43	81	0/100	○
13*	45	79	0/100	×
14*	49	74	0/100	×
15*	52	67	0/100	×
16*	55	60	0/100	×

*표는 비교 예를 나타냄.

○ : 외관크랙 발생

× : 외관크랙 미발생

상기 표 1을 참조하면 외부커버의 기공률이 12vol% 미만인 샘플 1 내지 3의 경우 잔탄 제거가 원활하지 않아 잔탄량이 높은 것을 확인할 수 있으며, 높은 잔탄량으로 인해 내부크랙이 발생률이 높은 것을 확인할 수 있다. 또한 외부커버의 기공율이 43vol%를 초과하는 샘플 13 내지 16의 경우, 내부크랙발생률은 낮았지만, 세라믹 본체의 강도저하로 세라믹 본체 연마 후 외관크랙 발생불량이 나타나는 것을 확인할 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 제1 유전체층
121, 122 : 내부전극
131, 132 : 외부전극
150 : 액티브부
160 : 커버부
200: 실장 기판
210: 인쇄회로기판
221, 222: 제1 및 제2 전극 패드
230: 솔더

Claims

번갈아 적층된 유전체층과 내부전극을 포함하는 액티브부; 및
상기 액티브부의 상측 및 하측 중 적어도 일측에 배치되는 커버부; 를 포함하고,
상기 커버부는 액티브커버 및 외부커버를 포함하며 상기 액티브커버는 상기 액티브부와 인접하여 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 외부커버의 잔탄 제거 속도는 액티브커버의 잔탄 제거 속도보다 빠른 적층 세라믹 커패시터.
제1항에 있어서,
상기 외부커버의 기공률은 상기 액티브커버의 기공률보다 높은 적층 세라믹 커패시터.
제3항에 있어서,
상기 외부커버의 기공률은 12 내지 43%인 적층 세라믹 커패시터.
제3항에 있어서,
상기 액티브커버의 기공률은 1% 이하인 적층 세라믹 커패시터.
제1항에 있어서,
상기 외부커버에 포함된 그레인의 평균 직경은 상기 액티브커버에 포함된 그레인의 평균 직경보다 큰 적층 세라믹 커패시터.
제1항에 있어서,
상기 외부커버에 포함된 그레인의 직경은 상기 액티브커버에 인접할수록 작은 적층 세라믹 커패시터.
제1항에 있어서,
상기 외부커버는 과산화된 금속이 환원되어 형성된 금속 입자를 포함하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 액티브커버의 두께는 0.5μm 내지 100μm인 적층 세라믹 커패시터.
제1항에 있어서,
상기 커버부의 두께는 상기 액티브부의 두께의 1/2 이상인 적층 세라믹 커패시터.
복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하는 액티브부 및 상기 액티브부의 상측 및 하측 중 적어도 일측에 배치된 커버부가 결합된 세라믹 본체; 및
상기 제1 및 제2 내부전극과 접속되도록 상기 세라믹 본체의 외부면에 배치되는 외부전극;을 포함하고,
상기 커버부는 액티브 보호부 및 두께 보강부를 포함하며 상기 액티브 보호부는 상기 액티브부와 인접하게 배치되며, 상기 두께 보강부는 상기 액티브 보호부의 외측에 배치되는 적층 세라믹 커패시터.
제11항에 있어서,
상기 세라믹 본체의 두께를 W1, 상기 세라믹 본체의 폭을 T1으로 규정할 때, 상기 두께 보강부는 0.95≤W1/T1≤1.05를 만족하도록 상기 액티브 보호부의 외측에 배치되는 적층 세라믹 커패시터.
제11항에 있어서,
상기 두께 보강부는 기공을 포함하며, 상기 두께 보강부의 기공율은 12 내지 43%인 적층 세라믹 커패시터.
제11항에 있어서,
상기 두께 보강부에 포함된 그레인의 평균 크기는 상기 액티브 보호부에 포함된 그레인의 평균 크기보다 큰 적층 세라믹 커패시터.
제11항에 있어서,
상기 두께 보강부에 포함된 그레인의 크기는 상기 액티브 보호부에 인접할수록 작은 적층 세라믹 커패시터.
제11항에 있어서,
상기 두께 보강부는 과산화된 금속이 환원되어 형성된 금속 입자를 포함하는 적층 세라믹 커패시터.
내부전극 패턴이 형성된 제1 그린시트를 적층하여 제1 적층체를 마련하는 단계;
상기 제1 적층체를 마련하는 단계와 별도로, 액티브커버를 형성하기 위한 제2 그린시트를 적층하여 제2 적층체를 마련하는 단계;
상기 제1 적층체 및 제2 적층체를 마련하는 단계와 별도로, 외부커버를 형성하기 위한 제3 그린시트를 적층하여 제3 적층체를 마련하는 단계;
상기 제1 적층체, 제2 적층체 및 제3 적층체를 적층하여 그린시트 적층체를 마련하는 단계; 및
상기 그린시트 적층체를 소성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법.
제17항에 있어서,
상기 제3 그린시트의 잔탄 배출 속도는 상기 제2 그린시트의 잔탄 배출속도 보다 빠른 적층 세라믹 커패시터의 제조방법.
제17항에 있어서,
상기 제3 그린시트는 기공 형성제를 포함하는 적층 세라믹 커패시터의 제조방법.
제17항에 있어서,
상기 제3 그린시트는 외부커버의 기공률이 12 내지 43%가 되도록 기공 형성제를 포함하는 적층 세라믹 커패시터의 제조방법.
제17항에 있어서,
상기 제3 그린시트에 포함된 유전체 입자의 평균 입경은 상기 제2 그린시트에 포함된 유전체 입자의 평균 입경보다 큰 적층 세라믹 커패시터의 제조방법.
제17항에 있어서,
상기 제3 그린시트는 과산화된 금속 입자를 포함하는 적층 세라믹 커패시터의 제조방법.
내부전극 패턴이 형성된 제1 그린시트를 적층하여 제1 적층체를 마련하는 단계;
상기 제1 적층체를 마련하는 단계와 별도로 액티브커버를 형성하기 위한 제2 그린시트를 마련하는 단계;
상기 제1 적층체를 마련하는 단계 및 제2 그린시트를 마련하는 단계와 별도로 외부커버를 형성하기 위한 제3 그린시트를 마련하는 단계;
상기 제2 그린시트 및 제3 그린시트를 적층하여 커버용 적층체를 마련하는 단계;
상기 제1 적층체의 상측 및 하측 중 적어도 일측에 상기 커버용 적층체를 배치하여 그린시트 적층체를 마련하는 단계; 및
상기 그린시트 적층체를 소성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법.
상부에 복수개의 전극 패드를 갖는 인쇄회로기판;
상기 인쇄회로기판 위에 설치된 상기 제1항 및 제11항 중 어느 한 항의 적층 세라믹 커패시터; 및
상기 전극 패드와 상기 적층 세라믹 커패시터를 연결하는 솔더;를 포함하는 적층 세라믹 커패시터의 실장 기판.