KR102620527B1 - 적층형 커패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하에 각각 배치되는 커버 영역을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커버 영역에 가스방출부가 형성되는 적층형 커패시터 및 그 제조 방법을 제공한다.

Description

적층형 커패시터 및 그 제조 방법{MULTILAYER CAPACITOR AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 적층형 커패시터 및 그 제조 방법에 관한 것이다.
적층형 커패시터는 소형이면서 고용량 구현이 가능하여 여러 가지 전자 기기에 사용되고 있다.
최근 전장, IT 제품에서 적층형 커패시터의 비중이 증가하면서 고객이 요구하는 요구 수준도 점점 높아지고 있다.
특히 적층형 커패시터가 고용량화 되어가면서 작은 사이즈이면서도 많은 내부 전극을 포함할 필요가 있고, 이에 적층형 커패시터에서 크랙과 관련된 불량이 증가하는 실정이다.
그 중에서도 특히 커패시터 바디의 액티브 영역과 커버 영역 간에 발생하는 크랙은 제품 품질의 신뢰성에 문제를 발생시킬 수 있는 대표적인 인자로 뽑히므로 이에 대한 개선이 요구되고 있다.
국내공개특허 2013/0102277 일본등록특허 제2779896호
본 발명의 목적은 액티브 영역과 커버 영역 사이에 발생하는 크랙을 감소시킬 수 있는 적층형 커패시터 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하에 각각 배치되는 커버 영역을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커버 영역에 가스방출부가 형성되는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 가스방출부는 상기 커버 영역에 형성되는 복수의 구멍일 수 있다.
본 발명의 일 실시 예에서, 상기 적층형 커패시터는, 상기 커버 영역의 상하에 각각 배치되는 외부 커버를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 배치되고 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 다른 측면은, 제1 바인더를 포함하는 제1 세라믹 시트 상에 제1 도전 패턴 및 제2 도전 패턴으로 이루어진 전극 패턴 복수 개를 길이 방향을 따라 일정 간격으로 형성하는 제1 단계; 상기 전극 패턴이 형성된 복수의 제1 세라믹 시트를 두께 방향을 따라 상기 제1 및 제2 도전 패턴이 서로 교호하도록 적층하여 제1 적층체를 마련하는 제2 단계; 상기 제1 적층체의 상하 면에 상기 제1 바인더에 비해 열분해 온도가 낮으며 전극 패턴에서 사용하는 제2 바인더를 포함하는 제2 세라믹 시트를 각각 적층하여 커버 영역을 갖는 제2 적층체를 마련하는 제3 단계; 상기 제2 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여, 상기 전극 패턴의 절단면을 기준으로 제2 도전 패턴을 갖는 부분은 제2 적층체의 일 단면을 통해 노출된 제2 내부 전극이 되고, 상기 전극 패턴의 절단 면을 기준으로 제1 도전 패턴을 갖는 부분은 제2 적층체의 타 단면을 통해 노출된 제1 내부 전극이 되며, 상기 제1 및 제2 내부 전극이 양 단면을 통해 번갈아 노출된 커패시터 바디를 마련하는 제4 단계; 및 상기 커패시터 바디의 양 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 제5 단계; 를 포함하고, 상기 제4 단계에서, 상기 커버 영역은 소성시 바인더가 반응하여 날라간 자리에 복수의 구멍이 형성되고, 상기 구멍을 통해 남아 있는 제1 바인더의 가스가 방출되도록 하는 적층형 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제3 단계 이후에, 상부 커버 영역의 상면에 복수의 제1 세라믹 시트를 더 적층하고, 하부 커버 영역의 하면에 복수의 제1 세라믹 시트를 더 적층하여, 외부 커버를 각각 더 형성하는 단계를 더 진행할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 단계는, 상기 제2 세라믹 시트는 제2 바인더의 함량이 제1 바인더의 함량 보다 더 클 수 있다.
본 발명의 일 실시 형태에 따르면, 커패시터 바디의 커버 영역에 내부 전극에서 사용하는 열분해 온도가 낮은 제2 바인더가 포함되어, 소성 과정에서 상기 제2 바인더가 커버 영역에 가스방출부를 형성하고, 이에 적층체의 내부에 잔존하는 가스가 가스방출부를 통해 용이하게 방출되어 커패시터 바디의 액티브 영역과 커버 영역의 사이에서 발생하는 크랙을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 의한 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 본 발명의 다른 실시 예를 개략적으로 나타낸 단면도이다.
도 5는 도 1에서 커패시터 바디의 잔탄 분포를 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 적층형 커패시터의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서 Z방향은 본 발명의 일 실시 예에서, 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 의한 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 나타낸 평면도이고, 도 3은 도 1의 I-I'선 단면도이다.
도 1 내지 도 3을 참조하여, 본 실시 예의 적층형 커패시터에 대해 설명한다.
본 실시 예의 적층형 커패시터(100)는 커패시터 바디(110)와 커패시터 바디(110)의 X방향의 양단에 각각 형성되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 마진부로서 Z방향으로 Z방향으로 상기 액티브 영역의 상하에 각각 배치되는 커버 영역(112, 113)을 포함할 수 있다.
이러한 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111) 상에 형성되어 Z방향으로 적층될 수 있으며, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 예의 커버 영역(112, 113)에는 가스방출부가 형성될 수 있다.
이때, 상기 가스방출부는 커버 영역(112, 113)에 소정 간격을 두고 분포되면서 각각 형성되는 빈 공간으로서의 복수의 구멍(112a, 113a)일 수 있다.
내부 전극의 제2 바인더는 반응 온도 영역대가 낮기 때문에 소성시 먼저 반응하게 되고, 일반적으로는 액티브 영역에서 반응하고 나온 가스는 모이게 되는데, 커버 영역에서의 유기물들의 반응 온도는 액티브 영역에서 더 높기 때문에 가스가 커버 영역 안에 모이게 되므로, 따라서 소성이 계속 진행됨에 따라 구조적으로 가장 취약한 커버 영역과 액티브 영역의 계면에서 크랙이 유발되는 것이다.
즉, 본 실시 예에서는, 적층형 커패시터(100)의 제조 공정 중 적층체를 소성하는 단계에서 커버 영역에 형성된 가스방출부를 통해 커패시터 바디 내부의 가스가 외부로 용이하게 방출되도록 하여, 액티브 영역과 커버 영역(112, 113) 간의 수축 팽창으로 인해 발생하는 액티브 영역과 커버 영역(112, 113) 사이의 크랙 발생 확률을 크게 감소시킬 수 있다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 단부와 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되며, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 서로 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 제1 접속부(131a)에서 커패시터 바디(110)의 제2, 제5, 제6 면(2, 5, 6)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되며, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 서로 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도 향상 등을 위해 제2 접속부(132a)에서 커패시터 바디(110)의 제2, 제5, 제6 면(2, 5, 6)의 일부까지 더 연장될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 표면에 형성되는 도금층을 더 포함할 수 있다.
상기 도금층은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 4는 본 발명의 다른 실시 예를 개략적으로 나타낸 단면도이다.
도 4를 참조하면, 커패시터 바디(110')에서 커버 영역(112, 113)의 상하에 외부 커버(114, 115)가 각각 더 배치될 수 있다.
외부 커버(114, 115)는 액티브 영역의 유전체층(111)과 동일한 재료로 이루어지고, 이에 내부에 가스방출부 및 가스방출부를 구성하기 위한 구멍이 형성되지 않는다.
앞서 실시 예의 경우, 커버 영역(112, 113)이 복수의 구멍(112a, 113a)에 의해 다공성(porous)한 형태가 되면서 이 구멍(112a, 113a)이 취약점이 되어 커패시터 바디(110)의 내습 신뢰성을 저하시킬 수 있다.
그러나, 도 4에서와 같이, 커패시터 바디(110')의 커버 영역(112, 113)의 상하에 가스방출부를 구성하는 구멍이 형성되지 않은 외부 커버(114, 115)를 각각 더 배치하면, 외부 커버(114, 115)가 외부로부터의 습기 및 이물질의 유입을 차단하여 커패시터 바디(110')의 내습 신뢰성이 저하되는 것을 방지할 수 있다.
이때, 제1 외부 전극(131)의 제1 밴드부(131b)는 상부 외부 커버(114)의 상면과 하부 외부 커버(115)의 하면에 배치될 수 있고, 제2 외부 전극(132)의 제2 밴드부(132b)는 상부 외부 커버(114)의 상면과 하부 외부 커버(115)의 하면에 배치될 수 있다.
이하, 본 발명의 적층형 커패시터를 제조하는 방법에 대해 설명한다.
먼저, 제1 바인더를 포함하는 복수의 제1 세라믹 시트를 마련한다.
제1 세라믹 시트는 커패시터 바디의 액티브 영역을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
다음으로, 제1 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 길이 방향을 따라 일정 간격을 두고 복수의 전극 패턴을 형성하는 제1 단계를 진행한다.
이때, 상기 전극 패턴은 제1 도전 패턴과 제2 도전 패턴을 포함한다.
또한, 전극 패턴을 형성하기 위한 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 전극 패턴에는 제1 바인더에 비해 열분해 온도가 낮은 제2 바인더가 포함된다.
다음으로, 전극 패턴이 형성된 복수의 제1 세라믹 시트를 두께 방향인 Z방향을 따라 제1 및 제2 도전 패턴이 서로 교호하도록 번갈아 적층하고 적층 방향인 Z방향으로부터 가압하여 제1 적층체를 마련하는 제2 단계를 진행한다.
다음으로, 제1 적층체의 상하 면에 적어도 1개 이상의 제2 세라믹 시트를 각각 적층하여 커버 영역을 갖는 제2 적층체를 마련하는 제3 단계를 진행한다.
이때, 상기 제2 세라믹 시트는 제1 세라믹 시트에 포함되는 제1 바인더와, 상기 제1 바인더에 비해 열분해 온도가 낮으며 전극 패턴에서 사용하는 제2 바인더와 동일한 성분의 제2 바인더를 포함하여 형성될 수 있다.
이때, 상기 제2 세라믹 시트는 제2 바인더 보다 제1 바인더의 함량이 상대적으로 더 많도록 형성될 수 있다.
또한, 후술하는 소성 공정시 커버 영역에서 내부 전극과 같은 반응 온도를 가지고 있는 부분, 즉 제2 바인더가 포함된 부분이 먼저 반응하면서 종래의 제1 바인더로만 이루어진 적층형 커패시터의 커버 영역에 비해 반응 개시 온도가 낮아지게 되고, 이에 소성 단계의 초기에 커버 영역에 가스방출부의 역할을 하는 구멍이 형성되는 것이다.
또한, 상기 제2 바인더는 상용화제를 포함할 수 있다.
여기서, 상기 상용화제는 제1 바인더와 제2 바인더의 고분자 결합을 증가시켜 제1 바인더와 제2 바인더 간의 물리적 및 화학적 결합이 부족한 것을 보충하고, 이에 제1 바인더와 제2 바인더가 서로 잘 붙어 분산이 보다 잘 이루어지도록 하는 역할을 할 수 있다.
한편, 상기 제2 적층체를 마련하는 제3 단계 이후에, 경우에 따라, 상부 커버 영역의 상면에 복수의 제1 세라믹 시트를 더 적층하고, 하부 커버 영역의 하면에 복수의 제1 세라믹 시트를 더 적층하여, 외부 커버를 각각 더 형성하는 단계를 추가로 진행할 수 있다.
상기 외부 커버는 커패시터 바디의 내습 신뢰성이 저하되는 것을 방지하는 역할을 할 수 있다.
다음으로, 상기 제2 적층체를 절단선을 따라 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성한 후 연마하여 제1 및 제2 내부 전극을 갖는 커패시터 바디를 마련하는 제4 단계를 진행한다.
이때, 커패시터 바디는, 상기 전극 패턴의 절단면을 기준으로 제2 도전 패턴을 갖는 부분은 제2 적층체의 일 단면을 통해 노출된 제2 내부 전극이 되고, 상기 전극 패턴의 절단 면을 기준으로 제1 도전 패턴을 갖는 부분은 제2 적층체의 타 단면을 통해 노출된 제1 내부 전극이 되며, 상기 제1 및 제2 내부 전극이 양 단면을 통해 번갈아 노출되도록 적층되는 구조를 갖게 된다.
또한, 커패시터 바디에서, 상기 커버 영역은 소성시 제2 바인더가 반응하여 날라간 자리에 복수의 구멍이 형성되고, 상기 구멍을 통해 커패시터 바디에 잔류하는 제1 바인더의 가스가 방출되도록 한다. 이때, 상기 구멍을 통해 남아 있는 제2 바인더의 가스도 함께 방출될 수 있다.
다음으로, 커패시터 바디의 양 단면에 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 제5 단계를 진행한다.
이때, 필요시 제1 및 제2 외부 전극을 형성하는 제5 단계 이후에, 제1 및 제2 외부 전극의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층(미도시)을 더 형성할 수 있다.
상기 도금에 사용되는 물질로는 니켈 또는 주석, 니켈-주석-합금 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 필요시 상기 제1 및 제2 도금층은 니켈 도금층과 주석 도금층을 제1 및 제2 외부 전극의 표면에 순서대로 적층하여 구성할 수 있다.
종래의 적층형 커패시터는 제조시 유전체층과 내부 전극을 적층하고 압착하여 적층체를 형성하고 소성하는 단계에서, 커패시터 바디의 내부에 바인더 성분이 남아 있어 내부 전극 또는 유전체층의 소결이 일어나기 전까지는 액티브 영역과 커버 영역이 접합 되어 있다.
하지만, 소성시 내부 전극과 유전체층이 수축하거나 또는 팽창하는 거동의 차이가 발생하고, 이로 인해 커버 영역과 액티브 영역에 포함된 바인더의 가스가 최외각의 내부 전극 쪽으로 집중되어 방출되면서 액티브 영역과 커버 영역 사이에서 크랙이 발생하게 된다.
이에 종래에는 커버 영역과 액티브 영역 간의 수축율을 조성 별로 평가하여 크랙 발생 PPM을 분석한 후 이에 따라 커버 영역의 조성을 선정하여 적층형 커패시터를 제조하였으나, 이는 매우 번거로운 작업일 뿐만 아니라 생산 효율을 저하시키는 원인이 되는 것이다.
그러나, 본 실시 예에서는, 이러한 소성시의 거동을 제어하기 위해 커버 영역에 제2 바인더가 포함되고, 이 제2 바인더가 소성시 액티브 영역의 내부 전극과 동일하게 반응하며 날라가게 되면서 커패시터 바디의 커버 영역에 복수의 구멍을 형성하고, 이 구멍이 가스방출부를 형성하도록 한다.
이에 상기 가스방출부를 통해 커버 영역에 남아있는 가스와 액티브 영역의 가스가 배출되면서 종래의 잔류 가스가 최외각의 내부 전극 쪽으로 집중되어 방출되는 것을 방지할 수 있으며, 따라서 액티브 영역과 커버 영역 사이에서 크랙이 발생하는 것도 감소시킬 수 있다.
도 5는 도 1에서 커패시터 바디의 잔탄 분포를 나타낸 그래프이다.
도 5에서와 같이, 적층형 커패시터는, A 보다 B 방향으로의 확산(diffusion) 속도가 더 빠르기 때문에, 커버 영역과 액티브 영역이 만나는 지점에 잔탄이 집중되어 가장 많은 잔탄이 발생하는 것을 알 수 있다. 도 5에서 가운데 큰 화살표는 시간 또는 온도가 증가한다는 것을 나타낸다.
이는 액티브 영역 내의 반응 개시가 빠르기 때문이다. 즉, 소성시 액티브 영역 내의 반응으로 인하여 발생한 바인더의 가스는 밖으로 빠져나가기 위한 부분을 찾게 되는데, 커패시터 바디에서 제1 및 제2 외부 전극에 의해 커버되지 않고 외부로 노출되어 있는 부분에서 가스 방출이 주로 이루어지게 된다.
그러나, 커버 영역은 반응 개시 온도가 액티브 영역 보다 낮기 때문에 이러한 바인더의 가스가 커버 영역의 상하 부분을 통해서는 쉽게 빠져 나가지 못하고, 주로 커패시터 바디의 길이 방향으로 배출될 수 밖에 없으며, 이에 구조적으로 가장 취약한 부분인 액티브 영역과 커버 영역의 계면에서 가장 많은 가스의 배출이 이루어지게 된다.
따라서, 일부 가스가 빠져 나가지 못한 상태에서 더 높은 온도로 소성이 진행되면 액티브 영역과 커버 영역 사이에 크랙이 쉽게 발생하게 되는 것이다.
본 실시 예에서는, 커버 영역에서 내부 전극에 사용된 제2 바인더를 포함시켜 커버 영역에 복수의 구멍으로 이루어진 가스방출부를 확보할 수 있다.
이에, 적층형 커패시터의 제조 공정 중 소성 단계에서 이 가스방출부를 통해 제2 바인더의 잔류 가스 및 제1 바인더의 가스가 빠져 나갈 수 있다.
이는 종래의 커버 영역에서와는 달리 소성 단계에서 본 실시 예의 제2 바인더가 반응하게 되고, 상기 제2 바인더가 날라간 자리에 공극 형태로 된 가스방출용 구멍이 형성되며, 이 구멍이 가스방출구의 역할을 하기 때문이다.
이렇게 커버 영역에 가스방출구를 만들게 되면 커버 영역에 모여 있던 가스가 소성시 예를 들어 800 내지 1,000℃ 이상의 고온으로 가기 전에 먼저 빠져나가게 되어 액티브 영역과 커버 영역 간의 크랙을 방지할 수 있다.
실험 예
아래 표 1은 제1 바인더 또는 제2 바인더를 이용하여 세라믹 시트를 만들고 각 세라믹 시트의 열분해 온도를 TG-DTA로 측정한 결과를 나타낸 것이다. 샘플 1은 제1 바인더 100%로 이루어지는 세라믹 시트이고, 샘플 2는 제1 바인더와 제2 바인더를 7:3(제1 바인더:제2 바인더)의 비율로 혼합한 세라믹 시트이고, 샘플 3은 제1 바인더와 제2 바인더를 8:2(제1 바인더: 제2 바인더)의 비율로 혼합한 세라믹 시트이고, 샘플 4는 샘플 2에 분산성 개선을 위한 상용화제를 더 추가한 세라믹 시트이다.
샘플 1 샘플 2 샘플 3 샘플 4
열분해 시작 온도 (℃) 379.8 352.9 362.3 355.6
열분해 온도는 소성 진행시 여러 작용을 하는 중요한 인자이다.
표 1을 참조하면, 제1 바인더 100%로 이루어진 샘플 1의 경우 379.8℃에서 열분해가 시작된다. 그러나, 제2 바인더를 포함하고 있는 샘플 2 내지 샘플 4의 경우 샘플 1에 비해 상대적으로 낮은 온도에서 열분해가 시작되는 것을 알 수 있다.
아래 표 2는 표 1의 각각의 샘플로 된 세라믹 시트를 이용하여 내부 전극이 없는 길이*폭*높이가 10mm*5mm*5mm인 적층체를 제작하고 TG-DTA로 열분해 온도를 측정한 결과를 나타낸 것이다. 즉, 표 2는 샘플 6 내지 8의 적층체에서 실제 잔탄이 샘플 5에 비해 얼마나 더 빠져나가는지를 확인하기 위한 실험이다.
샘플 5 샘플 6 샘플 7 샘플 8
열분해 개시 온도 (℃) 262.6 260.4 261.4 243.7
가스 잔량 (%) 84.26 81.38 81.45 80.74
표 2를 참조하면, 샘플 6 내지 8의 경우 샘플 5에 비해 소성을 진행할 때 열분해 거동 확인시 열분해 개시 온도가 더 낮아져 잔탄도 더 낮아지는 것을 확인할 수 있다.
즉, 적층체에 제2 바인더가 포함되면 열분해 개시 온도를 낮출 수 있게 되고, 이에 적층체에 공극인 다수의 구멍을 형성할 수 있으며, 이 구멍을 통해 소성시 적층체의 가스가 더 용이하게 방출되면서 적층체 내부의 가스 잔량을 낮출 수 있는 것이다.
아래 표 3은 표 2의 세라믹 시트로 커버 영역을 형성하여 내부 전극을 갖는 적층형 커패시터를 길이*폭*높이가 10mm*5mm*5mm인 사이즈로 제작한 후 8585 신뢰성 실험을 각각 한 결과를 나타낸 것이다. 이때, 샘플 9는 400개를 테스트하였고, 샘플 10, 샘플 11 및 샘플 12는 각각 800개를 테스트하였다.
샘플 9는 샘플 1의 세라믹 시트를 사용하였고, 샘플 10은 샘플 2의 세라믹 시트를 사용하였고, 샘플 11은 샘플 3의 세라믹 시트를 사용하였고, 샘플 12는 샘플 11에서 추가로 커버 영역의 상하 면에 외부 커버를 더 형성한 것이다.
실험명 샘플 9 샘플 10 샘플 11 샘플 12
8585 불량 2개 불량 10개 불량 2개 불량 0개
표 3을 보면, 8585 테스트에서, 샘플 9의 경우 불량이 발생하였고, 샘플 10의 경우 불량 개수가 샘플 9 보다 더 증가되었다. 이는 샘플 10의 경우 커버 영역에 다수의 구멍이 형성되면서 이러한 구멍을 통해 습기 및 이물질의 침투가 용이해지기 때문이다.
그러나, 샘플 11의 경우 8585 테스트에서 불량 수량이 줄어드는 것을 확인하였다. 이는 커버 영역에 포함된 제1 바인더의 양이 샘플 10 보다 많아지면서 커버 영역에 형성되는 구멍의 개수가 샘플 9 보다 적어지기 때문이다.
또한, 커버 영역의 상하 면에 외부 커버가 더 형성된 샘플 12의 경우, 8585 테스트에서 불량이 나타나지 않았다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110, 110': 커패시터 바디
111: 유전체층
112, 113: 커버 영역
112a, 113a: 구멍
114, 115: 외부 커버
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부

Claims (8)

  1. 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하에 각각 배치되는 커버 영역을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및
    상기 커버 영역의 상하에 각각 배치되는 외부 커버; 를 포함하고,
    상기 커버 영역은 복수의 구멍으로 이루어진 가스방출부를 포함하고,
    상기 외부 커버에는 가스방출부가 마련되지 않는, 적층형 커패시터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 배치되고 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 적층형 커패시터.
  6. 제1 바인더를 포함하는 제1 세라믹 시트 상에 제1 도전 패턴 및 제2 도전 패턴으로 이루어진 전극 패턴 복수 개를 길이 방향을 따라 일정 간격으로 형성하는 제1 단계;
    상기 전극 패턴이 형성된 복수의 제1 세라믹 시트를 두께 방향을 따라 상기 제1 및 제2 도전 패턴이 서로 교호하도록 적층하여 제1 적층체를 마련하는 제2 단계;
    상기 제1 적층체의 상하 면에 상기 제1 바인더와 상기 제1 바인더에 비해 열분해 온도가 낮으며 전극 패턴에서 사용하는 제2 바인더를 포함하는 제2 세라믹 시트를 각각 적층하여 커버 영역을 갖는 제2 적층체를 마련하는 제3 단계;
    상기 제2 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여, 상기 전극 패턴의 절단면을 기준으로 제2 도전 패턴을 갖는 부분은 제2 적층체의 일 단면을 통해 노출된 제2 내부 전극이 되고, 상기 전극 패턴의 절단 면을 기준으로 제1 도전 패턴을 갖는 부분은 제2 적층체의 타 단면을 통해 노출된 제1 내부 전극이 되며, 상기 제1 및 제2 내부 전극이 양 단면을 통해 번갈아 노출된 커패시터 바디를 마련하는 제4 단계; 및
    상기 커패시터 바디의 양 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 제5 단계; 를 포함하고,
    상기 제4 단계에서, 상기 커버 영역은 소성시 제2 바인더가 반응하여 날라간 자리에 복수의 구멍이 형성되고, 상기 구멍이 가스방출부가 되어 상기 구멍을 통해 남아 있는 제1 바인더의 가스가 방출되도록 하고,
    상기 제3 단계 이후에, 상부 커버 영역의 상면에 복수의 제1 세라믹 시트를 더 적층하고, 하부 커버 영역의 하면에 복수의 제1 세라믹 시트를 더 적층하여, 외부 커버를 각각 더 형성하는 단계를 더 포함하고, 상기 외부 커버에는 가스 방출부가 형성되지 않는, 적층형 커패시터의 제조 방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 제3 단계에서, 상기 제2 세라믹 시트는 제2 바인더의 함량이 제1 바인더의 함량 보다 큰 적층형 커패시터의 제조 방법.
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