KR102202487B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 복수의 제1 및 제2 내부 전극을 포함하는 액티브층의 폭을 AT, 제1 내부 전극의 제1 또는 제2 리드부와 제2 내부 전극의 제3 리드부의 간격을 LG로 규정할 때, 0.00044 m(미터, meter) ≤ LG*log[1/AT] ≤ 0.00150 m를 만족하는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
최근 전자 제품이 소형화 및 고용량화 됨에 따라 전자 제품에 사용되는 전자 부품도 소형화 및 고용량화가 요구되고 있다.
이 중 적층 세라믹 커패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있으며, 적용되는 전자 부품이 소형화 및 고용량화 될수록 적층 세라믹 커패시터의 ESL 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커지게 된다.
특히, IC의 고성능화에 따라 디커플링 커패시터의 사용이 증가되고 있으며, 이에 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시키고 이로 인하여 커패시터의 인덕턴스를 줄일 수 있는 수직 적층형 3단자 구조의 MLCC인 소위 “LICC(Low Inductance Chip Capacitor)”의 수요가 증대되고 있다.
한국공개특허 제2008-0110180호
본 발명의 목적은, 저 ESL 특성을 극대화할 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 복수의 제1 및 제2 내부 전극을 포함하는 액티브층의 폭을 AT, 제1 내부 전극의 제1 또는 제2 리드부와 제2 내부 전극의 제3 리드부의 간격을 LG로 규정할 때, 0.00044 m(미터, meter) ≤ LG*log[1/AT] ≤ 0.00150 m를 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 형태에 따르면, 액티브층의 폭과, 제1 내부 전극의 제1 또는 제2 리드부와 제2 내부 전극의 제3 리드부의 간격을 조절하여 적층 세라믹 커패시터의 저ESL 특성을 극대화시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터 중 세라믹 바디를 뒤집어 나타낸 사시도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 4는 도 1의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 6은 도 5의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 7은 도 5의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 9는 도 8의 적층 세라믹 커패시터 중 세라믹 바디를 나타낸 사시도이다.
도 10은 도 8의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 11은 도 8의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 12는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 13은 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 적층 세라믹 커패시터 중 세라믹 바디를 뒤집어 나타낸 사시도이고, 도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 4는 도 1의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 바디(110)와, 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브층과, 제1 내지 제3 외부 전극(133, 134, 136)을 포함한다.
즉, 본 실시 형태의 적층 세라믹 커패시터(100)는 총 3개의 외부 단자를 갖는 일명 3단자 커패시터로 볼 수 있다.
세라믹 바디(110)는 서로 마주보는 두께 방향의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 마주보는 길이 방향의 제3 면(S3) 및 제4 면(S4)과, 서로 마주보는 폭 방향의 제5 및 제6 면(S5, S6)을 가질 수 있다.
이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 바디(110)의 제1 면(S1)으로 정의하여 설명하기로 한다.
이러한 세라믹 바디(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있다. 다만, 이러한 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 내부 전극을 갖는 액티브층과, 폭 방향의 마진부로서 상기 액티브층의 폭 방향의 양 측면에 각각 형성된 커버층(112, 113)을 포함할 수 있다.
상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
또한, 유전체층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어 400 nm 이하로 조절될 수 있다.
커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
또한, 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 폭 방향의 양 측면에 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 세라믹 바디(110)의 내부에 형성되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다. 이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(S3, S4)로부터 일정거리 이격되게 배치될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 이웃하는 내부 전극과 중첩되어 용량 형성에 기여하는 용량부 및 상기 용량부의 일부가 연장되어 세라믹 바디(110)의 외부로 인출되는 리드부를 포함한다.
이때, 상기 리드부는 특별히 제한되는 것은 아니나, 예를 들어 상기 용량부를 구성하는 내부 전극의 세라믹 바디(110)의 길이 방향 길이에 비하여 더 짧은 길이를 가질 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서, 제1 및 제2 리드부(121b, 121b')는 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 제1 내부 전극(121)에서 세라믹 바디(110)의 실장 면인 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.
제3 리드부(122b)는 제1 및 제2 리드부(121b, 121b') 사이에 배치되며, 제2 내부 전극(122)에서 세라믹 바디(110)의 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.
제1 및 제2 외부 전극(133, 134)은 서로 같은 극성을 갖는 전극으로서, 세라믹 바디(110)의 제1 면(S1)에 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제1 및 제2 리드부(121b, 121b')와 각각 접촉되어 전기적으로 접속된다.
이러한 제1 및 제2 외부 전극(133, 134)은 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.
제3 외부 전극(136)은 제1 및 제2 외부 전극(133, 134)과 다른 극성을 갖는 전극으로서, 본 실시 형태에서는 그라운드 단자로 활용될 수 있다.
제3 외부 전극(136)은 제1 및 제2 외부 전극(133, 134) 사이에 배치되며, 세라믹 바디(110)의 제1 주면(S1)을 통해 노출된 제3 리드부(122b)와 접촉되어 전기적으로 접속된다.
이러한 제3 외부 전극(136)은 세라믹 바디(110)의 제1 주면(S1)에서 세라믹 바디(110)의 폭 방향의 제3 및 제4 측면(S5, S6)의 일부까지 연장되게 형성될 수 있다.
이때, 제1 내지 제3 외부 전극의 두께는 10 내지 40 ㎛이 될 수 있다. 이때, 적층 세라믹 커패시터(100)의 ESL은 50 pH 이하의 값을 가지게 될 수 있다.
또한, 이 경우 제1 및 제2 외부 전극(133, 134)과 제3 외부 전극(136)의 간격이 작기 때문에 이로 인해 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.
이러한 제1 내지 제3 외부 전극(133, 134, 136)은 3중 층 구조로서, 각각의 대응되는 내부 전극의 리드부와 접촉되어 연결되는 제1 내지 제3 도전층(133a, 134a, 136a)과, 제1 내지 제3 도전층(133a, 134a, 136a)을 덮도록 형성된 제1 내지 제3 니켈(Ni) 도금층(133b, 134b, 136b)과, 제1 내지 제3 니켈 도금층(133b, 134b, 136b)을 덮도록 형성된 제1 내지 제3 주석(Sn) 도금층(133c, 134c, 136c)을 포함한다.
제1 내지 제3 도전층(133a, 134a, 136a)은 제1 및 제2 내부 전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있다. 그러나, 본 발명은 이에 제한되지는 않으며, 예를 들어 구리(Cu), 은(Ag) 및 니켈(Ni) 등의 금속 분말로 형성될 수 있으며, 이러한 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
이하, 본 실시 형태에 따른 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수와 신뢰성 확보 여부 및 ESL에 대한 관계를 설명한다.
도 3을 참조하면 세라믹 바디(110)의 액티브층의 폭을 AT, 제1 리드부(121b) 또는 제2 리드부(121b')와 제3 리드부(122b)의 간격을 LG로 규정할 때, 칩의 용량 형성 영역 두께와 내부 전극 리드부 간의 거리의 비는, 0.00044 m ≤ LG*log[1/AT] ≤ 0.00150 m를 만족할 수 있다. 여기서, 상기 수치 0.00044와 0.00150의 단위 m은 미터(meter)이다. 즉, 0.00044 m는 440㎛이고, 0.00150 m는 500㎛를 나타낸다. 이 경우, 적층 세라믹 커패시터(100)의 ESL이 50 pH 이하의 값을 가지게 된다.
여기서, 세라믹 바디(110)의 액티브층의 폭(AT)은 전류 폭과 관련되며 그 값이 클수록 자기속(magnetic flux)가 서로 상쇄되어 ESL 값이 작아지게 된다. 전류 폭은 이상적인 경우 도선 단면적의 지름과 유사하므로, log[1/AT]와 비례하는 것이다.
또한, 제1 리드부(121b) 또는 제2 리드부(121b')와 제3 리드부(122b)의 간격(LG)는 전류 길이와 관련되며 그 값이 작아질수록 전류루프의 면적이 작아져 ESL 값이 작아지는 것이다.
또한, 제1 리드부(121b) 또는 제2 리드부(121b')와 제3 리드부(122b)의 간격 LG는 100 ㎛를 초과하는 것이 바람직하다.
이때, 제1 리드부(121b) 또는 제2 리드부(121b')와 제3 리드부(122b)의 간격 LG가 100 ㎛ 이하인 경우 리드부 간 간격이 너무 좁아져 실장 불량이 나타날 수 있다.
도 4를 참조하여 제1 내지 제3 도전층(133a, 134a, 136a)의 두께를 CT, 제1 내지 제3 니켈 도금층의 두께(133b, 134b, 136b)를 NT, 제1 내지 제3 주석 도금층(133c, 134c, 136c)의 두께를 ST, 니켈 도금층과 주석 도금층의 두께의 합을 PT로 규정한다.
여기서, 제1 내지 제3 도전층(133a, 134a, 136a)의 두께 CT는 5 내지 25 ㎛일 수 있다.
또한, 제1 내지 제3 니켈 도금층(133b, 134b, 136b)의 두께 NT는 2 ㎛ 이상일 수 있다.
또한, 제1 내지 제3 주석 도금층(133c, 134c, 136c)의 두께 ST는 3 ㎛ 이상일 수 있다.
또한, 니켈 도금층과 주석 도금층의 두께의 합 PT는 15 ㎛ 이하일 수 있다.
위와 같은 제1 내지 제3 외부 전극의 두께 설정에 의해 도금액 침투에 의한 신뢰성 저하 또한 방지할 수 있다. 이에 대한 자세한 내용은 아래 실험 예에서 설명하기로 한다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 상기 세라믹 그린 시트의 제1 면으로 노출되는 제1 및 제2 리드부를 갖는 제1 내부 전극 및 상기 제1 및 제2 리드부와 이격되어 상기 세라믹 그린 시트의 제1 주면으로 노출되는 제3 리드부를 갖는 제2 내부 전극을 형성한다.
다음으로, 상기 세라믹 그린 시트를 약 200 층으로 적층하되, 제1 및 제2 내부 전극이 형성되지 않은 세라믹 그린 시트를 양 측에 더 적층하여 적층체를 제조하고, 이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
다음으로, 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
다음으로, 약 1,200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하여 세라믹 바디를 마련하였다.
소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.0 mm ×0.5 mm(L×W, 1005 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였다.
다음으로, 세라믹 바디의 제1 면에 제1 및 제2 내부 전극의 제1 내지 제3리드부와 각각 대응되게 제1 내지 제3 외부 전극을 형성하는 공정을 거쳐 적층 세라믹 커패시터를 완성하고, 고온부하 발생여부, 신뢰성 접합 여부, 납땜 불량 여부 및 등가 직렬 인덕턴스(ESL) 측정 테스트를 실시하여 표 1 내지 표 6에 나타내었다.
각 시험은 샘플 시료 100 개에 대하여 수행되었다. 이때, 상기 제1 또는 제2 리드부와 상기 제3 또는 제4 리드부의 간격 LG는 400 ㎛로 설정하였다.
여기서, 불량율이 0.01% 미만인 경우를 아주 양호 ◎, 불량율이 0.01~1% 미만인 경우를 양호 ○, 불량율이 1~50% 미만인 경우를 불량 △, 불량율이 50% 이상인 경우를 아주불량 ×로 판단하였으며, 등가 직렬 인덕턴스(ESL) 값은 50 pH 이하인 경우를 양호로 판단하였다.
도전층
두께
(CT,um)		 Ni 도금층
두께
(NT,um)		 Sn 도금층
두께
(ST,um)		 PT
(NT+ST)		 TS
(CT+NT+ST) 		고온부하
(105도 2Vr) 		신뢰성 납땜
불량		 ESL
(pH)
3 1 2 3 6 X X X 24
3 4 7 X X ○ 25
5 6 9 X X ◎ 27
9 10 13 X X ◎ 28
3 2 2 4 7 X ○ X 25
3 5 8 X ○ ○ 25
5 7 10 X ○ ◎ 26
9 11 14 X ○ ◎ 28
3 3 2 5 8 X ◎ X 26
3 6 9 X ◎ ○ 27
5 8 11 X ◎ ◎ 27
9 12 15 X ◎ ◎ 29
3 5 2 7 10 X ◎ X 27
3 8 11 X ◎ ○ 27
5 10 13 X ◎ ◎ 28
9 14 17 X ◎ ◎ 30
3 9 2 11 14 X ◎ X 28
3 12 15 X ◎ ○ 29
5 14 17 X ◎ ◎ 30
9 18 21 X ◎ ◎ 31
상기 표 1을 참조하면, 외부 전극의 도전층의 두께가 3 ㎛ 인 경우 모든 시료에서 ESL이 낮게 나타났으나, 니켈 도금층 및 주석 도금층의 두께에 관계없이 모든 시료에서 고온 부하 불량이 나타남을 알 수 있다.
도전층
두께
(CT,um)		 Ni 도금층
두께
(NT, um)		 Sn 도금층
두께
(ST, um) 		PT
(NT+ST) 		TS
(CT+NT+ST) 		고온부하
(105도 2Vr) 		신뢰성 납땜불량 ESL
(pH)
5 1 2 3 8 ○ X X 25
3 4 9 ○ X ○ 27
5 6 11 ○ X ◎ 28
9 10 15 ○ X ◎ 29
5 2 2 4 9 ○ ○ X 27
3 5 10 ○ ○ ○ 27
5 7 12 ○ ○ ◎ 28
9 11 16 ○ ○ ◎ 30
5 3 2 5 10 ○ ◎ X 27
3 6 11 ○ ◎ ○ 29
5 8 13 ○ ◎ ◎ 28
9 12 17 ○ ◎ ◎ 31
5 5 2 7 12 ○ ◎ X 29
3 8 13 ○ ◎ ○ 29
5 10 15 ○ ◎ ◎ 30
9 14 19 ○ ◎ ◎ 32
5 9 2 11 16 ○ ◎ X 30
3 12 17 ○ ◎ ○ 31
5 14 19 ○ ◎ ◎ 32
9 18 23 ○ ◎ ◎ 33
상기 표 2를 참조하면, 외부 전극의 도전층의 두께가 5 ㎛ 인 경우 모든 시료에서 ESL이 낮게 나타났으며, 고온 부하 불량도 양호하게 나타남을 알 수 있다.
그러나, 니켈 도금층의 두께가 1 ㎛인 모든 시료에서 신뢰성 불량이 나타났으며, 니켈 도금층의 두께가 2 ㎛ 이상인 경우에도 주석 도금층의 두께가 2 ㎛인 경우에는 납땜 불량이 나타남을 알 수 있다.
도전층
두께
(CT,um) 		Ni 도금층
두께
(NT, um) 		Sn 도금층
두께
(ST, um) 		PT
(NT+ST) 		TS
(CT+NT+ST) 		고온부하
(105도 2Vr) 		신뢰성 납땜불량 ESL
(pH)
7 1 2 3 10 ◎ X X 26
3 4 11 ◎ X ○ 29
5 6 13 ◎ X ◎ 29
9 10 17 ◎ X ◎ 31
7 2 2 4 11 ◎ ○ X 29
3 5 12 ◎ ○ ○ 29
5 7 14 ◎ ○ ◎ 30
9 11 18 ◎ ○ ◎ 32
7 3 2 5 12 ◎ ◎ X 28
3 6 13 ◎ ◎ ○ 31
5 8 15 ◎ ◎ ◎ 30
9 12 19 ◎ ◎ ◎ 33
7 5 2 7 14 ◎ ◎ X 31
3 8 15 ◎ ◎ ○ 30
5 10 17 ◎ ◎ ◎ 32
9 14 21 ◎ ◎ ◎ 34
7 9 2 11 18 ◎ ◎ X 32
3 12 19 ◎ ◎ ○ 32
5 14 21 ◎ ◎ ◎ 33
9 18 25 ◎ ◎ ◎ 35
상기 표 3을 참조하면, 외부 전극의 도전층의 두께가 7 ㎛ 인 경우 모든 시료에서 ESL이 낮게 나타났으며, 고온 부하 불량도 매우 양호하게 나타남을 알 수 있다.
그러나, 니켈 도금층의 두께가 1 ㎛인 모든 시료에서 신뢰성 불량이 나타났으며, 니켈 도금층의 두께가 2 ㎛ 이상인 경우에도 주석 도금층의 두께가 2 ㎛인 경우에는 납땜 불량이 나타남을 알 수 있다.
도전층
두께
(CT,um)		 Ni 도금층
두께
(NT,um)		 Sn 도금층
두께
(ST,um)		 PT
(NT+ST)		 TS
(CT+NT+ST) 		고온부하
(105도 2Vr) 		신뢰성 납땜
불량		 ESL
(pH)
12 1 2 3 15 ◎ X X 30
3 4 16 ◎ X ○ 34
5 6 18 ◎ X ◎ 34
9 10 22 ◎ X ◎ 35
12 2 2 4 16 ◎ ○ X 34
3 5 17 ◎ ○ ○ 34
5 7 19 ◎ ○ ◎ 35
9 11 23 ◎ ○ ◎ 37
12 3 2 5 17 ◎ ◎ X 33
3 6 18 ◎ ◎ ○ 36
5 8 20 ◎ ◎ ◎ 34
9 12 24 ◎ ◎ ◎ 38
12 5 2 7 19 ◎ ◎ X 35
3 8 20 ◎ ◎ ○ 35
5 10 22 ◎ ◎ ◎ 37
9 14 26 ◎ ◎ ◎ 38
12 9 2 11 23 ◎ ◎ X 37
3 12 24 ◎ ◎ ○ 37
5 14 26 ◎ ◎ ◎ 38
9 18 30 ◎ ◎ ◎ 40
상기 표 4를 참조하면, 외부 전극의 도전층의 두께가 12 ㎛ 인 경우 모든 시료에서 ESL이 낮게 나타났으며, 고온 부하 불량도 매우 양호하게 나타남을 알 수 있다.
특히, 니켈 도금층의 두께가 3 ㎛ 이상인 경우에는 신뢰성 또한 매우 양호하게 나타났다.
그러나, 니켈 도금층의 두께가 1 ㎛인 모든 시료에서 신뢰성 불량이 나타났으며, 니켈 도금층의 두께가 2 ㎛ 이상인 경우에도 주석 도금층의 두께가 2 ㎛인 경우에는 납땜 불량이 나타남을 알 수 있다.
도전층
두께
(CT,um)		 Ni 도금층
두께
(NT,um)		 Sn 도금층
두께
(ST,um)		 PT
(NT+ST)		 TS
(CT+NT+ST) 		고온부하
(105도 2Vr) 		신뢰성 납땜
불량		 ESL
(pH)
25 1 2 3 28 ◎ X X 43
3 4 29 ◎ X ○ 46
5 6 31 ◎ X ◎ 45
9 10 35 ◎ X ◎ 48
25 2 2 4 29 ◎ ○ X 45
3 5 30 ◎ ○ ○ 46
5 7 32 ◎ ○ ◎ 47
9 11 36 ◎ ○ ◎ 48
25 3 2 5 30 ◎ ◎ X 44
3 6 31 ◎ ◎ ○ 47
5 8 33 ◎ ◎ ◎ 46
9 12 37 ◎ ◎ ◎ 49
25 5 2 7 32 ◎ ◎ X 47
3 8 33 ◎ ◎ ○ 48
5 10 35 ◎ ◎ ◎ 48
9 14 39 ◎ ◎ ◎ 50
25 9 2 11 36 ◎ ◎ X 49
3 12 37 ◎ ◎ ○ 50
5 14 39 ◎ ◎ ◎ 50
9 18 43 ◎ ◎ ◎ 52
상기 표 5를 참조하면, 외부 전극의 도전층의 두께가 25 ㎛ 인 경우 ESL이 40에서 대략 50 정도로 나타났으며, 고온 부하 불량은 매우 양호하게 나타남을 알 수 있다.
특히, 니켈 도금층의 두께가 3 ㎛ 이상인 경우에는 신뢰성 또한 매우 양호하게 나타났다.
그러나, 니켈 도금층의 두께가 1 ㎛인 모든 시료에서 신뢰성 불량이 나타났으며, 니켈 도금층의 두께가 2 ㎛ 이상인 경우에도 주석 도금층의 두께가 2 ㎛인 경우에는 납땜 불량이 나타남을 알 수 있다.
또한, 니켈 도금층의 두께가 9 ㎛이고, 주석 도금층의 두께가 9 ㎛인 경우, 전체 외부 전극의 두께가 40 ㎛을 초과하면서 ESL이 52 pH로 50을 초과함을 알 수 있다.
도전층
두께
(CT,um)		 Ni 도금층
두께
(NT,um)		 Sn 도금층
두께
(ST,um)		 PT
(NT+ST)		 TS
(CT+NT+ST) 		고온부하
(105도 2Vr) 		신뢰성 납땜
불량		 ESL
(pH)
34 1 2 3 37 ◎ X X 48
3 4 38 ◎ X ○ 49
5 6 40 ◎ X ◎ 50
9 10 44 ◎ X ◎ 56
34 2 2 4 38 ◎ ○ X 49
3 5 39 ◎ ○ ○ 50
5 7 41 ◎ ○ ◎ 51
9 11 45 ◎ ○ ◎ 57
34 3 2 5 39 ◎ ◎ X 49
3 6 40 ◎ ◎ ○ 50
5 8 42 ◎ ◎ ◎ 52
9 12 46 ◎ ◎ ◎ 57
34 5 2 7 41 ◎ ◎ X 51
3 8 42 ◎ ◎ ○ 52
5 10 44 ◎ ◎ ◎ 53
9 14 48 ◎ ◎ ◎ 59
34 9 2 11 45 ◎ ◎ X 57
3 12 46 ◎ ◎ ○ 58
5 14 48 ◎ ◎ ◎ 59
9 18 52 ◎ ◎ ◎ 61
상기 표 6을 참조하면, 외부 전극의 도전층의 두께가 34 ㎛ 인 경우 ESL이 40 후반에서 최고 60 pH를 초과하는 것으로 나타났으며, 고온 부하 불량은 매우 양호하게 나타남을 알 수 있다.
특히, 니켈 도금층의 두께가 3 ㎛ 이상인 경우에는 신뢰성 또한 매우 양호하게 나타났다.
그러나, 니켈 도금층의 두께가 1 ㎛인 모든 시료에서 신뢰성 불량이 나타났으며, 니켈 도금층의 두께가 2 ㎛ 이상인 경우에도 주석 도금층의 두께가 2 ㎛인 경우에는 납땜 불량이 나타남을 알 수 있다.
한편, 전체 외부 전극의 두께가 40 ㎛을 초과하는 모든 시료에서 ESL이 50 pH를 초과함을 알 수 있다.
상기 표 1 내지 표 6을 참조하면, 외부 전극의 전체 두께를 낮추면 전류 패스(Current Path)의 길이를 저감시켜 ESL을 낮출 수 있으나, 반대로 도금액 침투에 의한 신뢰성 저하가 나타날 수 있음을 알 수 있다.
또한, 니켈 도금층의 두께를 낮추면 주석 도금층과 도전층이 만나 솔더링시 도전층의 용융 온도가 낮아지면서 발생하는 신뢰성 불량의 문제가 나타날 수 있음을 알 수 있다.
또한, 주석 도금층의 두께를 낮출 경우 납땜 불량 발생의 위험이 있음을 알 수 있다.
따라서, 바람직한 제1 내지 제3 도전층(133a, 134a, 136a)의 두께 CT는 5 내지 25 ㎛일 수 있으며, 제1 내지 제3 니켈 도금층(133b, 134b, 136b)의 두께 NT는 2 ㎛ 이상일 수 있으며, 제1 내지 제3 주석 도금층(133c, 134c, 136c)의 두께 ST는 3 ㎛ 이상일 수 있으며, 니켈 도금층과 주석 도금층의 두께의 합 PT는 15 ㎛ 이하일 수 있음을 알 수 있다.
하기 표 7은 적층 세라믹 커패시터의 액티브층의 폭 AT와 상기 제1 또는 제2 리드부와 상기 제3 리드부의 간격 LG에 대한, 고온부하 발생여부, 신뢰성 접합 여부, 납땜 불량 여부, 실장 불량 여부 및 등가 직렬 인덕턴스(ESL) 측정 테스트를 실시하여 나타낸 것이다. 여기서, 상기 AT 및 LG의 단위는 m(미터, meter)이다.
엑티브층 폭[AT]
(um)		 내부전극 인출부 간 간격[LG]
(um)		 LG*log[1/AT](m) 고온부하 [105도 2Vr] 신뢰성 납땜불량 실장불량 ESL
(pH)
500 100 0.00033 ◎ ◎ ◎ X 40
150 0.00050 ◎ ◎ ◎ ◎ 43
200 0.00066 ◎ ◎ ◎ ◎ 46
300 0.00099 ◎ ◎ ◎ ◎ 50
500 0.00165 ◎ ◎ ◎ ◎ 56
800 100 0.00031 ◎ ◎ ◎ X 38
150 0.00046 ◎ ◎ ◎ ◎ 41
200 0.00062 ◎ ◎ ◎ ◎ 43
300 0.00093 ◎ ◎ ◎ ◎ 48
500 0.00155 ◎ ◎ ◎ ◎ 52
1000 100 0.00030 ◎ ◎ ◎ X 35
150 0.00045 ◎ ◎ ◎ ◎ 38
200 0.00060 ◎ ◎ ◎ ◎ 41
300 0.00090 ◎ ◎ ◎ ◎ 44
500 0.00150 ◎ ◎ ◎ ◎ 50
1200 100 0.00029 ◎ ◎ ◎ X 33
150 0.00044 ◎ ◎ ◎ ◎ 35
200 0.00058 ◎ ◎ ◎ ◎ 38
300 0.00088 ◎ ◎ ◎ ◎ 46
500 0.00146 ◎ ◎ ◎ ◎ 48
상기 표 7을 참조하면, 상기 액티브층의 폭을 AT, 상기 제1 또는 제2 리드부와 상기 제3 리드부의 간격을 LG로 규정할 때, LG*log[1/AT]가 0.00150 m를 초과하는 경우 ESL이 50 pH를 초과하는 것으로 나타났다.
또한, LG*log[1/AT]이 0.00044 m 미만인 경우 실장 불량이 나타남을 알 수 있다.
이와 같이 상기 LG가 작을수록 전류 패스의 길이를 저감시켜 ESL을 낮출 수 있으나, 반대로 외부 전극 간의 간격이 줄어들게 되면서 실장 안정성이 떨어지는 문제점이 발생할 수 있다.
본 실시 형태에서는, 상기 액티브층의 폭을 AT, 상기 제1 또는 제2 리드부와 상기 제3 리드부의 간격을 LG로 규정할 때, 0.00044 m ≤ LG*log[1/AT] ≤ 0.00150 m를 만족하도록 하여 실장 안정성을 확보하고 ESL을 50 pH 이하로 하는 것을 모두 달성할 수 있음을 알 수 있다.
변형 예
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 6은 도 5의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 7은 도 5의 적층 세라믹 커패시터를 나타낸 단면도이다.
여기서, 세라믹 바디(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극(121, 122)과 절연층(150)에 대해 구체적으로 설명한다.
도 5 내지 도 7을 참조하면, 세라믹 바디(110)의 실장 면과 대향되는 제2 면(S2)에는 절연층(150)이 배치될 수 있다.
제1 내부 전극(121)은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 절연층(150)과 접촉하는 제4 및 제5 리드부(121a, 121a')를 가질 수 있다.
제2 내부 전극(122)은 제3 및 제4 리드부(121a, 121a') 사이에 배치되며 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 절연층(150)과 접촉하는 제6 리드부(122a)를 가질 수 있다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 9는 도 8의 적층 세라믹 커패시터 중 세라믹 바디를 나타낸 사시도이고, 도 10은 도 8의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 11은 도 8의 적층 세라믹 커패시터를 나타낸 단면도이다.
여기서, 세라믹 바디(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제4 내지 제6 외부 전극(131, 132, 135)과 제1 및 제2 내부 전극(121, 122)에 대해 구체적으로 설명한다.
도 8 내지 도 11을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100")는, 제4 내지 제6 외부 전극(131, 132, 135)이 세라믹 바디(110)의 제2 면(S2)에 제1 내지 제3 외부 전극(133, 134, 136)과 마주보게 배치된다.
이때, 제4 내지 제6 외부 전극(131, 132, 135)은 필요시 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.
이러한 제4 내지 제6 외부 전극(131, 132, 135)은 3중 층 구조로서, 각각의 대응되는 내부 전극의 리드부와 접촉되어 연결되는 제4 내지 제6 도전층(131a, 132a, 135a)과, 제4 내지 제6 도전층(131a, 132a, 135a)을 덮도록 형성된 제4 내지 제6 니켈(Ni) 도금층(131b, 132b, 135b)과, 제4 내지 제6 니켈 도금층(131b, 132b, 135b)을 덮도록 형성된 제4 내지 제6 주석(Sn) 도금층(131c, 132c, 135c)을 포함한다.
제1 내부 전극(121)은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 제4 및 제 5 외부 전극(131, 132)과 각각 접속되는 제4 및 제5 리드부(121a, 121a')를 가질 수 있다.
제2 내부 전극(122)은 제3 및 제4 리드부(121a, 121a') 사이에 배치되며 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 제6 외부 전극(135)과 접속하는 제6 리드부(122a)를 가질 수 있다.
위와 같이, 적층 세라믹 커패시터(100")의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 커패시터의 방향성을 제거할 수 있다.
따라서, 적층 세라믹 커패시터(100')의 제1 및 제2 면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100")를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
이때, 세라믹 바디(110)의 액티브층의 폭을 AT, 제4 리드부(121a) 또는 제5 리드부(121a')와 제6 리드부(122a)의 간격을 LG로 규정할 때, 칩의 용량 형성 영역 두께와 내부 전극 리드부 간의 거리의 비 LG*log[1/AT]는, 0.00044 m ≤ LG*log[1/AT] ≤ 0.00150 m 를 만족할 수 있다. 이 경우, 적층 세라믹 커패시터(100")의 ESL이 50 pH 이하의 값을 가지게 된다.
또한, 제4 리드부(121a) 또는 제5 리드부(121a')와 제6 리드부(122a)의 간격 LG는 100 ㎛를 초과하는 것이 바람직하다.
이때, 제4 리드부(121a) 또는 제5 리드부(121a')와 제6 리드부(122a)의 간격 LG가 100 ㎛ 이하인 경우 실장 불량이 나타날 수 있다.
또한, 제4 내지 제6 도전층(131a, 132a, 135a)의 두께를 CT, 제4 내지 제6 니켈 도금층의 두께(131b, 132b, 135b)를 NT, 제4 내지 제6 주석 도금층(131c, 132c, 135c)의 두께를 ST, 니켈 도금층과 주석 도금층의 두께의 합을 PT로 규정한다.
여기서, 제4 내지 제6 도전층(131a, 132a, 135a)의 두께 CT는 5 내지 25 ㎛일 수 있다.
또한, 제4 내지 제6 니켈 도금층(131b, 132b, 135b)의 두께 NT는 2 ㎛ 이상일 수 있다.
또한, 제4 내지 제6 주석 도금층(131c, 132c, 135c)의 두께 ST는 3 ㎛ 이상일 수 있다.
또한, 니켈 도금층과 주석 도금층의 두께의 합 PT는 15 ㎛ 이하일 수 있다.
한편, 상기 표 1 내지 표 6에 나타난 제1 내지 제3 외부 전극의 도전층 및 도금층의 두께와 고온부하 발생여부, 신뢰성 접합 여부, 납땜불량 여부 및 ESL 수치는 상기 제4 내지 제6 외부 전극에도 동일하게 적용될 수 있다.
적층 세라믹 커패시터의 실장 기판
도 12는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이고, 도 13은 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
도 12 및 도 13을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.
이때, 상기 적층 세라믹 커패시터는 제1 내지 제3 외부 전극(133, 134, 136)이 제1 내지 제3 전극 패드(221, 222, 223) 위에 각각 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.
도 13에서 도면 부호 224는 접지 단자를, 도면 부호 225는 전원 단자를 나타낸다.
한편, 본 실시 형태는 도 8의 적층 세라믹 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 일 예로서, 도 1 및 도 5에 도시된 적층 세라믹 커패시터도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100' 100” ; 적층 세라믹 커패시터
110 ; 세라믹 바디
111 ; 유전체층
112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극
121b, 121b' ; 제1 및 제2 리드부
122b ; 제3 리드부
121a, 121a' ; 제4 및 제5 리드부
122a ; 제6 리드부
133 ; 제1 외부 전극
134 ; 제2 외부 전극
136 ; 제3 외부 전극
131 ; 제4 외부 전극
132 ; 제5 외부 전극
135 ; 제6 외부 전극
200 ; 실장 기판
210 ; 기판
221, 222, 223 ; 제1 내지 제3 전극 패드
230 ; 솔더

Claims (21)

  1. 세라믹 바디 내에서 상기 세라믹 바디의 폭 방향을 따라 유전체층을 사이에 두고 번갈아 배치되어 액티브층을 이루는 복수의 제1 및 제2 내부 전극이 상기 세라믹 바디의 길이 방향을 따라 서로 이격되도록 상기 세라믹 바디의 실장 면을 통해 노출되는 제1 및 제3 리드부를 각각 가지며,
    상기 세라믹 바디의 실장 면에, 상기 서로 다른 극성의 제1 및 제3 리드부에 각각 접속되도록 제1 및 제3 외부 전극이 상기 세라믹 바디의 길이 방향을 따라 서로 이격되도록 배치되고,
    상기 세라믹 바디에서, 복수의 제1 및 제2 내부 전극을 포함하는 액티브층의 폭을 AT, 서로 다른 극성의 제1 및 제3 리드부 사이의 간격을 LG로 규정할 때, 0.00044 m(미터, meter) ≤ LG*log[1/AT] ≤ 0.00150 m 를 만족하고,
    상기 제1 및 제3 외부 전극은, 상기 세라믹 바디의 길이 방향의 양 단면으로부터 이격되고, 상기 세라믹 바디의 실장 면에서 상기 세라믹 바디의 폭 방향의 양면의 일부까지 각각 연장되게 형성되고,
    상기 제1 및 제2 내부 전극이 상기 세라믹 바디의 길이 방향의 양 면으로부터 이격되게 배치되고,
    상기 세라믹 바디의 길이 방향으로 상기 제1 내부 전극의 일변과 상기 제1 리드부의 일변이 하나의 선을 이루고,
    상기 제1 및 제3 외부 전극의 두께가 각각 10 내지 40 ㎛이고,
    상기 제1 및 제3 외부 전극은, 각각의 대응되는 리드부와 접촉되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 각각 포함하며,
    상기 도전층의 두께가 5 내지 25 ㎛이고, 상기 니켈 도금층의 두께가 2 ㎛ 이상이고, 상기 주석 도금층의 두께가 3 ㎛ 이상인 적층 세라믹 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 서로 다른 극성의 제1 및 제3 리드부 사이의 간격(LG)이 100 ㎛를 초과하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 세라믹 바디는, 상기 복수의 제1 및 제2 내부 전극을 포함하는 액티브층의 양 측에 형성된 커버층을 더 포함하는 적층 세라믹 커패시터.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 및 제3 외부 전극은, 각각의 대응되는 리드부와 접촉되어 연결되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
    상기 니켈 도금층과 상기 주석 도금층의 두께의 합이 15 ㎛ 이하인 적층 세라믹 커패시터.
  10. 삭제
  11. 제1항에 있어서,
    상기 제1 내부 전극은 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되고 상기 세라믹 바디의 길이 방향을 따라 상기 제1 및 제3 리드부와 이격되게 배치되는 제2 리드부를 더 가지며,
    상기 제2 내부 전극의 제3 리드부가 상기 제1 및 제2 리드부 사이에 배치되며,
    상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 상기 제1 및 제3 외부 전극과 이격되게 배치되고 상기 제2 리드부와 접속되는 제2 외부 전극을 더 포함하고,
    상기 제3 외부 전극이 상기 제1 및 제2 외부 전극 사이에 배치되는 적층 세라믹 커패시터.
  12. 제11항에 있어서,
    상기 제1 내부 전극은 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되고 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제4 및 제5 리드부를 더 가지며,
    상기 제2 내부 전극은 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되고 상기 제4 및 제5 리드부 사이에 배치되는 제6 리드부를 더 가지며,
    상기 세라믹 바디의 실장 면과 대향되는 면에 절연층이 배치되는 적층 세라믹 커패시터.
  13. 제11항에 있어서,
    상기 제1 내부 전극은 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되고 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제4 및 제5 리드부를 더 가지며,
    상기 제2 내부 전극은 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되고 상기 제4 및 제5 리드부 사이에 배치되는 제6 리드부를 더 가지며,
    상기 세라믹 바디의 실장 면과 대향되는 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되고 상기 제4 및 제5 리드부와 각각 접속되는 제4 및 제5 외부 전극과, 상기 제4 및 제5 외부 전극 사이에 배치되고 상기 제6 리드부와 접속되는 제6 외부 전극을 더 포함하는 적층 세라믹 커패시터.
  14. 제13항에 있어서,
    상기 제4 또는 제5 리드부와 상기 제3 리드부의 간격(LG)이 100 ㎛를 초과하는 적층 세라믹 커패시터.
  15. 제13항에 있어서,
    상기 제4 내지 제6 외부 전극의 두께가 각각 10 내지 40 ㎛인 적층 세라믹 커패시터.
  16. 제13항에 있어서,
    상기 제4 내지 제6 외부 전극은, 각각의 대응되는 리드부와 접촉되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
    상기 도전층의 두께가 5 내지 25 ㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
  17. 제13항에 있어서,
    상기 제4 내지 제6 외부 전극은, 각각의 대응되는 리드부와 접촉되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
    상기 니켈 도금층의 두께가 2 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  18. 제13항에 있어서,
    상기 제4 내지 제6 외부 전극은, 각각의 대응되는 리드부와 접촉되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
    상기 주석 도금층의 두께가 3 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  19. 제13항에 있어서,
    상기 제4 내지 제6 외부 전극은, 각각의 대응되는 리드부와 접촉되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
    상기 니켈 도금층과 상기 주석 도금층의 두께의 합이 15 ㎛ 이하인 적층 세라믹 커패시터.
  20. 제13항에 있어서,
    상기 제4 내지 제6 외부 전극은 상기 세라믹 바디의 실장 면과 대향되는 면에서 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
  21. 상부에 복수의 전극 패드를 갖는 기판; 및
    상기 전극 패드 위에 외부 전극이 각각 배치되는 제1항, 제3항, 제4항, 제9항, 제11항 내지 제20항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
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