JP2015019079A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】回路基板へ実装される際に、両端部にそれぞれ設けられた第２外部電極のはんだが、中央部に設けられた第１外部電極のはんだより早く濡れ始めることができる積層セラミック電子部品を提供する。
【解決手段】積層セラミックコンデンサ１は、積層セラミック素子２と、積層セラミック素子２の表面の中央部に設けられた第１外部電極４ａ，４ｂと、積層セラミック素子２の表面の両端部に第１外部電極４ａ，４ｂを間に配置するようにそれぞれ設けられた第２外部電極６ａ，６ｂ，８ａ，８ｂと、を備える。第２外部電極６ａ，６ｂ，８ａ，８ｂの表面に設けられた第２めっき膜７２〜７５の膜厚が、第１外部電極４ａ，４ｂの表面に設けられた第１めっき膜７０，７１の膜厚より厚い。第１めっき膜７０，７１および第２めっき膜７２〜７５はＮｉめっき膜を含む。
【選択図】図４

Description

本発明は、積層セラミックコンデンサなどの積層セラミック電子部品に関する。

特許文献１（図８〜図１０）に示すように、等価直列インダクタンス（ＥＳＬ）を低くするために、積層セラミック素子表面の中央部に設けられた第１外部電極と、積層セラミック素子の実装面の両端部に第１外部電極を間に配置するようにそれぞれ設けられた第２外部電極と、を備えた３端子の積層セラミックコンデンサが知られている。３端子とは、コンデンサの端子として、三つの端子が回路基板に電気的に接続されることを意味する。

図１５（Ａ）は、従来の３端子の積層セラミックコンデンサ８０を模式的に示した図である。この積層セラミックコンデンサ８０において、中央部に設けられた第１外部電極８２の表面に形成された第１めっき膜の膜厚が、両端部にそれぞれ設けられた第２外部電極８４ａ，８４ｂの表面に形成された第２めっき膜の膜厚より厚い場合がある。

特開２０１３−４６０５２号公報

ところで、一般に、外部電極の表面に形成されためっき膜の膜厚が厚い方が、外部電極のはんだ濡れ性が良くなる。従って、第１外部電極８２の表面に形成された第１めっき膜の膜厚が、第２外部電極８４ａ，８４ｂの表面に形成された第１めっき膜の膜厚より厚い場合、第１外部電極８２のはんだ濡れ性が第２外部電極８４ａ，８４ｂのはんだ濡れ性より良くなる。

その結果、積層セラミックコンデンサ８０が回路基板９０に実装されると、第２外部電極８４ａ，８４ｂのはんだが濡れる前に、第１外部電極８２のはんだが濡れ、第１外部電極８２によるセルフアライメント効果が先に発揮され、第１外部電極８２の位置を中心に積層セラミックコンデンサ８０が回転し、正規の実装位置からずれて実装されるという不具合が発生し易かった。

それゆえに、本発明の目的は、回路基板へ実装される際に、両端部にそれぞれ設けられた第２外部電極のはんだが、中央部に設けられた第１外部電極のはんだより早く濡れ始めることができる積層セラミック電子部品を提供することである。

本発明の積層セラミック電子部品は、
長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有する積層セラミック素子と、
第２面の長さ方向における一方端部と、第３面、第５面、第６面とに跨って設けられた第２外部電極と、
第２面の長さ方向における他方端部と、第４面、第５面、第６面とに跨って設けられた第２外部電極と、
第２面の長さ方向において、２つの第２外部電極の間に位置する部分と、第５面、第６面とに跨って設けられた第１外部電極と、
積層セラミック素子の内部に設けられ、第１外部電極に第１引出部を介して電気的に接続された複数の第１内部電極と、
積層セラミック素子の内部に設けられ、第２外部電極に第２引出部を介して電気的に接続された複数の第２内部電極と、
を備えた積層セラミック電子部品であって、
第２面における第１外部電極の長さ方向の寸法は、第２面における第２外部電極の長さ方向の寸法より大きく、
前記第２外部電極の表面に設けられた第２めっき膜の膜厚が、前記第１外部電極の表面に設けられた第１めっき膜の膜厚より厚く、
前記第１めっき膜および前記第２めっき膜がＮｉを含むめっき膜であること、
を特徴とする、積層セラミック電子部品である。

また、本発明の積層セラミック電子部品は、
第２めっき膜の膜厚は４μｍ以上５μｍ以下であり、第１めっき膜の膜厚は、２μｍ以上３μｍ以下であることを特徴とする、積層セラミック電子部品あってもよい。

さらに、本発明の積層セラミック電子部品は、
第２外部電極の厚みと第２めっき膜の膜厚の合計が、第１外部電極の厚みと第１めっき膜の膜厚の合計より大きいことを特徴とする、積層セラミック電子部品であってもよい。

また、本発明の積層セラミック電子部品は、
第１めっき膜および第２めっき膜が、Ｎｉを含むめっき膜とＮｉを含むめっき膜上にＳｎを含むめっき膜とを含むものであってもよい。

本発明では、第２外部電極の表面に設けられた第２めっき膜の膜厚が、第１外部電極の表面に設けられた第１めっき膜の膜厚より厚いため、回路基板へ実装される際、第２外部電極のはんだが第１外部電極のはんだより早く濡れ始める。従って、積層セラミック素子の両端部にそれぞれ設けられた第２外部電極によるセルフアライメント効果が先に発揮されるので、第１外部電極の位置を中心に積層セラミックコンデンサは回転せず、正規の実装位置からずれることなく実装される。

また、本発明の積層セラミック電子部品は、
第１面の長さ方向における一方端部と、第３面、第５面、第６面とに跨って設けられた第２外部電極と、
第１面の長さ方向における他方端部と、第４面、第５面、第６面とに跨って設けられた第２外部電極と、
第１面の長さ方向において、２つの第２外部電極の間に位置する部分と、をさらに備えることを特徴とする、積層セラミック電子部品であってもよい。

この場合、第１面および第２面のいずれか一方の面が実装面として使用できるため、回路基板への実装の自由度が向上する。

また、本発明の積層セラミック電子部品は、
第１外部電極の幅が第２外部電極の幅より広いこと、を特徴とする、積層セラミック電子部品であってもよい。

また、本発明の積層セラミック電子部品は、
前記第１外部電極が信号側電極であって、前記第２外部電極がグランド側電極であることを特徴とする積層セラミック電子部品であってもよい。

さらに、本発明の積層セラミック電子部品は、
第１外部電極、第２外部電極が設けられた第２面における積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、第２面における第２外部電極の長さ方向の寸法が０．３５ｍｍ以上０．４５ｍｍ以下であり、第２面における第１外部電極の長さ方向の寸法が０．６３ｍｍ以上０．６７ｍｍ以下であることを特徴とする積層セラミック電子部品であってもよい。

本発明によれば、積層セラミック電子部品が回路基板へ実装される際、第２外部電極のはんだが第１外部電極のはんだより早く濡れ始めるので、積層セラミック電子部品の実装位置が安定し易い。

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。

本発明に係る積層セラミック電子部品の第１の実施の形態を示す外観斜視図である。 図１に示した積層セラミック素子の斜視図である。 図２に示した積層セラミック素子の分解斜視図である。 図１に示した積層セラミック電子部品の垂直断面図である。 本発明に係る積層セラミック電子部品の第２の実施の形態を示す外観斜視図である。 図５に示した積層セラミック素子の斜視図である。 図６に示した積層セラミック素子の分解斜視図である。 図５に示した積層セラミック電子部品の垂直断面図である。 本発明に係る積層セラミック電子部品の製造方法の一実施の形態を示すフローチャートである。 外部電極ペーストを積層セラミック電子部品に塗布するための塗布装置を示す概略構成図である。 １回目の外部電極ペーストを塗布する方法を説明するための模式図である。 図１１に続く１回目の外部電極ペーストを塗布する方法を説明するための模式図である。 ２回目の外部電極ペーストを塗布する方法を説明するための模式図である。 図１３に続く２回目の外部電極ペーストを塗布する方法を説明するための模式図である。 本発明に係る積層セラミック電子部品の効果を説明するための説明図である。

本発明に係る積層セラミック電子部品の実施の形態を説明する。なお、以下の実施の形態では、積層セラミック電子部品として、積層セラミックコンデンサを例にして説明するけれども、本発明はこれに限定されるものではない。例えば、積層セラミック電子部品は、積層セラミックバリスタ、積層セラミックインダクタなどであってもよい。

１．積層セラミック電子部品
（１）第１の実施の形態
図１は、積層セラミック電子部品である積層セラミックコンデンサ１を示す外観斜視図である。図２は、図１に示した積層セラミック素子２の斜視図である。図３は、図２に示した積層セラミック素子２の分解斜視図である。図４は、図１に示した積層セラミックコンデンサ１の垂直断面図である。

積層セラミックコンデンサ１は、略直方体の積層セラミック素子２と、積層セラミック素子２の表面の中央部に形成された第１外部電極４ａ，４ｂと、積層セラミック素子２の表面の左右の端部に形成された第２外部電極６ａ，６ｂ，８ａ，８ｂとを備えている。

積層セラミック素子２は、上下の高さＴ方向に、第１面２ａと、第１面２ａに対向する第２面２ｂとを有している。また、積層セラミック素子２は、左右の長さＬ方向に、第３面２ｃと、第３面２ｃに対向する第４面２ｄとを有している。さらに、積層セラミック素子２は、前後の幅Ｗ方向に、第５面２ｅと、第５面２ｅに対向する第６面２ｆとを有している。
積層セラミックコンデンサ１は、例えば長さＬ方向の寸法が２．００ｍｍ以上２．１０ｍｍ以下であることが好ましく、高さＴ方向の寸法が０．７ｍｍ以上１．０ｍｍ以下であることが好ましく、幅Ｗ方向の寸法が１．２０ｍｍ以上１．４０ｍｍ以下であることが好ましい。
なお、積層セラミックコンデンサ１の長さＬ方向の寸法、高さＴ方向の寸法、幅Ｗ方向の寸法は、ミツトヨ製のマイクロメーターＭＤＣ−２５ＭＸを用いて測定することができる。

第１外部電極４ａは第１面２ａの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第１外部電極４ｂは第２面２ｂの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６ａ，８ａは、第１面２ａの左右の両端部に、第１外部電極４ａを間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６ａは、第１面２ａの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８ａは、第１面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６ｂ，８ｂは、第２面２ｂの左右の両端部に、第１外部電極４ｂを間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６ｂは、第２面２ｂの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８ｂは、第２面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。
従って、第１面２ａおよび第２面２ｂのいずれか一方の面が、積層セラミックコンデンサ１の実装面となる。積層セラミックコンデンサ１は３端子コンデンサである。

ここで、第１外部電極４ａ，４ｂの幅Ｂは、第２外部電極６ａ，６ｂ，８ａ，８ｂの幅Ａより大きく設定されている。より具体的には、第１外部電極４ａ，４ｂの幅Ｂは、０．６３ｍｍ以上０．６７ｍｍ以下である。第２外部電極６ａ，６ｂ，８ａ，８ｂの幅Ａは、０．３５ｍｍ以上０．４５ｍｍ以下である。
なお、第１の外部電極４ａ、４ｂ、第２の外部電極６ａ、６ｂ、８ａ、８ｂの幅は、ＮＩＫＯＮ製の測定顕微鏡ＭＭ−６０にて２０倍の倍率で積層セラミックコンデンサ１の第１面または第２面を投影して測定することができる。

そして、第１外部電極４ａ，４ｂは、それぞれ外部電極ペーストを１回塗布することにより厚膜形成されている。また、第２外部電極６ａ，６ｂ，８ａ，８ｂは、それぞれ外部電極ペーストを２回塗布することにより厚膜形成されている。これにより、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚は第１外部電極４ａ，４ｂの電極厚より大きくなっている。
なお、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの厚みは、積層セラミックコンデンサ１の第５面２ｅの表面から幅方向の中央に向かって研磨することによって、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの断面を露出させ、そして、研磨によるダレを除去した後に、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの断面に投影することによって測定することができる。

第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂは、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。

また、第１外部電極４ａ，４ｂがグランド側電極で、第２外部電極６ａ，６ｂ，８ａ，８ｂが信号側電極であってもよいし、第１外部電極４ａ，４ｂが信号側電極で、第２外部電極６ａ，６ｂ，８ａ，８ｂがグランド側電極であってもよい。

さらに、第１外部電極４ａ，４ｂは、それぞれ、その表面に第１めっき膜７０，７１が形成されている。第１めっき膜７０は、Ｎｉめっき膜７０ａと、Ｎｉめっき膜７０ａ上のＳｎめっき膜７０ｂとからなる。第１めっき膜７１は、Ｎｉめっき膜７１ａと、Ｎｉめっき膜７１ａ上のＳｎめっき膜７１ｂとからなる。第２外部電極６ａ，６ｂ，８ａ，８ｂは、それぞれ、その表面に第２めっき膜７２，７３，７４，７５が形成されている。第２めっき膜７２は、Ｎｉめっき膜７２ａと、Ｎｉめっき膜７２ａ上のＳｎめっき膜７２ｂとからなる。第２めっき膜７３は、Ｎｉめっき膜７３ａと、Ｎｉめっき膜７３ａ上のＳｎめっき膜７３ｂとからなる。第２めっき膜７４は、Ｎｉめっき膜７４ａと、Ｎｉめっき膜７４ａ上のＳｎめっき膜７４ｂとからなる。第２めっき膜７５は、Ｎｉめっき膜７５ａと、Ｎｉめっき膜７５ａ上のＳｎめっき膜７５ｂとからなる。Ｎｉめっき膜７０ａ〜７５ａは、それぞれ、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂを保護する。Ｓｎめっき膜７０ｂ〜７５ｂは、それぞれ、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのはんだ付け性を良好にする。

そして、第２外部電極６ａ，６ｂ，８ａ，８ｂの表面に設けられた第２めっき膜７２，７３，７４，７５の膜厚が、第１外部電極４ａ，４ｂの表面に設けられた第１めっき膜７０，７１の膜厚より厚くなるように設定されている。つまり、第２めっき膜７２〜７５のＮｉめっき膜７２ａ〜７５ａの膜厚は、第１めっき膜７０，７１のＮｉめっき膜７０ａ，７１ａの膜厚より厚くなっている。第２めっき膜７２〜７５のＳｎめっき膜７２ｂ〜７５ｂの膜厚は、第１めっき膜７０，７１のＳｎめっき膜７０ｂ，７１ｂの膜厚より厚くなっている。

より具体的には、第１めっき膜７０，７１のＮｉめっき膜７０ａ，７１ａの膜厚は２μｍ以上３μｍ以下であり、Ｓｎめっき膜７０ｂ，７１ｂの膜厚は４μｍ以上５μｍ以下である。従って、第１めっき膜７０，７１の膜厚は、６μｍ以上８μｍ以下である。一方、第２めっき膜７２〜７５のＮｉめっき膜７２ａ〜７５ａの膜厚は４μｍ以上５μｍ以下であり、Ｓｎめっき膜７２ｂ〜７５ｂの膜厚は５μｍ以上６μｍ以下である。従って、第２めっき膜７２〜７５の膜厚は、９μｍ以上１１μｍ以下である。また、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚と第２めっき膜７２〜７５の膜厚の合計は、第１外部電極４ａ，４ｂの電極厚と第１めっき膜７０，７１の合計よりも大きい。
なお、本発明の場合、Ｓｎめっきは必ずしも必要なものではない。
また、第２めっき膜７２〜７５、第１めっき膜７０，７１の厚みは、積層セラミックコンデンサ１の第５面２ｅの表面から幅方向の中央に向かって研磨することによって、第２めっき膜７２〜７５、第１めっき膜７１の断面を露出させ、そして、研磨によるダレを除去した後に、第２めっき膜７２〜７５、第１めっき膜７０，７１の断面を投影することによって測定することができる。

積層セラミック素子２は、幅Ｗ方向（積層方向）において、複数の内層用セラミック層１０と、複数の内層用セラミック層１０同士の界面に配設された複数の第１内部電極２０および第２内部電極２２と、複数の内層用セラミック層１０を挟むように前後に配設された外層用セラミック層１２とで構成された積層体構造を有している。

第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａの中央部から上下の高さＴ方向にそれぞれ延在している第１引出部２４ａ，２４ｂとを有している。第１引出部２４ａは、積層セラミック素子２の第１面２ａの中央部に引き出されて第１外部電極４ａに電気的に接続されている。第１引出部２４ｂは、積層セラミック素子２の第２面２ｂの中央部に引き出されて第１外部電極４ｂに電気的に接続されている。

第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂの左側端部から上下の高さＴ方向にそれぞれ延在している第２引出部２６ａ，２６ｂと、第２対向部２３ｂの右側端部から上下の高さＴ方向にそれぞれ延在している第２引出部２８ａ，２８ｂとを有している。第２引出部２６ａは、積層セラミック素子２の第１面２ａの左側端部に引き出されて第２外部電極６ａに電気的に接続されている。第２引出部２６ｂは、積層セラミック素子２の第２面２ｂの左側端部に引き出されて第２外部電極６ｂに電気的に接続されている。第２引出部２８ａは、積層セラミック素子２の第１面２ａの右側端部に引き出されて第２外部電極８ａに電気的に接続されている。第２引出部２８ｂは、積層セラミック素子２の第２面２ｂの右側端部に引き出されて第２外部電極８ｂに電気的に接続されている。

第１内部電極２０と第２内部電極２２とは、幅Ｗ方向において、誘電体材料からなる内層用セラミック層１０を介して対向している。この第１内部電極２０と第２内部電極２２とが、内層用セラミック層１０を介して対向している部分（第１内部電極２０の第１対向部２３ａと第２内部電極２２の第２対向部２３ｂとが対向している部分）に静電容量が形成されている。第１内部電極２０および第２内部電極２２は、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。また、内層用セラミック層１０および外層用セラミック層１２は、チタン酸バリウム系材料、チタン酸ストロンチウム系材料などからなる。

以上の構成からなる積層セラミックコンデンサ１では、第１内部電極２０および第２内部電極２２が積層セラミックコンデンサ１の第１面２ａまたは第２面２ｂ（言い換えると、実装面）に垂直に配置されており、積層方向が第１面２ａまたは第２面２ｂ（言い換えると、実装面）に対して平行である。

（２）第２の実施の形態
図５は、積層セラミック電子部品である積層セラミックコンデンサ１Ａを示す外観斜視図である。図６は、図５に示した積層セラミック素子２の斜視図である。図７は、図６に示した積層セラミック素子２の分解斜視図である。図８は、図５に示した積層セラミックコンデンサ１の垂直断面図である。なお、図５〜図８において、前記第１の実施の形態の積層セラミックコンデンサ１の部品や部分と同一の部品や部分には、同じ符号を付してその詳細な説明は省略する。

積層セラミックコンデンサ１Ａは、前記第１の実施の形態の積層セラミックコンデンサ１において、第１内部電極２０の第１引出部２４ａおよび第２内部電極２２の第２引出部２６ａ，２８ａを省略したものと同様のものである。

積層セラミックコンデンサ１Ａは、略直方体の積層セラミック素子２と、積層セラミック素子２の表面の中央部に形成された第１外部電極４ｂと、積層セラミック素子２の表面の左右の端部に形成された第２外部電極６ｂ，８ｂとを備えている。

第１外部電極４ｂは、第２面２ｂの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６ｂ，８ｂは、第２面２ｂの左右の両端部に、第１外部電極４ｂを間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６ｂは、第２面２ｂの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８ｂは、第２面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。
従って、第２面２ｂが、積層セラミックコンデンサ１Ａの実装面となる。積層セラミックコンデンサ１Ａは３端子コンデンサである。

ここで、第１外部電極４ｂの幅Ｂは、第２外部電極６ｂ，８ｂの幅Ａより大きく設定されている。

そして、第１外部電極４ｂは、外部電極ペーストを１回塗布することにより形成されている。また、第２外部電極６ｂ，８ｂは、それぞれ外部電極ペーストを２回塗布することにより形成されている。これにより、第２外部電極６ｂ，８ｂの電極厚は第１外部電極４ｂの電極厚より大きくなっている。

さらに、第１外部電極４ｂは、その表面に第１めっき膜７１が形成されている。第１めっき膜７１は、Ｎｉめっき膜７１ａと、Ｎｉめっき膜７１ａ上のＳｎめっき膜７１ｂとからなる。第２外部電極６ｂ，８ｂは、それぞれ、その表面に第２めっき膜７３，７５が形成されている。第２めっき膜７３は、Ｎｉめっき膜７３ａと、Ｎｉめっき膜７３ａ上のＳｎめっき膜７３ｂとからなる。第２めっき膜７５は、Ｎｉめっき膜７５ａと、Ｎｉめっき膜７５ａ上のＳｎめっき膜７５ｂとからなる。Ｎｉめっき膜７１ａ，７３ａ，７５ａは、それぞれ、第１外部電極４ｂおよび第２外部電極６ｂ，８ｂを保護する。Ｓｎめっき膜７１ｂ，７３ｂ，７５ｂは、それぞれ、第１外部電極４ｂおよび第２外部電極６ｂ，８ｂのはんだ付け性を良好にする。

そして、第２外部電極６ｂ，８ｂの表面に設けられた第２めっき膜７３，７５の膜厚が、第１外部電極４ｂの表面に設けられた第１めっき膜７１の膜厚より厚くなるように設定されている。つまり、第２めっき膜７３，７５のＮｉめっき膜７３ａ，７５ａの膜厚は、第１めっき膜７１のＮｉめっき膜７１ａの膜厚より厚くなっている。第２めっき膜７３，７５のＳｎめっき膜７３ｂ，７５ｂの膜厚は、第１めっき膜７１のＳｎめっき膜７１ｂの膜厚より厚くなっている。また、第２外部電極６ｂ，８ｂの電極厚と第２めっき膜７３，７５の膜厚の合計は、第１外部電極４ｂの電極厚と第１めっき膜７１の合計よりも大きい。
なお、本発明の場合、Ｓｎめっきは必ずしも必要なものではない。

積層セラミック素子２は、幅Ｗ方向（積層方向）において、複数の内層用セラミック層１０と、複数の内層用セラミック層１０同士の界面に配設された複数の第１内部電極２０および第２内部電極２２と、複数の内層用セラミック層１０を挟むように前後に配設された外層用セラミック層１２とで構成された積層体構造を有している。

第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａの中央部から高さＴ方向の下方に延在している第１引出部２４ｂとを有している。第１引出部２４ｂは、積層セラミック素子２の第２面２ｂの中央部に引き出されて第１外部電極４ｂに電気的に接続されている。

第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂの左側端部から高さＴ方向の下方に延在している第２引出部２６ｂと、第２対向部２３ｂの右側端部から高さＴ方向の下方に延在している第２引出部２８ｂとを有している。第２引出部２６ｂは、積層セラミック素子２の第２面２ｂの左側端部に引き出されて第２外部電極６ｂに電気的に接続されている。第２引出部２８ｂは、積層セラミック素子２の第２面２ｂの右側端部に引き出されて第２外部電極８ｂに電気的に接続されている。

第１内部電極２０と第２内部電極２２とは、幅Ｗ方向において、誘電体材料からなる内層用セラミック層１０を介して対向している。この第１内部電極２０と第２内部電極２２とが、内層用セラミック層１０を介して対向している部分（第１内部電極２０の第１対向部２３ａと第２内部電極２２の第２対向部２３ｂとが対向している部分）に静電容量が形成されている。

以上の構成からなる積層セラミックコンデンサ１Ａでは、第１内部電極２０および第２内部電極２２が積層セラミックコンデンサ１の第２面２ｂ（言い換えると、実装面）に垂直に配置されており、積層方向が第２面２ｂ（言い換えると、実装面）に対して平行である。

２．積層セラミック電子部品の製造方法
次に、前述の積層セラミックコンデンサ１，１Ａの製造方法を説明する。図９は、積層セラミックコンデンサ１，１Ａの製造方法を示すフローチャートである。

工程Ｓ１で、チタン酸バリウム系材料またはチタン酸ストロンチウム系材料からなるセラミック粉末に、有機バインダ、分散剤および可塑剤などが添加されて、シート成形用スラリーが作製される。次に、シート成形用スラリーは、ドクターブレード法によって、内層もしくは外層用セラミックグリーンシートに成形される。

次に、工程Ｓ２で、内層用セラミックグリーンシート上に、Ａｇを含有する内部電極ペーストがスクリーン印刷法で塗布され、第１内部電極２０および第２内部電極２２となるべき電極ペースト膜が形成される。

次に、工程Ｓ３で、電極ペースト膜が形成された内層用セラミックグリーンシートは、第１内部電極２０の電極ペースト膜と第２内部電極２２の電極ペースト膜とが交互になるように複数枚積層される。さらに、複数枚の外層用セラミックグリーンシートが、積層された内層用セラミックグリーンシートを挟むように積層されて圧着される。この積層セラミックグリーンシートは、個々の積層セラミック素子２となるべき寸法に切断され、複数の未焼成の積層セラミック素子２とされる。

次に、工程Ｓ４で、未焼成の積層セラミック素子２は、脱バインダ処理された後、焼成され、焼結した積層セラミック素子２とされる。内層用および外層用セラミックグリーンシートと電極ペースト膜とは同時焼成され、内層用セラミックグリーンシートは内層用セラミック層１０となり、外層用セラミックグリーンシートは外層用セラミック層１２となり、電極ペースト膜は第１内部電極２０もしくは第２内部電極２２となる。

次に、工程Ｓ５で、焼結した積層セラミック素子２の表面に、１回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。１回目の外部電極ペーストの塗布は、第１外部電極４ａ，４ｂの外部電極ペーストを塗布すると共に、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペーストを塗布する。

１回目の外部電極ペーストの塗布は、図１０に示す塗布装置３０を使用してローラ転写法で行われる。塗布装置３０は、所定の間隔で配置されている一対の塗布部３２ａ，３２ｂを備えている。

塗布部３２ａは、塗布ローラ３４ａと、塗布ローラ３４ａに圧接したスクレーパ３６ａと、スクレーパ３６ａの上流側に配設されて塗布ローラ３４ａに圧接した転写ローラ３８ａと、ペースト槽４０ａとを備えている。同様に、塗布部３２ｂも、塗布ローラ３４ｂと、塗布ローラ３４ｂに圧接したスクレーパ３６ｂと、スクレーパ３６ｂの上流側に配設されて塗布ローラ３４ｂに圧接した転写ローラ３８ｂと、ペースト槽４０ｂとを備えている。

塗布ローラ３４ａの外周面には、図１１に示すように、積層セラミックコンデンサ１の第１外部電極４ｂに対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６ｂ，８ｂに対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。図示しないけれども、塗布ローラ３４ｂの外周面にも、第１外部電極４ａに対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６ａ，８ａに対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。

塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の幅は、第１外部電極４ａ，４ｂの幅と略等しい寸法に設定されている。塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの左右の端部に形成した溝４４，４８の幅は、第２外部電極６ａ，６ｂ，８ａ，８ｂの幅と略等しい寸法に設定されている。溝４２，４４，４８の横断面の形状は、矩形、Ｕ形、三角形、半円形などである。

スクレーパ３６ａ，３６ｂは、それぞれ転写ローラ３８ａ，３８ｂによって塗布ローラ３４ａ，３４ｂの外周表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とすと同時に、溝４２，４４，４８に外部電極ペースト５０を充填させるためのものである。

転写ローラ３８ａ，３８ｂは、それぞれペースト槽４０ａ，４０ｂに入っている外部電極ペースト５０を取り出して、塗布ローラ３４ａ，３４ｂに供給するためのものである。

複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられて挟持されることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から押し付けられる。

このとき、図１２に示すように、塗布ローラ３４ａ，３４ｂの溝４２，４４，４８に充填されている外部電極ペースト５０の一部が、積層セラミック素子２の第１面２ａおよび第２面２ｂに、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのパターン形状に合わせて転写され塗布される。すなわち、第１外部電極４ａ，４ｂの外部電極ペースト５０および第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０が、積層セラミック素子２に付与される。

この場合、塗布幅が広いほど、塗布厚が厚くなる。従って、溝４２の幅が溝４４，４８の幅より広いので、第１外部電極４ａ，４ｂの外部電極ペースト５０の塗布厚みは厚く、第２外部電極６ａ，６ｂ，８ａ，８ｂの外部電極ペースト５０の塗布厚みは薄くなる。

なお、図１２は簡略化のため、塗布ローラ３４ｂによる外部電極ペースト５０の積層セラミック素子２への塗布は図示していない。

また、積層セラミックコンデンサ１Ａを製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおくことにより、第１外部電極４ａおよび１回目の第２外部電極６ａ，８ａが形成されなくなる。

１回目の外部電極ペースト塗布工程は、第１外部電極４ａ，４ｂの外部電極ペースト５０を塗布すると共に、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０を塗布するため、効率良く外部電極が形成される。

なお、キャリアテープ４２による積層セラミック素子２の搬送速度と、塗布ローラ３４ａ、３４ｂの外周速度とは略等しい速度に設定される。

次に、工程Ｓ６で、積層セラミック素子２に塗布された第１外部電極４ａ，４ｂの外部電極ペースト５０および第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極部分が形成される。このとき、第１外部電極４ａ，４ｂの電極厚みは厚く、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚みは薄い。

なお、工程Ｓ６を省略して、工程Ｓ５から直接に工程Ｓ７へ移行して、工程Ｓ８でまとめて第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂを焼き付けてもよい。

次に、工程Ｓ７で、積層セラミック素子２の表面に、２回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。２回目の外部電極ペーストの塗布は、第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペーストのみを塗布する。

２回目の外部電極ペーストの塗布は、１回目の外部電極ペーストの塗布に用いた図１０に示す塗布装置３０において、スクレーパ３６ａ，３６ｂを図１３に示すスクレーパ３７ａ，３７ｂに置き換えたものと同様のものを使用してローラ転写法で行われる。

スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の横断面の形状と略等しいサイズの凸部６０が、溝４２に対応する位置に設けられている。従って、スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とし、溝４２に充填されている外部電極ペースト５０を凸部６０によって溝４２から掻き出すと共に、溝４４，４８に外部電極ペースト５０を充填させることができる。

複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から押し付けられる。

このとき、図１４に示すように、塗布ローラ３４ａ，３４ｂの溝４４，４８に充填されている外部電極ペースト５０が、積層セラミック素子２の第１面２ａおよび第２面２ｂに、第２外部電極６ａ，６ｂ，８ａ，８ｂのパターン形状に合わせて転写され塗布される。すなわち、第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペースト５０が、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極部分の表面上にさらに付与される。これにより、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚みは、第１外部電極４ａ，４ｂの電極厚みより大きくなる。
なお、図１４は簡略化のため、塗布ローラ３４ｂによる外部電極ペースト５０の積層セラミック素子２への塗布は図示されていない。また、積層セラミックコンデンサ１Ａを製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおくことにより、２回目の第２外部電極６ａ，８ａが形成されなくなる。

また、第１外部電極４ａ，４ｂは、塗布ローラ３４ａ，３４ｂの溝４２にその一部が収容されるので、積層セラミック素子２の姿勢が良くなり、塗布精度が良くなる。

次に、工程Ｓ８で、積層セラミック素子２に塗布された第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極部分が形成される。こうして、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚が第１外部電極４ａ，４ｂの電極厚より大きく形成される。

次に、工程Ｓ９で、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのそれぞれの表面に、第１めっき膜７０，７１および第２めっき膜７２，７３，７４，７５が、湿式めっきによってＮｉめっき、Ｓｎめっきの順で形成される。

第１めっき膜７０，７１および第２めっき膜７２〜７５のＮｉめっき膜７０ａ〜７５ａは、二段階の手順で形成される。第一段階では、積層セラミック素子２はそのまま、Ｎｉめっき液の中に所定時間浸漬され、第１外部電極４ａ，４ｂおよび第２外部電極６ａ〜８ｂの表面にＮｉめっきが行われる。次に、第二段階では、第１外部電極４ａ，４ｂがマスキングされた後、積層セラミック素子２はＮｉめっき液の中に所定時間浸漬され、第２外部電極６ａ〜８ｂにのみＮｉめっきが行われる。従って、第２めっき膜７２〜７５のＮｉめっき膜７２ａ〜７５ａの膜厚は、第１めっき膜７０，７１のＮｉめっき膜７０ａ，７１ａの膜厚より厚くなる。

同様に、第１めっき膜７０，７１および第２めっき膜７２〜７５のＳｎめっき膜７０ｂ〜７５ｂも、二段階の手順で形成される。第一段階では、積層セラミック素子２はそのまま、Ｓｎめっき液の中に所定時間浸漬され、第１外部電極４ａ，４ｂおよび第２外部電極６ａ〜８ｂにＳｎめっきが行われる。次に、第二段階では、第１外部電極４ａ，４ｂがマスキングされた後、積層セラミック素子２はＳｎめっき液の中に所定時間浸漬され、第２外部電極６ａ〜８ｂにのみＳｎめっきが行われる。従って、第２めっき膜７２〜７５のＳｎめっき膜７２ｂ〜７５ｂの膜厚は、第１めっき膜７０，７１のＳｎめっき膜７０ｂ，７１ｂの膜厚より厚くなる。

その結果、第２外部電極６ａ，６ｂ，８ａ，８ｂの表面に形成された第２めっき膜７２，７３，７４，７５の膜厚が、第１外部電極４ａ，４ｂの表面に形成された第１めっき膜７０，７１の膜厚より厚くなる。こうして、積層セラミックコンデンサ１，１Ａが得られる。

３．本実施の形態の効果
（１）本実施の形態によれば、第２外部電極６ａ，６ｂ，８ａ，８ｂの表面に形成された第２めっき膜７２，７３，７４，７５の膜厚が、第１外部電極４ａ，４ｂの表面に形成された第１めっき膜７０，７１の膜厚より厚いため、回路基板９０へ実装される際、第２外部電極６ａ，６ｂ，８ａ，８ｂのはんだが、第１外部電極４ａ，４ｂのはんだより早く濡れ始める。従って、図１５（Ｂ）に示すように、積層セラミック素子２の両端部にそれぞれ設けられた第２外部電極６ａ，６ｂ，８ａ，８ｂによるセルフアライメント効果が先に発揮されるので、第１外部電極４ａ，４ｂの位置を中心に積層セラミックコンデンサ１，１Ａは回転せず、正規の実装位置からずれることなく安定して実装することができる。

（２）また、第１の実施の形態の積層セラミックコンデンサ１の場合には、第１面２ａおよび第２面２ｂのいずれか一方の面が実装面として使用できるため、回路基板９０への実装の自由度が向上する。

なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。

１，１Ａ 積層セラミックコンデンサ
２ 積層セラミック素子
２ａ 第１面
２ｂ 第２面
２ｃ 第３面
２ｄ 第４面
２ｅ 第５面
２ｆ 第６面
４ａ，４ｂ 第１外部電極
６ａ，６ｂ，８ａ，８ｂ 第２外部電極
１０ 内層用セラミック層
１２ 外層用セラミック層
２０ 第１内部電極
２２ 第２内部電極
２３ａ 第１対向部
２３ｂ 第２対向部
２４ａ，２４ｂ 第１引出部
２６ａ，２６ｂ，２８ａ，２８ｂ 第２引出部
３０ 塗布装置
３２ａ，３２ｂ 塗布部
３４ａ，３４ｂ 塗布ローラ
３６ａ，３６ｂ，３７ａ，３７ｂ スクレーパ
３８ａ，３８ｂ 転写ローラ
４０ａ，４０ｂ ペースト槽
４２，４４，４８ 溝
５０ 外部電極ペースト
５２ 塗布ローラの回転軸
６０ 凸部
７０，７１ 第１めっき膜
７２〜７５ 第２めっき膜
７０ａ〜７５ａ Ｎｉめっき膜
７０ｂ〜７５ｂ Ｓｎめっき膜
９０ 回路基板
Ｌ 長さ
Ｔ 高さ
Ｗ 幅
Ａ 第２外部電極の幅
Ｂ 第１外部電極の幅

Claims (8)

1. 長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有する積層セラミック素子と、
   前記第２面の長さ方向における一方端部と、前記第３面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
   前記第２面の長さ方向における他方端部と、前記第４面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
   前記第２面の長さ方向において、２つの前記第２外部電極の間に位置する部分と、前記第５面、前記第６面とに跨って設けられた第１外部電極と、
   前記積層セラミック素子の内部に設けられ、前記第１外部電極に第１引出部を介して電気的に接続された複数の第１内部電極と、
   前記積層セラミック素子の内部に設けられ、前記第２外部電極に第２引出部を介して電気的に接続された複数の第２内部電極と、
   を備えた積層セラミック電子部品であって、
   前記第２面における前記第１外部電極の長さ方向の寸法は、前記第２面における前記第２外部電極の長さ方向の寸法より大きく、
   前記第２外部電極の表面に設けられた第２めっき膜の膜厚が、前記第１外部電極の表面に設けられた第１めっき膜の膜厚より厚く、
   前記第１めっき膜および前記第２めっき膜がＮｉを含むめっき膜であること、
   を特徴とする、積層セラミック電子部品。
2. 前記第２めっき膜の膜厚は４μｍ以上５μｍ以下であり、前記第１めっき膜の膜厚は、２μｍ以上３μｍ以下であることを特徴とする、請求項１に記載の積層セラミック電子部品。
3. 前記第２外部電極の厚みと第２めっき膜の膜厚の合計が、前記第１外部電極の厚みと前記第１めっき膜の膜厚の合計より大きいことを特徴とする請求項１または請求項２に記載の積層セラミック電子部品。
4. 前記第１めっき膜および前記第２めっき膜が、Ｎｉを含むめっき膜と前記Ｎｉを含むめっき膜上にＳｎを含むめっき膜とを含むこと、を特徴とする、請求項１ないし請求項３のいずれか一項に記載の積層セラミック電子部品。
5. 前記第１面の長さ方向における一方端部と、前記第３面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
   前記第１面の長さ方向における他方端部と、前記第４面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
   前記第１面の長さ方向において、２つの前記第２外部電極の間に位置する部分と、をさらに備えることを特徴とする、請求項１ないし請求項４のいずれか一項に記載の積層セラミック電子部品。
6. 前記第１外部電極の幅が前記第２外部電極の幅より広いこと、を特徴とする、請求項１ないし請求項５のいずれか一項に記載の積層セラミック電子部品。
7. 前記第１外部電極が信号側電極であって、前記第２外部電極がグランド側電極であることを特徴とする、請求項１ないし請求項６のいずれか一項に記載の積層セラミック電子部品。
8. 前記第１外部電極、第２外部電極が設けられた前記第２面における積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、前記第２面における第２外部電極の長さ方向の寸法が０．３５ｍｍ以上０．４５ｍｍ以下であり、前記第２面における第１外部電極の長さ方向の寸法が０．６３ｍｍ以上０．６７ｍｍ以下であることを特徴とする請求項１ないし請求項７のいずれか一項に記載の積層セラミック電子部品。