JP2015026843A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】等価直列インダクタンスを低くすることができる積層セラミック電子部品を提供する。
【解決手段】積層セラミック素子２の表面の中央部に設けられた第１外部電極と、積層セラミック素子の表面の両端部にそれぞれ設けられた第２外部電極と、積層セラミック素子の内部に設けられた複数の第１内部電極２０と、セラミック層を間にして第１内部電極２０に対向するように設けられた複数の第２内部電極２２とを備える。第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａから引き出された第１引出部２４ａ，２４ｂとを有し、第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂから引き出された第２引出部２６ａ，２６ｂとを有する。第１内部電極２０の第１引出部２４ａ，２４ｂおよび第２内部電極２２の第２引出部２６ａ，２６ｂは、対向部側が他方の引出部側に傾斜している傾斜部を有し、積層セラミック素子表面側が直線部を有している。
【選択図】図３

Description

本発明は、積層セラミックコンデンサなどの積層セラミック電子部品に関する。

特許文献１（図８〜図１０）に示すように、等価直列インダクタンス（ＥＳＬ）を低くするために、積層セラミック素子表面の中央部に設けられた第１外部電極と、積層セラミック素子表面の両端部に第１外部電極を間に配置するようにそれぞれ設けられた第２外部電極と、を備えた３端子の積層セラミックコンデンサが知られている。３端子とは、コンデンサの端子として、三つの端子が回路基板に電気的に接続されることを意味する。

図１４は、従来の３端子の積層セラミックコンデンサ８０の内部構造を模式的に示した図である。この積層セラミックコンデンサ８０において、第１外部電極８２は中央部に設けられ、第２外部電極８４ａ，８４ｂは両端部にそれぞれ設けられている。第２内部電極８１は、直線状の第２引出部８１ａ，８１ｂによって第２外部電極８４ａ，８４ｂに電気的に接続されている。図示しないが、セラミック層を間にして第２内部電極８１に対向している第１内部電極は、直線状の第１引出部によって第１外部電極８２に電気的に接続されている。

特開２０１３−４６０５２号公報

ここで、積層セラミックコンデンサ８０の等価直列インダクタンス（ＥＳＬ）を更に低くするためには、第１外部電極８２と第２外部電極８４ａ、８４ｂとの間の電気的距離（第１外部電極８２→第１引出部→第１内部電極→セラミック層→第２内部電極８１→第２引出部８１ａ（または第２引出部８１ｂ）→第２外部電極８４ａ（または第２外部電極８４ｂ）の距離）を短くする必要がある。そこで、第１外部電極８２と第２外部電極８４ａ、８４ｂとの間の電気的距離を短くするために、第２引出部８１ａ，８１ｂの幅を広くすると、第２引出部８１ａ，８１ｂの先端が、第２外部電極８４ａ，８４ｂの電極厚が薄い部分に接続されるようになる。この場合、第２外部電極８４ａ，８４ｂ形成部分で、水分が積層セラミックコンデンサ８０の内部に浸入し易くなり、水分シール性が低下する。

また、第１外部電極８２と第２外部電極８４ａ、８４ｂとの間の電気的距離を短くするために、第２引出部８１ａ，８１ｂを傾斜形状にすることも考えられる。しかしながら、傾斜形状の第２引出部８１ａ，８１ｂを採用した場合、外形をカットする際に、カット位置がずれたときは、第２引出部８１ａ，８１ｂの先端の幅が広がり、第２外部電極８４ａ，８４ｂの電極厚の薄い部分に接続されるようになる。従って、この場合も、第２外部電極８４ａ，８４ｂ形成部分で、水分が積層セラミックコンデンサ８０の内部に浸入し易くなり、水分シール性が低下する。

それゆえに、本発明の第１の目的は、等価直列インダクタンス（ＥＳＬ）を低くすることができる積層セラミック電子部品を提供することである。そして、本発明の第２の目的は、外形をカットする際のカット位置ずれに対応することができる積層セラミック電子部品を提供することである。

本発明の積層セラミック電子部品は、
長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有する積層セラミック素子と、
第２面の長さ方向における一方端部と、第３面、第５面、第６面とに跨って設けられた第２外部電極と、
第２面の長さ方向における他方端部と、第４面、第５面、第６面とに跨って設けられた第２外部電極と、
第２面の長さ方向において、２つの第２外部電極の間に位置する部分と、第５面、第６面とに跨って設けられた第１外部電極と、
積層セラミック素子の内部に設けられた複数の第１内部電極と、
積層セラミック素子の内部に設けられ、セラミック層を間にして第１内部電極に対向する複数の第２内部電極と、を備え、
第２面における第１外部電極の長さ方向の寸法は、第２面における第２外部電極の長さ方向の寸法より大きく、
第１内部電極は、
第２内部電極と対向する第１対向部と第１対向部から積層セラミック素子表面に引き出された第１引出部とを有し、
第２内部電極は、
第１内部電極と対向する第２対向部と第２対向部から積層セラミック素子表面に引き出された第２引出部とを有し、
第１内部電極の第１引出部および第２内部電極の第２引出部の少なくともいずれか一方は、対向部側から他方の引出部側に傾斜している傾斜部を有し、積層セラミック素子表面側が直線部を有していること、
を特徴とする、積層セラミック電子部品である。

また、本発明の積層セラミック電子部品は、
第１内部電極の第１引出部および第２内部電極の第２引出部は、それぞれ傾斜部および直線部を有していること、を特徴とする、積層セラミック電子部品である。

本発明では、第１引出部および／または第２引出部の対向部側が他方の引出部側に傾斜している傾斜部を有しているため、第１外部電極と第２外部電極との間の電気的距離（第１外部電極→第１引出部→第１内部電極→セラミック層→第２内部電極→第２引出部→第２外部電極の距離）が短くなる。また、第１引出部および／または第２引出部の積層セラミック素子表面側が直線部を有しているため、外形をカットする際にカット位置がずれても、引出部の先端の幅は変わらず、広くならない。従って、引出部の先端が、第１外部電極もしくは第２外部電極の電極厚の薄い部分に接続されるようにならない。

また、本発明の積層セラミック電子部品は、
第１面には、第１および第２の外部電極が設けられておらず、
第１内部電極および第２内部電極の対向部における第２面側の端縁と積層セラミック素子の第２面との間のギャップ領域の幅が、第１内部電極および第２内部電極の対向部における第１面側の端縁と積層セラミック素子の第１面との間のギャップ領域の幅より小さいことを特徴とする、積層セラミック電子部品であってもよい。

また、本発明の積層セラミック電子部品は、
第１面の長さ方向における一方端部と、第３面、第５面、第６面とに跨って設けられた第２外部電極と、
第１面の長さ方向における他方端部と、第４面、第５面、第６面とに跨って設けられた第２外部電極と、
第１面の長さ方向において、２つの第２外部電極の間に位置する部分と、をさらに備えることを特徴とする、積層セラミック電子部品であってもよい。

この場合、第１面および第２面のいずれか一方の面が実装面として使用できるため、回路基板への実装の自由度が向上する。

また、本発明の積層セラミック電子部品は、
第１外部電極が信号側電極であって、第２外部電極がグランド側電極であることを特徴とする、積層セラミック電子部品であってもよい。

さらに、本発明の積層セラミック電子部品は、
第１外部電極、第２外部電極が設けられた第２面における積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、第２面における第２外部電極の長さ方向の寸法が０．３５ｍｍ以上０．４５ｍｍ以下であり、第２面における第１外部電極の長さ方向の寸法が０．６３ｍｍ以上０．６７ｍｍ以下であることを特徴とする積層セラミック電子部品であってもよい。

本発明によれば、第１外部電極と第２外部電極との間の電気的距離（第１外部電極→第１引出部→第１内部電極→セラミック層→第２内部電極→第２引出部→第２外部電極の距離）が短くなるので、等価直列インダクタンス（ＥＳＬ）を低くすることができる。

さらに、外形をカットする際にカット位置がずれても、引出部の先端は外部電極の電極厚の薄い部分に接続されないので、外部電極形成部分で、水分が積層セラミック電子部品の内部に浸入し難くなり、水分シール性が確保できる。この結果、外形をカットする際のカット位置ずれに対応することができる。

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。

本発明に係る積層セラミック電子部品の第１の実施の形態を示す外観斜視図である。 図１に示した積層セラミック素子の斜視図である。 図２に示した積層セラミック素子の分解斜視図である。 本発明に係る積層セラミック電子部品の第２の実施の形態を示す外観斜視図である。 図４に示した積層セラミック素子の斜視図である。 図５に示した積層セラミック素子の分解斜視図である。 本発明に係る積層セラミック電子部品の製造方法の一実施の形態を示すフローチャートである。 外部電極ペーストを積層セラミック電子部品に塗布するための塗布装置を示す概略構成図である。 １回目の外部電極ペーストを塗布する方法を説明するための模式図である。 図９に続く１回目の外部電極ペーストを塗布する方法を説明するための模式図である。 ２回目の外部電極ペーストを塗布する方法を説明するための模式図である。 図１１に続く２回目の外部電極ペーストを塗布する方法を説明するための模式図である。 本発明に係る積層セラミック電子部品の効果を説明するための説明図である。 従来の積層セラミック電子部品を説明するための説明図である。

本発明に係る積層セラミック電子部品の実施の形態を説明する。なお、以下の実施の形態では、積層セラミック電子部品として、積層セラミックコンデンサを例にして説明するけれども、本発明はこれに限定されるものではない。例えば、積層セラミック電子部品は、積層セラミックバリスタなどであってもよい。

１．積層セラミック電子部品
（１）第１の実施の形態
図１は、積層セラミック電子部品である積層セラミックコンデンサ１を示す外観斜視図である。図２は、図１に示した積層セラミック素子２の斜視図である。図３は、図２に示した積層セラミック素子２の分解斜視図である。

積層セラミックコンデンサ１は、略直方体の積層セラミック素子２と、積層セラミック素子２の表面の中央部に形成された第１外部電極４ａ，４ｂと、積層セラミック素子２の表面の左右の端部に形成された第２外部電極６ａ，６ｂ，８ａ，８ｂとを備えている。

積層セラミック素子２は、上下の高さＴ方向に、第１面２ａと、第１面２ａに対向する第２面２ｂとを有している。また、積層セラミック素子２は、左右の長さＬ方向に、第３面２ｃと、第３面２ｃに対向する第４面２ｄとを有している。さらに、積層セラミック素子２は、前後の幅Ｗ方向に、第５面２ｅと、第５面２ｅに対向する第６面２ｆとを有している。
積層セラミックコンデンサ１は、例えば長さＬ方向の寸法が２．００ｍｍ以上２．１０ｍｍ以下であることが好ましく、高さＴ方向の寸法が０．７ｍｍ以上１．０ｍｍ以下であることが好ましく、幅Ｗ方向の寸法が１．２０ｍｍ以上１．４０ｍｍ以下であることが好ましい。
なお、積層セラミックコンデンサ１の長さＬ方向の寸法、高さＴ方向の寸法、幅Ｗ方向の寸法は、ミツトヨ製のマイクロメーターＭＤＣ−２５ＭＸを用いて測定することができる。

第１外部電極４ａは第１面２ａの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第１外部電極４ｂは第２面２ｂの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６ａ，８ａは、第１面２ａの左右の両端部に、第１外部電極４ａを間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６ａは、第１面２ａの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８ａは、第１面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６ｂ，８ｂは、第２面２ｂの左右の両端部に、第１外部電極４ｂを間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６ｂは、第２面２ｂの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８ｂは、第２面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。
従って、第１面２ａおよび第２面２ｂのいずれか一方の面が、積層セラミックコンデンサ１の実装面となる。積層セラミックコンデンサ１は３端子コンデンサである。

ここで、第１外部電極４ａ，４ｂの幅Ｂは、第２外部電極６ａ，６ｂ，８ａ，８ｂの幅Ａより大きく設定されている。より具体的には、第１外部電極４ａ，４ｂの幅Ｂは、０．６３ｍｍ以上０．６７ｍｍ以下である。第２外部電極６ａ，６ｂ，８ａ，８ｂの幅Ａは、０．３５ｍｍ以上０．４５ｍｍ以下である。
なお、第１の外部電極４ａ、４ｂ、第２の外部電極６ａ、６ｂ、８ａ、８ｂの幅は、ＮＩＫＯＮ製の測定顕微鏡ＭＭ−６０にて２０倍の倍率で積層セラミックコンデンサ１の第１面または第２面を投影して測定することができる。

そして、第１外部電極４ａ，４ｂは、それぞれ外部電極ペーストを１回塗布することにより厚膜形成されている。また、第２外部電極６ａ，６ｂ，８ａ，８ｂは、それぞれ外部電極ペーストを２回塗布することにより厚膜形成されている。これにより、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚は第１外部電極４ａ，４ｂの電極厚より大きくなっている。
なお、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの厚みは、積層セラミックコンデンサ１の第５面２ｅの表面から幅方向の中央に向かって研磨することによって、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの断面を露出させ、そして、研磨によるダレを除去した後に、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの断面に投影することによって測定することができる。

第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂは、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。さらに、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂは、それぞれ、その表面にめっき皮膜が形成されている。めっき皮膜は、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂを保護し、かつ、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのはんだ付け性を良好にする。

また、第１外部電極４ａ，４ｂがグランド側電極で、第２外部電極６ａ，６ｂ，８ａ，８ｂが信号側電極であってもよいし、第１外部電極４ａ，４ｂが信号側電極で、第２外部電極６ａ，６ｂ，８ａ，８ｂがグランド側電極であってもよい。

積層セラミック素子２は、幅Ｗ方向（積層方向）において、複数の内層用セラミック層１０と、複数の内層用セラミック層１０同士の界面に配設された複数の第１内部電極２０および第２内部電極２２と、複数の内層用セラミック層１０を挟むように前後に配設された外層用セラミック層１２とで構成された積層体構造を有している。

第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａの中央部から上下の高さＴ方向にそれぞれ延在している第１引出部２４ａ，２４ｂとを有している。第１引出部２４ａは、積層セラミック素子２の第１面２ａの中央部に引き出されて第１外部電極４ａに電気的に接続されている。第１引出部２４ｂは、積層セラミック素子２の第２面２ｂの中央部に引き出されて第１外部電極４ｂに電気的に接続されている。

第１引出部２４ａは、第１対向部２３ａ側が第２引出部２６ａ側および第２引出部２８ａ側の２方向に傾斜している両側傾斜部７０ａを有し、第１面２ａ側が直線部７０ｂを有している。第１引出部２４ｂは、第１対向部２３ａ側が第２引出部２６ｂ側および第２引出部２８ｂ側の２方向に傾斜している両側傾斜部７１ａを有し、第２面２ｂ側が直線部７１ｂを有している。

第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂの左側端部から上下の高さＴ方向にそれぞれ延在している第２引出部２６ａ，２６ｂと、第２対向部２３ｂの右側端部から上下の高さＴ方向にそれぞれ延在している第２引出部２８ａ，２８ｂとを有している。第２引出部２６ａは、積層セラミック素子２の第１面２ａの左側端部に引き出されて第２外部電極６ａに電気的に接続されている。第２引出部２６ｂは、積層セラミック素子２の第２面２ｂの左側端部に引き出されて第２外部電極６ｂに電気的に接続されている。第２引出部２８ａは、積層セラミック素子２の第１面２ａの右側端部に引き出されて第２外部電極８ａに電気的に接続されている。第２引出部２８ｂは、積層セラミック素子２の第２面２ｂの右側端部に引き出されて第２外部電極８ｂに電気的に接続されている。

第２引出部２６ａは、第２対向部２３ｂ側が第１引出部２４ａ側の１方向に傾斜している片側傾斜部７２ａを有し、第１面２ａ側が直線部７２ｂを有している。第２引出部２６ｂは、第２対向部２３ｂ側が第１引出部２４ｂ側の１方向に傾斜している片側傾斜部７３ａを有し、第２面２ｂ側が直線部７３ｂを有している。第２引出部２８ａは、第２対向部２３ｂ側が第１引出部２４ａ側の１方向に傾斜している片側傾斜部７４ａを有し、第１面２ａ側が直線部７４ｂを有している。第２引出部２８ｂは、第２対向部２３ｂ側が第１引出部２４ｂ側の１方向に傾斜している片側傾斜部７５ａを有し、第２面２ｂ側が直線部７５ｂを有している。

広面積の第１内部電極２０と第２内部電極２２とは、幅Ｗ方向において、誘電体材料からなる内層用セラミック層１０を介して対向している。この第１内部電極２０と第２内部電極２２とが、内層用セラミック層１０を介して対向している部分（第１内部電極２０の第１対向部２３ａと第２内部電極２２の第２対向部２３ｂとが対向している部分）に静電容量が形成されている。第１内部電極２０および第２内部電極２２は、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。また、内層用セラミック層１０および外層用セラミック層１２は、チタン酸バリウム系材料、チタン酸ストロンチウム系材料などからなる。

以上の構成からなる積層セラミックコンデンサ１では、第１内部電極２０および第２内部電極２２が積層セラミックコンデンサ１の第１面２ａまたは第２面２ｂ（言い換えると、実装面）に垂直に配置されており、積層方向が第１面２ａまたは第２面２ｂ（言い換えると、実装面）に対して平行である。

（２）第２の実施の形態
図４は、積層セラミック電子部品である積層セラミックコンデンサ１Ａを示す外観斜視図である。図５は、図４に示した積層セラミック素子２の斜視図である。図６は、図５に示した積層セラミック素子２の分解斜視図である。なお、図４〜図６において、前記第１の実施の形態の積層セラミックコンデンサ１の部品や部分と同一の部品や部分には、同じ符号を付してその詳細な説明は省略する。

積層セラミックコンデンサ１Ａは、前記第１の実施の形態の積層セラミックコンデンサ１において、第１内部電極２０の第１引出部２４ａおよび第２内部電極２２の第２引出部２６ａ，２８ａを省略したものと同様のものである。

積層セラミックコンデンサ１Ａは、略直方体の積層セラミック素子２と、積層セラミック素子２の表面の中央部に形成された第１外部電極４ｂと、積層セラミック素子２の表面の左右の端部に形成された第２外部電極６ｂ，８ｂとを備えている。

第１外部電極４ｂは、第２面２ｂの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６ｂ，８ｂは、第２面２ｂの左右の両端部に、第１外部電極４ｂを間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６ｂは、第２面２ｂの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８ｂは、第２面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。
従って、第２面２ｂが、積層セラミックコンデンサ１Ａの実装面となる。積層セラミックコンデンサ１Ａは３端子コンデンサである。

ここで、第１外部電極４ｂの幅Ｂは、第２外部電極６ｂ，８ｂの幅Ａより大きく設定されている。

そして、第１外部電極４ｂは、外部電極ペーストを１回塗布することにより形成されている。また、第２外部電極６ｂ，８ｂは、それぞれ外部電極ペーストを２回塗布することにより形成されている。これにより、第２外部電極６ｂ，８ｂの電極厚は第１外部電極４ｂの電極厚より大きくなっている。

第１外部電極４ｂおよび第２外部電極６ｂ，８ｂは、それぞれ、その表面にめっき皮膜が形成されている。

積層セラミック素子２は、幅Ｗ方向（積層方向）において、複数の内層用セラミック層１０と、複数の内層用セラミック層１０同士の界面に配設された複数の第１内部電極２０および第２内部電極２２と、複数の内層用セラミック層１０を挟むように前後に配設された外層用セラミック層１２とで構成された積層体構造を有している。

第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａの中央部から高さＴ方向の下方に延在している第１引出部２４ｂとを有している。第１引出部２４ｂは、積層セラミック素子２の第２面２ｂの中央部に引き出されて第１外部電極４ｂに電気的に接続されている。

ここで、第１内部電極２０の対向部２３ａの第２面２ｂ側の第１端縁２３ａ１と積層セラミック素子２の第２面２ｂとの間にはギャップが設けられる。また、第１内部電極２０の対向部２３ａの第１面２ａ側の第２端縁２３ａ２と積層セラミック素子２の第１面２ａとの間にはギャップが設けられる。なお、この第１端縁２３ａ１側のギャップの幅は、第２端縁２３ａ２側のギャップの幅よりも小さく設定されてもよい。これら第１端縁２３ａ１側のギャップおよびの第２端縁２３ａ２側のギャップの厚みは、積層セラミックコンデンサ１を幅Ｗ方向（積層方向）に研磨し、それによって現れた内部電極をＮＩＫＯＮ製のＭＭ−６０にて２０倍の倍率で投影することによって比較される。

第１引出部２４ｂは、第１対向部２３ａ側が第２引出部２６ｂ側および第２引出部２８ｂ側の２方向に傾斜している両側傾斜部７１ａを有し、第２面２ｂ側が直線部７１ｂを有している。

第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂの左側端部から高さＴ方向の下方に延在している第２引出部２６ｂと、第２対向部２３ｂの右側端部から高さＴ方向の下方に延在している第２引出部２８ｂとを有している。第２引出部２６ｂは、積層セラミック素子２の第２面２ｂの左側端部に引き出されて第２外部電極６ｂに電気的に接続されている。第２引出部２８ｂは、積層セラミック素子２の第２面２ｂの右側端部に引き出されて第２外部電極８ｂに電気的に接続されている。

ここで、第２内部電極２２の対向部２３ｂの第２面２ｂ側の第１端縁２３ｂ１と積層セラミック素子２の第２面２ｂとの間にはギャップが設けられる。また、第２内部電極２２の対向部２３ｂの第１面２ａ側の第２端縁２３ｂ２と積層セラミック素子２の第１面２ａとの間にはギャップが設けられる。なお、この第１端縁２３ｂ１側のギャップの幅は、第２端縁２３ｂ２側のギャップの幅よりも小さく設定されてもよい。これら第１端縁２３ｂ１側のギャップおよび第２端縁２３ｂ２側のギャップの厚みは、積層セラミックコンデンサ１を幅Ｗ方向（積層方向）に研磨し、それによって現れた内部電極をＮＩＫＯＮ製のＭＭ−６０にて２０倍の倍率で投影することによって比較される。

第２引出部２６ｂは、第２対向部２３ｂ側が第１引出部２４ｂ側の１方向に傾斜している片側傾斜部７３ａを有し、第２面２ｂ側が直線部７３ｂを有している。第２引出部２８ｂは、第２対向部２３ｂ側が第１引出部２４ｂ側の１方向に傾斜している片側傾斜部７５ａを有し、第２面２ｂ側が直線部７５ｂを有している。

広面積の第１内部電極２０と第２内部電極２２とは、幅Ｗ方向において、誘電体材料からなる内層用セラミック層１０を介して対向している。この第１内部電極２０と第２内部電極２２とが、内層用セラミック層１０を介して対向している部分（第１内部電極２０の第１対向部２３ａと第２内部電極２２の第２対向部２３ｂとが対向している部分）に静電容量が形成されている。

以上の構成からなる積層セラミックコンデンサ１Ａでは、第１内部電極２０および第２内部電極２２が積層セラミックコンデンサ１の第２面２ｂ（言い換えると、実装面）に垂直に配置されており、積層方向が第２面２ｂ（言い換えると、実装面）に対して平行である。

２．積層セラミック電子部品の製造方法
次に、前述の積層セラミックコンデンサ１，１Ａの製造方法を説明する。図７は、積層セラミックコンデンサ１，１Ａの製造方法を示すフローチャートである。

工程Ｓ１で、チタン酸バリウム系材料またはチタン酸ストロンチウム系材料からなるセラミック粉末に、有機バインダ、分散剤および可塑剤などが添加されて、シート成形用スラリーが作製される。次に、シート成形用スラリーは、ドクターブレード法によって、内層もしくは外層用セラミックグリーンシートに成形される。

次に、工程Ｓ２で、内層用セラミックグリーンシート上に、Ａｇを含有する内部電極ペーストがスクリーン印刷法で塗布され、第１内部電極２０および第２内部電極２２となるべき電極ペースト膜が形成される。

次に、工程Ｓ３で、電極ペースト膜が形成された内層用セラミックグリーンシートは、第１内部電極２０の電極ペースト膜と第２内部電極２２の電極ペースト膜とが交互になるように複数枚積層される。さらに、複数枚の外層用セラミックグリーンシートが、積層された内層用セラミックグリーンシートを挟むように積層されて圧着される。この積層セラミックグリーンシートは、個々の積層セラミック素子２となるべき寸法に外形がカットされ、複数の未焼成の積層セラミック素子２とされる。

次に、工程Ｓ４で、未焼成の積層セラミック素子２は、脱バインダ処理された後、焼成され、焼結した積層セラミック素子２とされる。内層用および外層用セラミックグリーンシートと電極ペースト膜とは同時焼成され、内層用セラミックグリーンシートは内層用セラミック層１０となり、外層用セラミックグリーンシートは外層用セラミック層１２となり、電極ペースト膜は第１内部電極２０もしくは第２内部電極２２となる。

次に、工程Ｓ５で、焼結した積層セラミック素子２の表面に、１回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。１回目の外部電極ペーストの塗布は、第１外部電極４ａ，４ｂの外部電極ペーストを塗布すると共に、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペーストを塗布する。

１回目の外部電極ペーストの塗布は、図８に示す塗布装置３０を使用してローラ転写法で行われる。塗布装置３０は、所定の間隔で配置されている一対の塗布部３２ａ，３２ｂを備えている。

塗布部３２ａは、塗布ローラ３４ａと、塗布ローラ３４ａに圧接したスクレーパ３６ａと、スクレーパ３６ａの上流側に配設されて塗布ローラ３４ａに圧接した転写ローラ３８ａと、ペースト槽４０ａとを備えている。同様に、塗布部３２ｂも、塗布ローラ３４ｂと、塗布ローラ３４ｂに圧接したスクレーパ３６ｂと、スクレーパ３６ｂの上流側に配設されて塗布ローラ３４ｂに圧接した転写ローラ３８ｂと、ペースト槽４０ｂとを備えている。

塗布ローラ３４ａの外周面には、図９に示すように、積層セラミックコンデンサ１の第１外部電極４ｂに対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６ｂ，８ｂに対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。図示しないけれども、塗布ローラ３４ｂの外周面にも、第１外部電極４ａに対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６ａ，８ａに対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。

塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の幅は、第１外部電極４ａ，４ｂの幅と略等しい寸法に設定されている。塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの左右の端部に形成した溝４４，４８の幅は、第２外部電極６ａ，６ｂ，８ａ，８ｂの幅と略等しい寸法に設定されている。溝４２，４４，４８の横断面の形状は、矩形、Ｕ形、三角形、半円形などである。

スクレーパ３６ａ，３６ｂは、それぞれ転写ローラ３８ａ、３８ｂによって塗布ローラ３４ａ，３４ｂの外周表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とすと同時に、溝４２，４４，４８に外部電極ペースト５０を充填させるためのものである。

転写ローラ３８ａ，３８ｂは、それぞれペースト槽４０ａ，４０ｂに入っている外部電極ペースト５０を取り出して、塗布ローラ３４ａ，３４ｂに供給するためのものである。

複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられて挟持されることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から押し付けられる。

このとき、図１０に示すように、塗布ローラ３４ａ，３４ｂの溝４２，４４，４８に充填されている外部電極ペースト５０の一部が、積層セラミック素子２の第１面２ａおよび第２面２ｂに、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのパターン形状に合わせて転写され塗布される。すなわち、第１外部電極４ａ，４ｂの外部電極ペースト５０および第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０が、積層セラミック素子２に付与される。この場合、溝４２の幅が溝４４，４８の幅より広いので、第１外部電極４ａ，４ｂの外部電極ペースト５０の塗布厚みは厚く、第２外部電極６ａ，６ｂ，８ａ，８ｂの外部電極ペースト５０の塗布厚みは薄くなる。
なお、図１０は簡略化のため、塗布ローラ３４ｂによる外部電極ペースト５０の積層セラミック素子２への塗布は図示していない。
また、積層セラミックコンデンサ１Ａを製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおくことにより、第１外部電極４ａおよび１回目の第２外部電極６ａ，８ａが形成されなくなる。

１回目の外部電極ペースト塗布工程は、第１外部電極４ａ，４ｂの外部電極ペースト５０を塗布すると共に、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０を塗布するため、効率良く外部電極が形成される。
なお、キャリアテープ４２による積層セラミック素子２の搬送速度と、塗布ローラ３４ａ、３４ｂの外周速度とは略等しい速度に設定される。

次に、工程Ｓ６で、積層セラミック素子２に塗布された第１外部電極４ａ，４ｂの外部電極ペースト５０および第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極部分が形成される。このとき、第１外部電極４ａ，４ｂの電極厚みは厚く、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚みは薄い。
なお、工程Ｓ６を省略して、工程Ｓ５から直接に工程Ｓ７へ移行して、工程Ｓ８でまとめて第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂを焼き付けてもよい。

次に、工程Ｓ７で、積層セラミック素子２の表面に、２回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。２回目の外部電極ペーストの塗布は、第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペーストのみを塗布する。

２回目の外部電極ペーストの塗布は、１回目の外部電極ペーストの塗布に用いた図８に示す塗布装置３０において、スクレーパ３６ａ，３６ｂを図１１に示すスクレーパ３７ａ，３７ｂに置き換えたものと同様のものを使用してローラ転写法で行われる。

スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の横断面の形状と略等しいサイズの凸部６０が、溝４２に対応する位置に設けられている。従って、スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とし、溝４２に充填されている外部電極ペースト５０を凸部６０によって溝４２から掻き出すと共に、溝４４，４８に外部電極ペースト５０を充填させることができる。

複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から押し付けられる。

このとき、図１２に示すように、塗布ローラ３４ａ、３４ｂの溝４４，４８に充填されている外部電極ペースト５０の一部が、積層セラミック素子２の第１面２ａおよび第２面２ｂに、第２外部電極６ａ，６ｂ，８ａ，８ｂのパターン形状に合わせて転写され塗布される。すなわち、第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペースト５０が、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極部分の表面上にさらに付与される。これにより、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚みは、第１外部電極４ａ，４ｂの電極厚みより大きくなる。
なお、図１２は簡略化のため、塗布ローラ３４ｂによる外部電極ペースト５０の積層セラミック素子２への塗布は図示されていない。また、積層セラミックコンデンサ１Ａを製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおくことにより、２回目の第２外部電極６ａ，８ａが形成されなくなる。

また、第１外部電極４ａ，４ｂは、塗布ローラ３４ａ，３４ｂの溝４２にその一部が収容されるので、積層セラミック素子２の姿勢が良くなり、塗布精度が良くなる。

次に、工程Ｓ８で、積層セラミック素子２に塗布された第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極部分が形成される。こうして、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚が第１外部電極４ａ，４ｂの電極厚より大きく形成される。

次に、工程Ｓ９で、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのそれぞれの表面に、湿式めっきによってＮｉめっき、Ｓｎめっきが順に形成される。こうして、積層セラミックコンデンサ１，１Ａが得られる。

３．本実施の形態の効果
（１）本実施の形態によれば、図１３（Ａ）および（Ｂ）に一例として示すように、第１引出部２４ａ，２４ｂおよび第２引出部２６ａ，２６ｂ，２８ａ，２８ｂの第１対向部２３ａ側および第２対向部２３ｂ側が他方の引出部側に傾斜している傾斜部７０ａ〜７５ａを有しているので、第１外部電極４ａ，４ｂと第２外部電極６ａ，６ｂ，８ａ，８ｂとの間の電気的距離（例えば、第１外部電極４ｂ→第１引出部２４ｂ→第１内部電極２０→セラミック層１０→第２内部電極２２→第２引出部２８ｂ→第２外部電極８ｂの距離）が短くなる。従って、等価直列インダクタンス（ＥＳＬ）を低くすることができる。

（２）さらに、第１引出部２４ａ，２４ｂおよび第２引出部２６ａ，２６ｂ，２８ａ，２８ｂが直線部７０ｂ，７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂを有しているので、外形をカットする際に、図１３（Ｃ）に示すように、カット位置がＸ方向にずれても、第１引出部２４ａ，２４ｂおよび第２引出部２６ａ，２６ｂ，２８ａ，２８ｂの先端の幅Ｄは変わらず、広くならない。従って、第１引出部２４ａ，２４ｂおよび第２引出部２６ａ，２６ｂ，２８ａ，２８ｂの先端が、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚の薄い部分に接続されるようにはならない。その結果、第１外部電極４ａ，４ｂ形成部分および第２外部電極６ａ，６ｂ，８ａ，８ｂ形成部分で、水分が積層セラミックコンデンサ１，１Ａの内部に浸入し難くなり、水分シール性が確保できる。

（３）また、第１の実施の形態の積層セラミックコンデンサ１の場合には、第１面２ａおよび第２面２ｂのいずれか一方の面が実装面として使用できるため、回路基板への実装の自由度が向上する。

なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。前記実施の形態の積層セラミックコンデンサ１，１Ａは、第１引出部２４ａ，２４ｂおよび第２引出部２６ａ，２６ｂ，２８ａ，２８ｂの両者が、傾斜部７０ａ〜７５ａと直線部７０ｂ〜７５ｂを有している。しかし、第１引出部２４ａ，２４ｂおよび第２引出部２６ａ，２６ｂ，２８ａ，２８ｂのいずれか一方の引出部のみが傾斜部と直線部を有している積層セラミックコンデンサであってもよい。
また、第１面には第１および第２の外部電極が設けられておらず、第１内部電極および第２内部電極の対向部における第２面側の端縁と前記積層セラミック素子の第２面との間のギャップ領域の幅が、第１内部電極および第２内部電極の対向部における第１面側の端縁と前記積層セラミック素子の前記第１面との間のギャップ領域の幅より小さくてもよい。この場合、更にＥＳＬを低減できるとともに、第１および第２の外部電極が設けられていない面において、機械的衝撃に対する欠けや割れにより内部電極が露出することを防止できる。

１，１Ａ 積層セラミックコンデンサ
２ 積層セラミック素子
２ａ 第１面
２ｂ 第２面
２ｃ 第３面
２ｄ 第４面
２ｅ 第５面
２ｆ 第６面
４ａ，４ｂ 第１外部電極
６ａ，６ｂ，８ａ，８ｂ 第２外部電極
１０ 内層用セラミック層
１２ 外層用セラミック層
２０ 第１内部電極
２２ 第２内部電極
２３ａ 第１対向部
２３ｂ 第２対向部
２３ａ１，２３ｂ１ 第１端縁
２３ａ２，２３ｂ２ 第２端縁
２４ａ，２４ｂ 第１引出部
２６ａ，２６ｂ，２８ａ，２８ｂ 第２引出部
３０ 塗布装置
３２ａ，３２ｂ 塗布部
３４ａ，３４ｂ 塗布ローラ
３６ａ，３６ｂ，３７ａ，３７ｂ スクレーパ
３８ａ，３８ｂ 転写ローラ
４０ａ，４０ｂ ペースト槽
４２，４４，４８ 溝
５０ 外部電極ペースト
５２ 塗布ローラの回転軸
６０ 凸部
７０ａ，７１ａ 両側傾斜部
７２ａ，７３ａ，７４ａ，７５ａ 片側傾斜部
７０ｂ，７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂ 直線部
９０ 回路基板
Ｌ 長さ
Ｔ 高さ
Ｗ 幅
Ａ 第２外部電極の幅
Ｂ 第１外部電極の幅
Ｄ 第１引出部および第２引出部の先端の幅

Claims (6)

1. 長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有する積層セラミック素子と、
   前記第２面の長さ方向における一方端部と、前記第３面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
   前記第２面の長さ方向における他方端部と、前記第４面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
   前記第２面の長さ方向において、２つの前記第２外部電極の間に位置する部分と、前記第５面、前記第６面とに跨って設けられた第１外部電極と、
   前記積層セラミック素子の内部に設けられた複数の第１内部電極と、
   前記積層セラミック素子の内部に設けられ、セラミック層を間にして前記第１内部電極に対向する複数の第２内部電極と、を備え、
   前記第２面における前記第１外部電極の長さ方向の寸法は、前記第２面における前記第２外部電極の長さ方向の寸法より大きく、
   前記第１内部電極は、
   前記第２内部電極と対向する第１対向部と前記第１対向部から前記積層セラミック素子表面に引き出された第１引出部とを有し、
   前記第２内部電極は、
   前記第１内部電極と対向する第２対向部と前記第２対向部から前記積層セラミック素子表面に引き出された第２引出部とを有し、
   前記第１内部電極の前記第１引出部および前記第２内部電極の前記第２引出部の少なくともいずれか一方は、対向部側から他方の引出部側に傾斜している傾斜部を有し、前記積層セラミック素子表面側が直線部を有していること、
   を特徴とする、積層セラミック電子部品。
2. 前記第１面には、前記第１および第２の外部電極が設けられておらず、
   前記第１内部電極および前記第２内部電極の前記対向部における前記第２面側の端縁と前記積層セラミック素子の前記第２面との間のギャップ領域の幅が、前記第１内部電極および前記第２内部電極の前記対向部における前記第１面側の端縁と前記積層セラミック素子の前記第１面との間のギャップ領域の幅より小さいことを特徴とする、請求項１に記載の積層セラミック電子部品。
3. 前記第１内部電極の前記第１引出部および前記第２内部電極の前記第２引出部は、それぞれ前記傾斜部および前記直線部を有していること、を特徴とする、請求項１または請求項２に記載の積層セラミック電子部品。
4. 前記第１面の長さ方向における一方端部と、前記第３面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
   前記第１面の長さ方向における他方端部と、前記第４面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
   前記第１面の長さ方向において、２つの前記第２外部電極の間に位置する部分と、をさらに備えることを特徴とする、請求項１または請求項２に記載の積層セラミック電子部品。
5. 前記第１外部電極が信号側電極であって、前記第２外部電極がグランド側電極であることを特徴とする、請求項１ないし請求項３のいずれか一項に記載の積層セラミック電子部品。
6. 前記第１外部電極、第２外部電極が設けられた前記第２面における積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、前記第２面における第２外部電極の長さ方向の寸法が０．３５ｍｍ以上０．４５ｍｍ以下であり、前記第２面における第１外部電極の長さ方向の寸法が０．６３ｍｍ以上０．６７ｍｍ以下であることを特徴とする請求項１、２、３、５のいずれか一項に記載の積層セラミック電子部品。