KR102076150B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

적층 세라믹 커패시터 및 그 실장 기판 Download PDF

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Abstract

본 발명은, 복수의 유전체층과 복수의 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 세라믹 바디의 실장 면에 서로 이격되게 배치되며, 상기 복수의 제1 내부 전극과 접속되는 한 쌍의 제1 외부 전극; 상기 세라믹 바디의 실장 면에서 상기 한 쌍의 제1 외부 전극 사이에 배치되며, 상기 복수의 제2 내부 전극과 접속되는 제2 외부 전극; 및 상기 세라믹 바디의 실장 면과 대향되는 면에 배치되는 더미 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
상기 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.
상기 적층 세라믹 커패시터 중에서 저ESL 특성이 요구되는 제품이 있다.
상기 저ESL 특성을 만족시키기 위해 실장 면에 3개의 외부 전극이 서로 이격되게 배치되어 ESL(등가직렬인덕턴스, Equivalent Series Inductance) 특성을 낮게 유지할 수 있도록 한 일명 3단자 구조의 적층 세라믹 커패시터가 있다.
그러나, 종래의 3단자 구조의 적층 세라믹 커패시터는, 생산 후 전기적 특성을 테스트하기 위한 측정 설비에 투입하게 되는데, 이때 투입된 적층 세라믹 커패시터들이 측정 설비 내에서 서로 부딪히거나 마찰되면서 세라믹 바디 중 외부 전극이 미형성된 부분, 예를 들면 실장 면의 반대쪽 면 중 일부가 파손되는 문제점이 있었다.
이러한 문제점은 3단자 구조의 적층 세라믹 커패시터 중 외부 전극을 상하에 3개씩 대칭으로 형성한 구조를 통해, 일부 해소할 수 있다.
그러나, 상기 3단자가 상하 대칭으로 형성된 구조의 적층 세라믹 커패시터의 경우, 생산 후 제품을 픽업(pick up) 설비를 이용하여 픽업하는 과정에서 픽업율(pick up rate)이 낮은 단점이 발생되었다.
픽업장치의 노즐은 세라믹 바디의 중앙에 배치된 외부 전극의 폭 보다 큰 반면, 세라믹 바디의 양 끝 쪽에 배치된 외부 전극의 폭보다는 작은 크기를 가진다.
상기 3단자가 상하 대칭으로 형성된 구조의 적층 세라믹 커패시터의 경우, 세라믹 바디의 상면 가운데 배치된 외부 전극이 픽업장치의 노즐홀(nozzle hole)의 중심에 위치하게 되는데, 이때 노즐의 내경이 가운데 배치된 외부 전극의 폭보다 크므로, 가운데 배치된 외부 전극의 양쪽으로 빈 공간이 생기게 되고, 그 공간을 통해 진공이 빠지게 된다.
이러한 현상은 제품을 픽업할 때 제대로 픽업이 이루어지지 못하는 원인이 되며, 픽업시 틀어짐을 유발하기 때문에 상대적으로 픽업율이 떨어지게 된다.
국내공개특허 제2009-0117686호
본 발명의 목적은, 측정 설비에서 전기적 특성을 테스트 하는 동안 적층 세라믹 커패시터들이 파손되는 것을 방지하고, 픽업 공정시 픽업율을 높일 수 있는 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 일 측면은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 상기 세라믹 바디의 실장 면과 대향되는 면에 더미 전극을 배치한 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 형태에 따르면, 세라믹 바디의 실장 면과 대향되는 면에 배치된 더미 전극에 의해, 전기적 특성을 테스트하기 위한 측정 설비에 투입된 적층 세라믹 커패시터들이 측정 설비 내에서 서로 부딪히거나 마찰되더라도 파손되는 것을 방지하며, 픽업 공정시 픽업율을 높일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 분해사시도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 세라믹 바디의 저면을 나타낸 사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 저면을 나타낸 사시도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 8은 도 1의 적층 세라믹 커패시터가 기판에 실장된 일 형태를 도시한 사시도이다.
도 9는 도 8의 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 분해사시도이고, 도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 세라믹 바디의 저면을 나타낸 사시도이고, 도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 저면을 나타낸 사시도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111, 112)이 폭 방향으로 적층된 세라믹 바디(110), 복수의 제1 및 제2 내부 전극(120, 130), 한 쌍의 제1 외부 전극(141, 143), 제2 외부 전극(142), 및 더미 전극(150)을 포함한다.
본 실시 형태의 적층 세라믹 커패시터(100)는 실장 면에 총 3개의 외부 단자를 갖는 일명 3단자 커패시터로 볼 수 있다.
세라믹 바디(110)는 복수의 유전체층(111, 112)을 폭 방향으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 바디(110)의 형상과 치수 및 유전체층(111, 112)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 바디(110)를 형성하는 복수의 유전체층(111, 112)은 소결된 상태로서, 인접하는 유전체층(111, 112) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 세라믹 바디(110)는 육면체 형상을 가질 수 있다.
본 실시 형태에서는 설명의 편의를 위해 세라믹 바디(110)의 서로 대향하는 두께 방향의 면을 제1 및 제2 면(S1, S2)으로, 제1 및 제2 면(S1, S2)을 연결하며 서로 대향하는 길이 방향의 양 면을 제3 및 제4 면(S3, S4)으로, 제3 및 제4 면(S3, S4)과 수직으로 교차하며 서로 대향하는 폭 방향의 양 면을 제5 및 제6 면(S5, S6)으로 정의하기로 한다.
이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 바디(110)의 하면(S1)으로 함께 정의하여 설명하기로 한다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브영역과, 좌우 마진부로서 상기 액티브영역의 폭 방향의 좌우 측에 각각 배치된 좌우 커버층(113, 114)으로 구성될 수 있다.
상기 액티브영역은 유전체층(111, 112)을 사이에 두고 복수의 제1 및 제2 내부 전극(120, 130)을 폭 방향으로 번갈아 반복적으로 적층하여 형성될 수 있다.
좌우 커버층(113, 114)은 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브영역의 유전체층(111, 112)과 동일한 재질 및 구성을 가질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 좌우 커버층(113, 114)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브영역에 각각 폭 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(120, 130)의 손상을 방지하는 역할을 수행할 수 있다.
유전체층(111, 112)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111, 112)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111, 112)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
제1 및 제2 내부 전극(120, 130)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111, 112)의 일면에 각각 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111, 112)의 폭 방향을 따라 세라믹 바디(110)의 제1면(S1)을 통해 노출되도록 배치될 수 있으며, 중간에 배치된 유전체층(111, 112)에 의해 서로 전기적으로 절연될 수 있다.
제1 내부 전극(120)은, 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(S3, S4)으로부터 이격되게 배치되는 제1 몸체부(121)와, 제1 몸체부(121)에서 세라믹 바디(110)의 실장 면인 제1 면(S1)을 향해 연장 형성되되 길이 방향으로 서로 이격되게 배치되는 한 쌍의 제1 리드부(122, 123)를 포함한다.
제2 내부 전극(130)은, 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(S3, S4)으로부터 이격되게 배치되며, 제1 몸체부(121)와 폭 방향으로 오버랩되는 제2 몸체부(131)와, 제2 몸체부(131)에서 세라믹 바디(110)의 실장 면인 제1 면(S1)을 향해 연장 형성되되 한 쌍의 제1 리드부(122, 123) 사이에 서로 이격되게 배치되는 제2 리드부(132)를 포함한다.
또한, 제1 및 제2 내부 전극(120, 130)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트 등을 사용하여 형성될 수 있다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 외부 전극(141, 142)은 세라믹 바디(110)의 제1 면(S1)에 길이 방향으로 서로 이격되게 형성되고, 좌우 한 쌍의 제1 리드부(122, 123)와 각각 접속되어 전기적으로 연결된다.
이때, 한 쌍의 제1 외부 전극(141, 142)은 필요시, 세라믹 바디(110)의 하면(S1)에 형성된 몸체부(141a, 142a)와, 몸체부(141a, 142a)에서 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(S3, S4)의 일부까지 각각 연장되게 형성되고, 몸체부(141a, 142a)에서 폭 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성된 밴드부(141b, 141c, 142b, 142c)를 포함할 수 있다.
이때, 제1 외부 전극(141, 142)은 경우에 따라, 세라믹 바디(110)의 제1 면(S1)에서 길이 방향의 제3 및 제4 면(S3, S4)의 일부까지만 각각 연장되게 형성되거나, 세라믹 바디의 제1 면(S1)에서 폭 방향의 제5 및 제6 측면(S5, S6)의 일부까지만 연장되게 형성될 수 있다.
제2 외부 전극(143)은 세라믹 바디(110)의 하면(S1)에 좌우 한 쌍의 제1 외부 전극(141, 142) 사이에 이격되게 형성되고 제2 리드부(132)와 접속되어 전기적으로 연결된다.
이때, 제2 외부 전극(143)은 필요시, 세라믹 바디(110)의 제1 면(S1)에 형성된 몸체부(143a)와, 몸체부(143a)에서 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성된 밴드부(143b)를 포함할 수 있다.
이러한 제1 및 제2 외부 전극(141-143)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구조를 갖는 적층 세라믹 커패시터(100)는 제1 외부 전극(141, 142)과 제2 외부 전극(142)이 세라믹 바디(110)의 동일한 면에 형성되며, 한 쌍의 제1 외부 전극(141, 142) 사이에 제2 외부 전극(143)이 근접하여 배치되므로 양극과 음극 사이에 형성되는 전류 루프(current loop)의 길이가 최소화되어, 적층 세라믹 커패시터(100)의 고주파 특성을 지배하는 ESL을 저감시킬 뿐만 아니라 ESL 산포를 개선하여 칩의 임피던스 특성을 향상시킬 수 있는 효과가 있다.
한편, 본 실시 형태에서, 제1 및 제2 외부 전극(141-143)은 도금층을 더 포함할 수 있다. 상기 도금층은 제1 및 제2 외부 전극(141-143) 상에 형성되는 니켈(Ni) 도금층(미도시)과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층(미도시)을 포함할 수 있다.
더미 전극(150)은 세라믹 바디(110)의 실장 면과 대향되는 제2 면(S2)을 모두 덮도록 형성될 수 있다.
또한, 더미 전극(150)은 제1 또는 제2 외부 전극(141-143)과 동일한 재질의 도전성 금속으로 이루어질 수 있으며, 필요시 에폭시(epoxy)와 같은 절연체로 이루어질 수 있는 등 그 재질이 한정되는 것은 아니다.
더미 전극(150)은 전기적 특성을 테스트하기 위한 측정 설비에 투입되는 적층 세라믹 커패시터들이 측정 설비 내에서 서로 부딪히거나 마찰되더라도 더미 전극(150)이 이러한 충격과 마찰을 막아주는 보호막의 역할을 하여 적층 세라믹 커패시터에서 외부 전극이 미형성된 부분, 예를 들면 실장 면의 반대측 면인 상면(2) 중 일부가 파손되는 것을 방지할 수 있다.
또한, 더미 전극(150)은 세라믹 바디(110)의 제2 면(S2)을 굴곡이 없는 평평한 상태로 형성함으로써, 픽업 설비의 노즐이 세라믹 바디(110)의 평평한 제2 면(S2)을 용이하게 집을 수 있도록 한다.
이로 인해 적층 세라믹 커패시터의 틀어짐이나, 제품을 집어 올리지 못하는 불량을 제거할 수 있다.
또한, 더미 전극(150)은 여러 제조 공정 진행시 발생할 수 있는 충격으로부터 세라믹 바디(110)의 제2 면(S2)을 보호하는 보호막의 역할을 동시에 수행할 수 있다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5를 참조하면, 더미 전극은 세라믹 바디(110)의 실장 면과 대향되는 제2 면(S2)에 폭 방향으로 이격되게 배치된 제1 및 제2 더미 전극(151, 152)을 포함할 수 있다.
이때, 제1 및 제2 더미 전극(151, 152)은 폭 방향의 일 측변이 세라믹 바디(110)의 제2 면(S2)에서 폭 방향의 테두리와 밀접되는 위치에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 더미 전극(151, 152)은 필요시 세라믹 바디(110)의 제3 내지 제6 면(S3-S6) 중 적어도 일면의 일부까지 연장되게 형성될 수 있다.
이러한 제1 및 제2 더미 전극(151, 152)의 형상은 픽업시 양쪽 라인을 픽업설비의 노즐이 집게 되므로, 틀어짐을 보다 줄일 수 있으면서, 세라믹 바디(110)의 폭 방향의 양쪽 테두리 부분에 대한 치핑(chipping)을 강화하는 효과를 기대할 수 있다.
또한, 이러한 구조는 세라믹 바디(110)의 제2 면(S2) 전체를 덥고 있는 도 1의 구조에 비해 도포 물질과 도금 재료비 등의 재료를 절감할 수 있는 효과가 있다.
또한, 도 1에서와 같이 세라믹 바디(110)의 제2 면(S2) 전체를 도포하는 경우 전극의 평탄도 불균일, 면적이 커짐에 따른 추가적인 소성/건조 작업 및 소성/건조시 칩 간 붙음 현상이 발생하는 등의 문제점을 최소화 할 수 있는 효과가 있다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 6을 참조하면, 더미 전극은 세라믹 바디(110)의 실장 면과 대향되는 제2 면(S2)에 길이 방향으로 이격되게 배치된 제1 및 제2 더미 전극(153, 154)을 포함할 수 있다.
픽업이 되는 부분에 형성되는 상기 제1 및 제2 더미 전극(153, 154) 사이의 간격을 픽업설비의 노즐의 사이즈보다 크게 하여 노즐이 평평한 세라믹 바디(110)의 제2 면(S2)에 위치할 수 있도록 형성될 수 있다.
상기와 같이 노즐이 평평한 세라믹 바디(110)의 제2 면(S2)에 위치함으로써 픽업 시 흔들림을 막을 수 있다. 이에 픽업율을 증가시킬 수 있다.
또한, 제1 및 제2 더미 전극(153, 154)은 세라믹 바디의 길이 방향의 양쪽 테두리 부분에서 발생할 수 있는 충격을 감소시키는 역할을 할 수 있다.
이와 같은 구조에 따르면, 더미 전극을 형성하는데 사용되는 재료의 절감이 크고, 작업성은 도 1의 경우와 큰 차이가 없다.
또한, 적층 세라믹 커패시터의 제1 외부 전극과 상하 대칭 구조로 형성되므로, 적층 세라믹 커패시터를 기판에 실장할 때 설비에서 별도의 설정이 필요 없이 사용할 수 있는 효과가 있다.
한편, 상기 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서 상기 제1 및 제2 더미 전극(153, 154)은 상기 세라믹 바디(110)의 길이 방향으로 길게 배치하여 상기 제1 및 제2 더미 전극(153, 154) 사이의 간격이 상기 노즐의 사이즈보다 작게 형성함으로써, 상기 제1 및 제2 더미 전극(153, 154)의 일부가 상기 노즐의 내경 안으로 들어오도록 배치될 수 있다.
상기 제1 및 제2 더미 전극(153, 154)의 일부가 상기 노즐의 내경 안으로 들어오도록 배치됨으로써, 픽업시 흔들림을 막을 수 있어 픽업율을 증가시킬 수 있다.
또한, 양 끝단에서 발생할 수 있는 충격을 감소시킬 수 있다.
또한, 적층 세라믹 커패시터의 제1 외부 전극과 상하 대칭 구조로 형성되므로, 적층 세라믹 커패시터를 기판에 실장할 때 설비에서 별도의 설정이 필요 없이 사용할 수 있는 효과가 있다.
이때, 제1 및 제2 더미 전극(153, 154)은 필요시, 세라믹 바디(110)의 제2 면(S2)에 배치된 몸체부(153a, 154a)와, 몸체부(153a, 154a)에서 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(S5, S6)의 일부까지 각각 연장되게 형성된 밴드부(153c, 154c)와 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(S3, S4)의 일부까지 연장되게 형성된 밴드부(153b, 154b)를 포함할 수 있다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7을 참조하면, 더미 전극(155)은 세라믹 바디(110)의 실장 면과 대향되는 제2 면의(S2) 테두리를 따라 액자 형상으로 배치될 수 있다.
상기의 구조는, 치핑 발생을 최소화 할 수 있는 형상으로 치핑이 발생할 수 있는 세라믹 바디(110)의 제2 면(S2)의 모든 부분을 보호하는 역할을 한다.
또한, 상기의 구조는, 도 1의 구조에 비해 재료비 절감이 크며 폭의 변경을 통해 픽업(pick up)률과 칩핑 제어 효과를 극대화 시킬 수 있다.
이때, 더미 전극(155)은 필요시, 세라믹 바디의 제2 면(S2)에 배치된 몸체부(155a)와, 몸체부(155a)에서 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(S5, S6)과 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(S3, S4)의 일부까지 연장되게 형성된 밴드부(155b)를 포함할 수 있다.
적층 세라믹 커패시터의 실장 기판
도 8은 도 1의 적층 세라믹 커패시터가 기판에 실장된 일 형태를 도시한 사시도이고, 도 9는 도 8의 측단면도이다.
본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은, 적층 세라믹 커패시터(100)가 실장되는 기판(210)과, 기판(210) 상면에 서로 이격되게 형성된 복수의 전극 패드(221-223)를 포함한다.
도 8 및 도 9를 참조하면, 본 실시 형태의 기판은 3단자 구조의 커패시터를 실장하는 것이므로, 제1 내지 제3 전극 패드(221-223)를 포함한다. 이때, 제3 전극 패드(223)는 제1 및 제2 전극 패드(221, 222) 사이에 배치되되 제1 및 제2 전극 패드(221, 222)로부터 이격되게 형성된다.
적층 세라믹 커패시터(100)는 제1 내지 제3 외부 전극(141-143)이 각각 제1 내지 제3 전극 패드(221-223) 상에 접촉되게 위치한 상태에서 각각의 솔더(230)에 의해 접합되어 기판(210)과 전기적으로 연결될 수 있다.
한편, 도 9에서 도면 부호 224는 접지(그라운드, Ground) 단자를, 도면 부호 225는 전원 단자를 나타낸다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구 범위에 의해 한정하고자 한다.
따라서, 청구 범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층 세라믹 커패시터
110 ; 세라믹 바디
111, 112 ; 유전체층
113, 114 ; 커버층
120 ; 제1 내부 전극
121 ; 제1 몸체부
122, 123 ; 제1 리드부
130 ; 제2 내부 전극
131 ; 제2 몸체부
132 ; 제2 리드부
141, 142 ; 제1 외부 전극
143 ; 제2 외부 전극
200 ; 실장 기판
210 ; 기판
221, 222 ; 제1 전극 패드
223 ; 제2 전극 패드
230 ; 솔더

Claims (15)

  1. 복수의 유전체층과 복수의 제1 및 제2 내부 전극을 포함하는 세라믹 바디;
    상기 세라믹 바디의 실장 면에 서로 이격되게 배치되며, 상기 복수의 제1 내부 전극과 접속되는 한 쌍의 제1 외부 전극;
    상기 세라믹 바디의 실장 면에서 상기 한 쌍의 제1 외부 전극 사이에 배치되며, 상기 복수의 제2 내부 전극과 접속되는 제2 외부 전극; 및
    상기 세라믹 바디의 실장 면과 대향되는 면에 배치되고, 상기 제1 또는 제2 외부 전극과 동일한 재질의 도전성 금속으로 이루어지는 더미 전극; 을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 내부 전극은, 상기 세라믹 바디의 폭 방향의 양 면으로부터 이격되게 배치되는 제1 몸체부와, 상기 제1 몸체부에서 상기 세라믹 바디의 실장 면을 향해 연장 형성되되 길이 방향으로 서로 이격되게 배치되는 한 쌍의 제1 리드부를 포함하며,
    상기 제2 내부 전극은, 상기 세라믹 바디의 폭 방향의 양 면으로부터 이격되게 배치되며, 상기 제1 몸체부와 폭 방향으로 오버랩되는 제2 몸체부와, 상기 제2 몸체부에서 상기 세라믹 바디의 실장 면을 향해 연장 형성되되 상기 한 쌍의 제1 리드부 사이에 배치되는 제2 리드부를 포함하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 한 쌍의 제1 외부 전극이 상기 세라믹 바디의 실장 면에서 길이 방향의 양 면의 일부까지 각각 연장되게 형성되는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 한 쌍의 제1 외부 전극이 상기 세라믹 바디의 실장 면에서 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 한 쌍의 제1 외부 전극은, 상기 세라믹 바디의 실장 면에서 길이 방향의 양 면의 일부까지 각각 연장되게 형성되고, 상기 세라믹 바디의 실장 면에서 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제2 외부 전극이 상기 세라믹 바디의 실장 면에서 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 더미 전극이 상기 세라믹 바디의 실장 면과 대향되는 면을 모두 덮도록 배치되는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 더미 전극은 상기 세라믹 바디의 실장 면과 대향되는 면에 폭 방향으로 이격되게 배치되는 제1 및 제2 더미 전극을 포함하는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 제1 및 제2 더미 전극이 상기 세라믹 바디의 폭 방향의 양 면 중 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 더미 전극은 상기 세라믹 바디의 실장 면과 대향되는 면에 길이 방향으로 이격되게 형성된 제1 및 제2 더미 전극을 포함하는 적층 세라믹 커패시터.
  11. 제10항에 있어서,
    상기 제1 및 제2 더미 전극이 상기 세라믹 바디의 폭 방향의 양 면 중 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
  12. 제1항에 있어서,
    상기 더미 전극이 상기 세라믹 바디의 실장 면과 대향되는 면의 테두리를 따라 액자 형상으로 배치되는 적층 세라믹 커패시터.
  13. 제11항에 있어서,
    상기 더미 전극이 상기 세라믹 바디의 폭 방향의 양 면 중 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
  14. 상부에 복수의 전극 패드를 갖는 기판; 및
    상기 기판의 전극 패드 위에 실장되는 상기 제1항 내지 제13항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
  15. 복수의 유전체층과 복수의 제1 및 제2 내부 전극을 포함하는 세라믹 바디;
    상기 세라믹 바디의 실장 면에 서로 이격되게 배치되며, 상기 복수의 제1 내부 전극과 접속되는 한 쌍의 제1 외부 전극;
    상기 세라믹 바디의 실장 면에서 상기 한 쌍의 제1 외부 전극 사이에 배치되며, 상기 복수의 제2 내부 전극과 접속되는 제2 외부 전극; 및
    상기 세라믹 바디의 실장 면과 대향되는 면에 배치되는 더미 전극; 을 포함하고,
    상기 더미 전극이 상기 세라믹 바디의 실장 면과 대향되는 면을 모두 덮도록 배치되는 적층 세라믹 커패시터.
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