KR101018254B1 - 적층형 칩 캐패시터 - Google Patents

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Abstract

본 발명의 적층형 칩 커패시터는, 복수의 유전체층의 적층에 의해 형성되며, 실장면인 하면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서, 유전체층을 사이에 두고 서로 대향하도록 배치되고, 각각 상기 하면으로 인출된 단 1개의 리드를 갖는 복수의 내부 전극과; 상기 하면에 형성되어 상기 리드를 통해 해당 내부 전극과 연결된 3 이상의 외부 전극을 포함하되, 상기 내부 전극은 상기 하면에 수직으로 배치되고, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 항상 수평 방향으로 서로 인접하도록 배치된다.
적층형 칩 캐패시터, ESL, ESR

Description

적층형 칩 캐패시터{MULTILAYER CHIP CAPACITOR}
본 발명은 적층형 칩 캐패시터에 관한 것으로, 특히 내부 전극이 실장면에 수직으로 배치되어 있으며, 낮은 등가직렬 인덕턴스(ESL; Equivalent Series Inductance)과 함께 적절한 등가직렬 저항(ESR: Equivalent Series Resistance)을 갖는 적층형 칩 캐패시터에 관한 것이다.
적층형 칩 캐패시터는 LSI의 전원 회로 등 고주파 회로 내에 배치되는 디커플링 캐패시터로 유용하게 사용되고 있다. 적층형 칩 커패시터의 종류에는, 내부 전극이 실장면에 수직으로 배치된 커패시터와, 수평으로 배치된 커패시터가 있다. 전원 회로를 안정화시키기 위해서, 적층형 칩 캐패시터는 보다 낮은 ESL 값을 가져야한다. 이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다. 전원 회로의 안정성은 적층형 칩 캐패시터의 ESL에 의존하며, 특히 낮은 ESL에서 안정성이 높다. 또한 전원 회로의 안정성은 적층형 칩 커패시터의 ESL뿐만 아니라 ESR에도 의존한다. ESR이 너무 작은 값을 가지면, 전원 회로의 안정성이 약화되어 공진 발생시 전압이 급격히 변동하게 된다. 따라서, ESR은 적절한 값을 유지하는 것이 바람직하다.
ESL의 감소를 위해, 미국특허 제5,880,925호는, 서로 다른 극성을 갖는 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열(interdigitated arrangement)로 배치시키는 방안을 제안하였다. 그러나, 이 미국특허에 따르면, 각 내부 전극의 4개의 리드에서 발생하는 저항은 서로 병렬로 연결되므로, 커패시터 전체의 저항은 매우 낮아지게 된다. 그 결과, 타겟 임피던스를 만족시키기 어렵고 전원 회로의 불안정성을 초래한다.
ESR이 너무 낮아지는 것을 방지하기 위해, 미국특허 제6,441,459호는 하나의 내부 전극에 하나의 리드만을 사용하는 방안을 제안하고 있다. 그러나, 이 미국특허에 따르면, 내부 전극 패턴들의 블록간 경계 영역에서, 인접한 내부 전극에 흐르는 전류의 방향이 동일하게 된다. 이에 따라, 상기 일부 인접한 내부 전극들 사이에서는 자속이 상쇄되지 못하고, ESL이 커지게 되는 문제가 발생한다
도 1a 및 1b는 수직으로 배치된 내부 전극을 갖는 종래의 적층형 칩 커패시터의 예들을 나타낸다. 먼저 도 1a를 참조하면, 커패시터(10)는 복수의 유전체층(11A, 11B)의 적층에 의해 형성된 커패시터 본체(11)와 그 본체(11)의 실장면(A)에 형성된 외부 전극(31~34: 점선으로 표시)을 포함한다. 도 1a는 실장면(하면: A)이 보이도록 커패시터를 뒤집은 것으로 생각할 수 있다. 본체(11) 내부에는 유전체층(11A, 11B)을 사이에 두고 내부 전극(12, 13)이 교대로 배치되어 있다. 각 내부 전극(12, 13)은, 해당 외부 전극(31, 33),(32, 34)에 연결된 2개의 리드(16, 18),(17, 19)를 갖는다.
도 1b는 수직 배치의 내부 전극을 갖는 종래 커패시터의 다른 예를 나타낸 사시도이다. 도 1b를 참조하면, 커패시터(20)는 커패시터 본체(21)와, 그 상면 및 하면에 형성된 외부 전극(3a, 3b, 3c, 3d)를 포함한다. 이종 극성의 제1 및 제2 내부 전극(22, 23)은 상면 및 하면으로 인출되어 해당 외부 전극에 연결된 4개의 리드(1b, 1c, 1d, 1e), (1b', 1c' 1d', 1e')를 갖는다.
도 1a 및 도 1b의 수직 배치 내부 전극을 갖는 커패시터에 따르면, 이종 극성의 리드을 인접하게 배치함으로써, 리드를 흐르는 전류에 의한 자속이 서로 상계되어 ESL이 감소하다. 그러나, 많은 리드가 병렬로 연결됨으로써 ESR이 과도하게 낮아지는 문제가 있다. 특히 도 1b의 커패시터에서는, ESL의 저감효과는 높지만, ESR이 너무 과도하게 저하됨으로써 디커플링 응용에서 안정적인 고주파 전원회로를 구현하기가 어렵게 된다.
상기한 문제점을 해결하기 위해서, 본 발명은 낮은 ESL을 구현하면서도 적절한 ESR을 갖는 적층형 칩 커패시터를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명의 적층형 칩 커패시터는, 복수의 유전체층의 적층에 의해 형성되며, 실장면인 하면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서, 유전체층을 사이에 두고 서로 대향하도록 배치되고, 각각 상기 하면으로 인출된 단 1개의 리드를 갖는 복수의 내부 전극과; 상기 하면에 형성되어 상기 리드를 통해 해당 내부 전극과 연결된 3 이상의 외부 전극을 포함하되, 상기 내부 전극은 상기 하면에 수직으로 배치되고, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 항상 수평 방향으로 서로 인접하도록 배치된다.
본 발명의 실시형태에 따르면, 상기 하면에 형성된 외부 전극은 이종 극성끼리 서로 교대로 배치되고, 상기 하면으로 인출되는 리드들은 적층방향으로 따라 지그재그 형태로 배치될 수 있다.
상기 커패시터는 4단자커패시터일 수 있다. 이 경우, 상기 적층방향으로 연속 배치된 6개의 내부 전극이 하나의 블록을 이루고, 이 블록이 반복 적층될 수 있다.
상기 블록을 구비한 상기 4단자 커패시터에 있어서, 상기 커패시터 본체의 하면에는 제1 내지 제4 외부 전극이 순차적으로 배치될 수 있다. 또한, 각각의 상기 블록은, 상기 하면으로 인출된 리드를 각각 1개씩 갖는 제1 내지 제4 내부 전극을 포함하되, 제1 내지 제4 내부 전극의 리드는 상기 제1 내지 제4 외부 전극에 각각 연결되고, 제1 내지 제4 내부 전극은 각 블록 내에서 제1, 2, 3, 4, 3 및 2 내부 전극의 순서로 연속 적층될 수 있다. 이러한 리드 배치에 의하여, 상기 하면으로 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치된다.
본 발명의 실시형태에 따르면, 상기 커패시터는 상기 하면에 대향하는 상기 커패시터 본체의 상면에 형성된 3개 이상의 외부 전극을 더 포함할 수 있다. 이 경우, 각각의 상기 내부 전극은 상기 상면으로 인출되어 해당 외부 전극에 연결되는 단 1개의 리드를 더 가질 수 있다.
상기 상면 및 하면에 형성된 외부 전극은 상하면의 각 면에서 이종 극성끼리 서로 교대로 배치되고, 상기 상면 및 하면으로 인출된 리드들은 각 인출면에서 지그재그 형태로 배치될 수 있다. 특히, 상기 상면에 형성된 외부 전극과 하면에 형성된 외부 전극은 동수이고, 상기 상면 및 하면에서 이종 극성의 외부 전극이 서로 대향하도록 배치될 수 있다.
상기 커패시터는 8단자커패시터일 수 있다. 이 경우, 상기 적층방향으로 연 속 배치된 6개의 내부 전극이 하나의 블록을 이루고, 이 블록이 반복 적층될 수 있다.
상기 블록을 구비한 상기 8단자 커패시터에 있어서, 상기 커패시터 본체의 하면에는 제1 내지 제4 외부 전극이 순차적으로 배치되고, 상기 상면에는 제5 내지 제8 외부 전극이 순차적으로 배치될 수 있다. 또한, 각각의 상기 블록은, 상기 하면으로 인출된 단 1개의 리드와 상면으로 인출된 단 1개의 리드를 각각 갖는 제1 내지 제4 내부 전극을 포함하되, 상기 하면으로 인출된 제1 내지 제4 내부 전극의 리드는 상기 제1 내지 제4 외부 전극에 연결되고, 제1 내지 제4 내부 전극은 각 블록 내에서 제1, 2, 3, 4, 3 및 2 내부 전극의 순서로 연속 적층될 수 있다. 이러한 리드 배치에 의하여, 상기 하면으로 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치된다. 마찬가지 방식으로 상기 상면으로 인출되는 리드들은 적층 방향으로 따라 지그재그 형태로 배치될 수 있다.
상기 커패시터가 상하면에 형성된 외부 전극과 이에 연결된 리드를 갖는 경우, 상기 내부 전극 중 일극성의 내부 전극은 동일 평면에서 상부 전극 플레이트와 하부 전극 플레이트로 분할될 수 있다. 모든 내부 전극이 동일 평면에서 상하부 번극 플레이트로 분할될 수도 있다. 동일 평면에서 분할된 상부 및 하부 전극 플레이트는 서로 동일한 면적을 가질수 있다. 이와 달리 다른 면적을 가질 수도 있다.
본 발명의 실시형태에 따르면, 상기 적층방향에 따르는 커패시터 본체의 길이는, 상기 적층방향에 평행인 2측면 간의 거리보다 짧은 수 있다. 이와 달리, 적층방향에 따른 상기 커패시터 본체의 길이는, 적층방향에 평행인 2측면 간의 거리보다 길 수 있다.
본 명세서에서, 캐패시터 본체의 '하면'은, 캐패시터가 회로 기판에 실장될 경우 회로 기판에 실장되는 면을 말하고, 캐패시터 본체의 상면은 그 하면에 대향하는 면을 말한다. 따라서, 내부 전극이 하면과 수직이면, 내부 전극은 실장면에 수직으로 배치된다. 본 명세서에서, 분할 슬롯은, 내부 전극층을 물리적으로 분리하는 슬릿부를 말한다.
본 발명에 따르면, 적층형 칩 캐패시터의 ESL은 감소되고, 과도한 ESR의 저하가 방지된다. 이에 따라 디커플링 커패시터로 응용될 경우, 고주파 회로에의 전원 공급을 보다 더 안정화시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 2는 본 발명의 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이고, 도 3은 도 2의 커패시터 내에 배치된 내부 전극들을 나타내는 단면도이다. 이 단면도들은 내부 전극이 연장된 평면을 따라 자른 단면도에 해당한다.
도 2 및 도 3을 참조하면, 4단자 커패시터(100)는 복수의 유전체층(1000)이 적층되어 형성된 커패시터 본체(101)와 그 본체의 하면(즉 실장면; A)에 형성된 제1 내지 제4 외부 전극(131~134)을 포함한다. 본체 하면에는 이종 극성의 외부 전극(131~134)은 서로 교대로 배치되어 있다. 또한 하면(A)이 적층방향(X방향)에 평행이므로, 내부 전극(1010, 1020, 1030 ,1040)은 하면(A)에 수직으로 배치된다. 커패시터 본체(101)의 하면(A)과 상면(B)및 제1, 2 측면(C, D)은 적층방향(X방향)에 평행하다.
특히, 각 내부 전극(1010, 1020, 1030 ,1040)은 하면으로 인출된 단 1개의 리드를 갖는다. 또한, 적층방향으로 인접한 서로 다른 극성의 리드는 전체 내부 전극에 걸쳐서 항상 인접하도록 배치된다. 이는 ESL을 저감시킴과 함께 과도한 ESR의 저하를 방지하는 역할을 한다. 도 3에서 일점쇄선은 적층순서를 따라 연장한 것이다.
구체적으로 커패시터의 내부 구조를 설명하면 다음과 같다. 연속 적층된 총 6개의 내부 전극(1010, 1020, 1030, 1040, 1030, 1020)이 하나의 블록을 형성한다. 이 블록이 주기적 구조의 단위체로서 반복 적층되어 있다. 즉, 제1 내부 전극(1010)의 리드(1010a)는 제1 외부 전극(131)에 연결되고, 제2 내부 전극(1020)의 리드(1020a)는 제2 외부 전극(132)에 연결되고, 제3 내부 전극(1030)의 리드(1030a)는 제3 외부 전극(133)에 연결되고, 제4 내부 전극(1040)의 리드(1040a)는 제4 외부 전극(134)에 연결된다. 그리고 나서, 다시 제3 및 제2 내부 전극(1030, 1020)이 순차 배치된다. 따라서, 제1, 2, 3, 4, 3, 2 내부 전극의 적층순서에 따라 4가지 전극 패턴(제1 내지 제4 내부 전극)이 6번 적층되며, 이로써 하나의 블록을 형성한다. 이 블록은 적층방향으로 따라 반복 적층된다.
상기한 바와 같은 내부 전극의 리드 배치에 따르면, 이종 극성의 리드들은 항상 서로 인접하게 된다. 서로 다른 극성의 인접한 리드는 서로 반대방향의 전류를 흐르게 하기 때문에, 이에 의해 자속이 상계되고 ESL은 감소된다. 또한 각 내부 전극은 단지 1개의 리드만을 구비함으로써 ESR의 과도한 감소를 억제할 수 있다.
더욱이, 도 4(a)에 도시된 바와 같이, 하면으로 인출된 리드들은 지그재그 형태로 배치되기 때문에(점선 참조), 동일 외부 전극에 연결된 인접한 리드간의 거리가 상대적으로 커지게 된다. 예컨대, 외부 전극(131)에 연결된 (적층방향으로) 인접한 리드들(1010a) 간의 거리(D)는 6개의 유전체층 두께에 상당하다. 이에 따라, 적층방향(X방향)으로 인접한 동일 극성의 리드들 간의 자기적 결합에 의한 상호 인덕턴스가 줄어들게 된다. 이는 ESL 저감에 기여하는 것이다.
이에 반하여, 도 4(b)에 도시된 바와 같이, 종래 커패시터(도 1a 참조)의 경우에는, 동일 외부 전극(예컨대, 31)에 연결된 인접한 리드들(예컨대, 인접한 리드(16))간의 거리가 단지 2개의 유전체층 두께(d)밖에 되지 않아서 적층방향으로 인접한 동일 극성의 리드들 간에는 상대적으로 높은 상호 인덕턴스가 발생하게 된다.
도 5는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이고, 도 6은 도 5의 커패시터의 내부 전극을 나타내는 단면도이다. 도 5를 참조하면, 커패시터(200)는 커패시터 본체(201)의 하면(A)에 형성된 외부전극(231~234)뿐만 아니라, 상면(B)에 형성된 4개의 외부 전극(235~238)을 더 포함한다(8단자 커패시터).
이 실시형태에서는, 내부 전극을 하면 및 상면의 대응 외부 전극(231~238)에 연결하기 위해, 각 내부 전극(2010, 2020, 2030, 2040)은 하면으로 인출된 단 1개 의 리드와 상면으로 인출된 단 1개의 리드를 구비한다. 이 실시형태에서도, 하면(A)으로 인출된 리드들은 적층방향(X방향)을 따라 지그재그 형태로 배치된다(도 4(a) 참조). 뿐만 아니라, 상면(B)으로 인출되는 리드들도 적층방향(Y)을 따라 지그재그 형태로 배치됨을, 도 6을 통하여 알 수 있다.
구체적으로는, 제1 내부 전극(2010)의 리드(2010a, 2010b)는 제1 외부 전극(231)과 제8 외부 전극(238)에 연결되고, 제2 내부 전극(2020)의 리드(2020a, 2020b)는 제2 외부 전극(232)과 제7 외부 전극(237)에 연결되고, 제3 내부 전극(2030)의 리드(2030a, 2030b)는 제3 외부 전극(233)과 제6 외부 전극(236)에 연결되고, 제4 내부 전극(2040)의 리드(2040a, 2040b)는 제4 외부 전극(234)과 제5 외부 전극(235)에 연결된다. 이러한 제1 내지 제4 내부 전극이 제1, 2, 3, 4, 3, 2 내부 전극의 순서로 연속 배치됨으로써 하나의 블록을 형성하고, 이 블록이 반복하여 적층된다.
도 5 및 6의 실시형태에서도, 서로 다른 극성의 리드간의 인접 배치 특성 및 지그재그 형태 배치로 인해 ESL을 저감시킬 수 있을 뿐만 아니라, 병렬 연결된 다수의 저항으로 인한 ESR의 과도한 감소 현상을 억제할 수 있다.
도 7은 도 6의 내부 전극 배치 구조의 변형례로서, 특히 일극성(여기서는, 그라운드 전위를 이루는 -극성)의 내부 전극이 상하로 분할되어 있다. 도 7을 참조 하면, 도 6의 제2 및 제4 내부 전극(2020, 2040) 대신에, Y방향과 평행한 분할 슬롯에 의해 분할된 내부 전극(2020', 2040')을 사용한다. 이와 같이, 일극성의 내부 전극(2020', 2040') 각각을 상하부 전극 플레이트(2022, 2021), (2042, 2041)로 분할함으로써, 서로 분리된 2개의 커패시터를 병렬 연결하여 사용할 수 있다. 그 외의 내부 전극 구조와 외부 구조는 도 6과 마찬가지이다.
도 8은 도 7의 변형례로서, 특히 분할된 일극성(여기서는 -극성)의 내부 전극(2020'', 2040'')의 동일 평면 상의 상하부 전극 플레이트(2024, 2023), (2044, 2043)가 서로 다른 면적을 갖는다. 이와 같이 서로 다른 면적으로 내부 전극을 동일 평면 상에서 분할함으로써, 각 전극 플레이트에 의한 커패시턴스를 서로 다르게 할 수 있다. 이와 같은 동일 칩 구조 내에 배치된 '서로 분리된 커패시터'가 서로 다른 커패시턴스를 나타내면, 후술하는 바와 같이, 더 넓은 주파수 범위에서 낮은 임피던스를 만들수 있다(도 9 참조). 그 외의 내부 전극 구조와 외부 구조는 도 6과 마찬가지이다.
도 9는 도 8의 내부 전극 구조를 갖는 커패시터의 임피던스 대 주파수 그래프를 나타낸 도면이다. 점선 곡선(a)은 서로 다른 면적의 전극 플레이트 중 넓은 면적의 전극 플레이트에 의한 커패시터의 임피던스 곡선을 나타내고, 일점쇄선 곡선(b)는 좁은 면적의 전극 플레이트에 의한 커패시터의 임피던스 곡선을 나타낸다. 이 2가지 임피던스 곡선이 결합하여 도 9의 (실선) 임피던스 곡선을 나타내는데, 도시된 바와 같이, 타겟 임피던스(ZT)보다 낮은 임피던스를 나타내는 주파수 범위(wf)가, 각 성분 곡선(a, b)에서의 타겟 임피던스 이하의 주파수 범위에 비하여 넓어지게 된다. 이는 보다 넓은 주파수 범위에서 안정적인 전원회로를 구현할 수 있음을 의미한다.
도 6의 실시형태는, CPU등의 LSI의 전원 회로의 디커플링 커패시터로 사용될 때, 관통형(feedthrough type)의 커패시터로 기능하는 장점을 제공한다. 즉, 도 9에 도시된 바와 같이, CPU(51)가 탑재된 배선 기판(53; 예컨대 CPU 패키지)과 마더 보드(55) 사이에, 도 6의 커패시터(100)를 실장하여 디커플링 커패시터로 사용할 경우, 마더 보드(55)의 전원 단자(55a)와 배선 기판(53)의 전원 접속 단자(53a) 사이에서 내부 전극을 통해 전원 공급 전류(i)가 흐를 수 있다. 따라서, 다른 전원 단자(55b)로부터의 전류(i1)나 접지 단자(55c)로의 전류(i2)이외에 내부 전극을 관통하는 전류(i)를 추가적으로 제공하게 된다. 결국, CPU 패키지를 흐르는 전류 경로의 수를 증가시킴으로써, 열로 방출되는 CPU 패키지의 전력손실을 감소시킬 수 있다.
도 11은 도 6의 변형례로서, 도 7과 반대로 +극성의 내부 전극(2010', 2030')이 분할 슬롯에 의해 동일 평면 상의 상하부 전극 플레이트(2012, 2011), (2032, 2031)로 분할된다. -극성 및 +극성의 내부 전극 모두가 동일 평면 상의 상 하부 전극 플레이트로 분할될 수도 있다.
도 12는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터이다. 도 12의 적층형 칩 커패시터(100')는, 적층방향(X방향)에 따른 본체의 길이(W)가 적층방향에 평행한 2개 측면간의 거리(L)에 비하여 크다는 점을 제외하고는, 도 2의 실시형태와 마찬가지이다. 상하면에 외부 전극이 배치된 경우에도, 상기 길이(L)가 상기 거리(L)보다 클 수 있다. 이와 같이, 이 길이(W)를 거리(L)보다 크게 함으로써, 적층수를 보다 안정적으로 증가시킬 수 있다(적층수를 늘리더라도, 커패시터의 높이에 변화없이 실장면적이 넓어진다는 측면에서, 회로 기판에의 커패시터의 실장이 안정적임). 또한 적층수 증가에 따라 ESL이 더욱 낮아지게 된다. 이는, 수평 배치된 내부 전극을 구비한 커패시터와 달리, 적층수와 상관없이 별도의 전류 경로를 통하지 않고도 실장면으로부터 내부 전극의 리드로 직접 전류가 흐를 수 있기 때문이다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1a 및 1b는, 종래기술에 따른 적층형 칩 캐패시터를 나타내는 사시도들이다.
도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이다.
도 3은 도 2의 적층형 칩 커패시터 내에 배치되는 내부 전극을 나타내는 단면도들이다.
도 4는 본 발명의 실시형태(a) 및 종래예(b)에 따른 적층형 칩 커패시터의 하면으로 인출되는 리드들의 배치를 나타내는 저면도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이다.
도 6은 도 5의 적층형 칩 커패시터 내에 배치되는 내부 전극을 나타내는 단면도들이다.
도 7은 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터 내에 배치되는 내부 전극을 나타내는 단면도들이다.
도 8은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터 내에 배치되는 내부 전극을 나타내는 단면도들이다.
도 9는 도 8의 적측형 칩 커패시터의 주파수에 따른 임피던스 변화를 개략적으로 나타낸 그래프이다.
도 10은 본 발명의 실시형태에 따른 적층형 칩 커패시터를 디커플링 커패시 터로 사용한 예를 도식적으로 나타낸 단도면이다.
도 11은 본 발명의 또 다른 실시형태에 따른 적측형 칩 커패시터 내에 배치되는 내부 전극을 나타내는 단면도들이다.
도 12는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이다.
<도면의 주요부분에 대한 부호설명>
100: 적층형 칩 캐패시터 101: 커패시터 본체
131~134: 외부 전극 1000: 유전체층
1010~1040: 내부 전극 1010a~1040a: 리드

Claims (12)

  1. 복수의 유전체층의 적층에 의해 형성되며, 실장면인 하면을 갖는 커패시터 본체;
    상기 커패시터 본체 내에서, 유전체층을 사이에 두고 서로 대향하도록 배치되고, 각각 상기 하면으로 1개의 리드가 인출되도록 형성된 복수의 내부 전극; 및
    상기 하면에 형성되어 상기 리드를 통해 해당 내부 전극과 연결되고, 서로 이격되어 수평 방향으로 순차 형성되며, 이종 극성끼리 서로 교대로 배치된 3개 이상의 외부 전극을 포함하되,
    상기 내부 전극은 상기 하면에 수직으로 배치되고, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 항상 상기 수평 방향으로 서로 인접한 외부 전극과 연결되도록 배치되며, 상기 적층방향을 따라 하부에서 상부로 진행할수록 상기 리드는 일측 가장자리로부터 타측 가장자리로 순차적으로 진행한 후 다시 상기 일측 가장자리로 진행하여 동일 극성의 외부 전극에 연결된 인접한 리드간의 거리가 상대적으로 커지도록 배열된 것을 특징으로 하는 적층형 칩 커패시터.
  2. 제1항에 있어서,
    상기 커패시터는 4단자커패시터이고, 상기 적층방향으로 연속 배치된 6개의 내부 전극이 하나의 블록을 이루고, 이 블록이 반복 적층된 것을 특징으로 하는 적층형 칩 커패시터.
  3. 제1항에 있어서,
    상기 커패시터는 상기 하면에 대향하는 상기 커패시터 본체의 상면에 형성된 3개 이상의 외부 전극을 더 포함하고,
    각각의 상기 내부 전극은 상기 상면으로 인출되어 해당 외부 전극에 연결되는 단 1개의 리드를 더 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  4. 제3항에 있어서,
    상기 상면 및 하면에 형성된 외부 전극은 상하면의 각 면에서 이종 극성끼리 서로 교대로 배치되고,
    상기 상면 및 하면으로 인출된 리드들은 각 인출면에서 지그재그 형태로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  5. 제4항에 있어서,
    상기 상면에 형성된 외부 전극과 하면에 형성된 외부 전극은 동수이고,
    상기 상면 및 하면에서 이종 극성의 외부 전극이 서로 대향하도록 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  6. 제4항에 있어서,
    상기 커패시터는 8단자커패시터이고, 상기 적층방향으로 연속 배치된 6개의 내부 전극이 하나의 블록을 이루고, 이 블록이 반복 적층된 것을 특징으로 하는 적 층형 칩 커패시터.
  7. 제3항에 있어서,
    상기 내부 전극 중 일극성의 내부 전극은 동일 평면에서 상부 전극 플레이트와 하부 전극 플레이트로 분할된 것을 특징으로 하는 적층형 칩 커패시터.
  8. 제7항에 있어서,
    동일 평면에서 분할된 상기 상부 및 하부 전극 플레이트는 서로 동일한 면적을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  9. 제7항에 있어서,
    동일 평면에서 분할된 상기 상부 및 하부 전극 플레이트는 서로 다른 면적을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  10. 제4항에 있어서,
    각각의 상기 내부 전극이 동일 평면에서 상하부 전극 플레이트로 분할된 것을 특징으로 하는 적층형 칩 커패시터.
  11. 제1항에 있어서,
    상기 적층방향에 따르는 커패시터 본체의 길이는, 상기 적층방향에 평행인 2 측면 간의 거리보다 짧은 것을 특징으로 하는 적층형 칩 커패시터.
  12. 제1항에 있어서,
    상기 적층방향에 따른 상기 커패시터 본체의 길이는, 적층방향에 평행인 2측면 간의 거리보다 긴 것을 특징으로 하는 적층형 칩 커패시터.
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