KR100809238B1 - 적층형 칩 커패시터 - Google Patents

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Abstract

적절한 ESR을 유지하고 ESL을 저감시킬 수 있으며 제조가 용이한 적층형 칩 커패시터를 제공한다. 본 발명의 적층형 칩 커패시터는, 복수의 유전체층이 적층된 커패시터 본체와; 상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 서로 교대로 배치된 복수의 제1 및 제2 내부 전극층과; 상기 커패시터 본체 외면에 형성되어 상기 제1 및 제2 내부 전극층과 전기적으로 연결된 복수의 외부 전극을 포함하되, 상기 제1 및 제2 내부 전극층 각각은 동일 평면의 3개 이상의 전극 플레이트로 분할되어 있고, 상기 전극 플레이트 각각은 상기 외부 전극으로의 접속을 제공하는 리드를 1개 또는 2개 갖고, 상기 제1 내부 전극층의 리드는 상기 제2 내부 전극층의 리드와 인접하여 교대로 배치되고, 서로 인접한 제1 내부 전극층의 리드와 제2 전극층의 리드는 서로 다른 극성을 갖는다.
적층형 칩 커패시터, 등가직렬 저항, 등가직렬 인덕턴스

Description

적층형 칩 커패시터{Multilayer Chip Capacitor}
도 1a는 종래의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이다.
도 1b는 도 1a의 적층형 칩 커패시터의 외형을 나타내는 시시도이다.
도 1c는 도 1b의 적층형 칩 커패시터를 AA'라인을 따라 자른 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.
도 4는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.
도 5는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.
도 6은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이다.
도 7은 종래기술과 본 발명에 따른 적층형 칩 커패시터의 주파수 대(vs) 임피던스를 나타내는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100: 적층형 칩 커패시터 110, 120: 유전체층
160, 260, 360, 460: 제1 내부 전극층
170, 270, 370, 470: 제2 내부 전극층
106, 116, 126: 제1 내부 전극층의 전극 플레이트
107, 117, 127: 제2 내부 전극층의 전극 플레이트
106a, 116a, 126a: 제1 내부 전극층의 리드
107a, 117a, 127a: 제2 내부 전극층의 리드
52: 커패시터 본체 56, 57: 외부 전극
본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 감소된 등가직렬 인덕턴스(ESL; Equivalent Serial Inductance)를 나타내면서 적절한 등가직렬 저항(ESR; Equivalent Serial Resistance)을 유지하는 적층형 칩 커패시터에 관한 것이다.
적층형 칩 커패시터는 LSI의 전원 회로 등 고주파 회로 내에 배치되는 디커플링 커패시터로 유용하게 사용되고 있다. 전원 회로를 안정화시키기 위해서, 적층형 칩 커패시터는 보다 낮은 ESL 값을 가져야한다. 이러한 요구는 전자장치의 고주 파, 고전류화의 경향에 따라 더욱 증가되고 있다. 전원 회로의 안정성은 적층형 칩 커패시터의 ESL뿐만 아니라 ESR에도 의존한다. ESR이 너무 작은 값을 가지면, 전원 회로의 안정성이 약화되어 공진 발생시 전압이 급격히 변동하게 된다. 따라서, ESR은 적절한 값을 유지하는 것이 바람직하다.
ESL의 감소를 위해, 미국특허 제5,880,925호는, 서로 다른 극성을 갖는 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열(interdigitated arrangement)로 배치시키는 방안을 제안하고 있다. 도 1a는 종래 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이며, 도 1b는 도 1a의 적층형 칩 커패시터의 외형을 나타내는 시시도이며, 도 1c는 도 1b의 적층형 칩 커패시터를 AA' 라인을 따라 자른 단면도이다.
도 1a를 참조하면, 유전체층(11a, 11b) 상에는 내부 전극(14)이 형성되어 있다. 내부 전극(14)은 서로 다른 극성을 갖는 제1 내부 전극(12)과 제2 내부 전극(13)으로 구분된다. 제1 내부 전극(12)과 제2 내부 전극(13)은 하나의 블록을 이루고 이 블록이 계속 반복하여 적층된다. 각각의 내부 전극 또는 전극 플레이트(12, 13)는 리드(16, 17)를 통해 외부 전극(30; 31, 32)에 연결된다(도 1b 및 1c 참조). 제1 내부 전극(12)의 리드(16)는 제2 내부 전극(13)의 리드(17)와 인접하여 깍지낀 배열로 배치되어 있다. 인접한 리드에 공급되는 전압의 극성이 다르기 때문에, 외부 전극으로부터 흐르는 고주파 전류에 의해 발생된 자속이 인접한 리드 사 이에서 상쇄되고 이에 따라 ESL이 감소된다.
또한, 각각의 내부 전극(12 또는 13)은 4개의 리드(16 또는 17)을 가진다. 상기 4개의 리드에서 발생하는 저항은 서로 병렬로 연결되므로, 커패시터 전체의 저항은 매우 낮아지게 되고, 그 결과 커패시터의 ESR은 너무 작아지게 된다. ESR이 너무 작으면, 타겟 임피던스를 만족시키기 어렵고 전원 회로의 불안정성을 초래한다(도 7의 (a) 참조).
ESR이 너무 낮아지는 것을 방지하기 위해, 미국특허 제6,441,459호는 하나의 내부 전극(전극 플레이트)에 하나의 리드만을 사용하는 방안을 제안하고 있다. 그러나, 상기 미국특허에 따르면, 최소한 4개 이상의 내부 전극 패턴을 필요로 한다. 따라서, 제조 공정(특히 적층 공정)이 복잡하고, 공정 시간과 비용이 증가하게 된다. 뿐만 아니라, 상하로(적층 방향으로) 인접한 내부 전극에 흐르는 전류의 방향이 일부 내부 전극들에서는 동일하게 된다. 따라서, 상기 일부 인접한 내부 전극들 사이에서는 자속이 상쇄되지 못하고, 그 결과 ESL이 커지게 되는 문제가 발생한다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 전원 회로의 불안정성을 방지하도록 적절한 ESR 값을 유지할 수 있을 뿐만 아니라 보다 감소된 ESL을 가지며 제조하기에도 용이한 적층형 칩 커패시터를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 적층형 칩 커패시터는,
복수의 유전체층이 적층되어 형성된 커패시터 본체와;
상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 서로 교대로 배치된 복수의 제1 내부 전극층 및 제2 내부 전극층과;
상기 커패시터 본체 외면에 형성되어 상기 제1 및 제2 내부 전극층과 전기적으로 연결된 복수의 외부 전극을 포함하되,
상기 제1 및 제2 내부 전극층 각각은 동일 평면에 있는(coplanar) 3개 이상의 전극 플레이트로 분할되어 있고, 상기 전극 플레이트 각각은 상기 외부 전극으로의 접속을 제공하는 리드를 1개 또는 2개 갖고,
상기 제1 내부 전극층의 리드는 상기 제2 내부 전극층의 리드와 인접하여 교대로 배치되고, 서로 인접한 제1 내부 전극층의 리드와 제2 내부 전극층의 리드는 서로 다른 극성을 갖는다.
본 발명의 일 실시형태에 따르면, 각 내부 전극층의 동일 평면 상에 배치된 전극 플레이트들은 동일한 극성을 갖고, 상기 제1 내부 전극층의 극성은 상기 제2 내부 전극층의 극성과 반대이다.
본 발명의 다른 실시형태에 따르면, 각 내부 전극층의 동일 평면 상에 배치 된 전극 플레이트들은 이종 극성을 가질 수 있다.
본 발명에 따르면, 상기 적층형 칩 커패시터는 적어도 4개의 외부 전극을 포함할 수 있다. 바람직한 실시형태에 따르면, 상기 적층형 칩 커패시터는 8개의 외부 전극을 구비한다. 이 경우, 상기 커패시터 본체의 서로 대향하는 2개의 측면에 각각 4개의 외부 전극이 배치될 수 있다. 상기 제1 및 제2 내부 전극층 각각의 서로 대향하는 2개 측단은 각 측단에서 동일한 갯수의 리드를 갖는다.
이 경우, 각 내부 전극층의 상기 서로 대향하는 2개 측단 중 일 측단의 리드는 타 측단의 리드에 대해 오프셋(offset)되어 있고, 각 내부 전극층의 동일 평면 상에 배치된 전극 플레이트들은 서로 동일한 극성을 가질 수 있다.
이와 달리, 각 내부 전극층의 서로 대향하는 2개 측단 중 일 측단의 리드는 타 측단의 리드와 동일 선상에 배치되고, 각 내부 전극층의 동일 평면에 배치된 전극 플레이트들은 이종 극성을 가질 수 있다.
바람직하게는, 상기 적층형 칩 커패시터는 10 내지 500 mΩ의 ESR을 갖는다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부 전극층 각각은 3개의 전극 플레이트(제1 내지 제3 전극 플레이트)로 분할된다. 이 경우, 상기 3개의 전극 플레이트 중 1개의 전극 플레이트(제1 전극 플레이트)는 2개의 리드를 갖고, 다른 나머지 2개의 전극 플레이트(제2 및 제3 전극 플레이트)는 각각 단 1개의 리드를 가질 수 있다. 상기 제1 전극 플레이트의 2개 리드는 상기 커패시터 본체의 동일 측면으로 연장될 수 있다. 이와 달리, 상기 제1 전극 플레이트의 2개 리드는 상기 커패시터 본체의 서로 대향하는 측면으로 연장될 수도 있다.
본 발명의 다른 실시형태에 따르면, 상기 제1 및 제2 내부 전극층 각각은 4개의 전극 플레이트로 분할된다. 이 경우, 상기 각각의 전극 플레이트는 단 1개의 리드를 가질 수 있다.
본 발명에 따른 적층형 칩 커패시터는, 적절한 ESR을 유지하면서도 낮은 ESL을 갖는다. 이를 위해, 각 내부 전극층은 3개 이상의 전극 플레이트로 분할되고, 각 전극 플레이트는 1 또는 2개의 리드만을 갖는다. 또한 서로 다른 극성의 리드가 인접하여 배치된다. 이에 따라, 디커플링용 커패시터 동작의 안정성을 확보할 수 있을 뿐만 아니라 병렬 공진으로 인한 임피던스의 급격한 변동을 억제하고 타겟 임피던스를 만족시키기가 용이하게 된다. 또한, 내부 전극층은 2가지의 전극 패턴만을 사용하여 반복 적층되기 때문에, 내부 전극층의 적층이 용이하고 적층 공정의 효율성이 크게 향상된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 2 내지 도 5는 본 발명의 여러 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다. 도 2 내지 도 5의 내부 전극 구조를 사용하는 커패시터는 8단자 커패시터(외부 전극이 8개임)에 해당하며, 이러한 8단자 커패시터의 외형이 도 6에 도시되어 있다.
도 6을 참조하면, 커패시터(100)의 외형은, 종래의 도 1b와 마찬가지이다. 즉, 적층형 칩 커패시터(100)는 커패시터 본체(52)와, 그 본체(52)의 외측면에 형성된 8개의 외부 전극(56, 57)을 포함한다. 커패시터 본체(52)는 복수의 유전체층(예컨대, 도 2의 도면부호 110, 120 참조)이 적층됨으로써 형성된다. 본체(52)의 서로 대향하는 2개 측면에는 각각 4개의 외부 전극(56, 57)이 형성되어 있다. 상기 대향하는 2개 측면 각각에는 일 극성의 외부 전극(56)과 이와 반대인 극성의 외부 전극(57)은 서로 교대로 배치되어 있다. 특히, 일 측면에 형성된 동일 극성의 외부 전극(예컨대, 56)은 타 측면에 형성된 동일 극성의 외부 전극(56)에 대해 오프셋(offset)되어 있다. 이 본체(52) 내에는 복수의 내부 전극층들이 유전체층에 의 해 분리되어 배치되어 있다. 이러한 8단자 커패시터(100)의 내부 구조의 예들이 도 2 내지 도 5에 도시되어 있다.
도 2는 본 발명의 일 실시형태에 따른 내부 전극 구조를 나타내는 평면도로서, 도 2의 (a)는 제1 내부 전극층(160)의 구조를, 도 2의 (b)는 제2 내부 전극층(170)의 구조를 보여주고 있다. 도 2를 참조하면, 각각의 유전체층(110, 120) 상에는 제1 내부 전극층(160)과 제2 내부 전극층(170)이 형성되어 있다. 제1 내부 전극층(160)과 제2 내부 전극층(170)은 유전체층(110, 120)에 의해 서로 분리되며, 커패시터 본체(도 6의 도면부호 52 참조) 내에서 서로 교대로 반복 적층된다. 제1 내부 전극층(160)의 극성은 상기 제2 내부 전극층(170)과 반대이다.
도 2(a)에 도시된 바와 같이, 제1 내부 전극층(160)은 동일 평면의(coplanar) 3개 전극 플레이트(106, 116, 126)로 분할되어 있다. 도시된 바와 같이, 동일 평면 상에 배치된 전극 플레이트들(106, 116, 126)은 동일한 극성을 갖는다. 각각의 전극 플레이트(106, 116, 126)는 유전체층(110)의 측단을 향해 연장된 1개 또는 2개의 리드(106a, 116a, 126a)를 가진다. 이 리드(106a, 116a, 126a)을 통해 각 플레이트(106, 116, 126)는 해당 외부 전극(56)으로 접속된다. 3개의 전극 플레이트 중 하나(106)는 2개의 리드(106a)를 구비하고, 나머지 2개(116, 126)는 각각 단 1개의 리드(116a, 126a)를 구비한다. 따라서, 제1 내부 전극층(160)은 총 4개의 리드(106a, 116a, 126a)를 갖는다. 2개의 리드(106a)를 구비한 전극 플레이 트(106)는 길이 방향(X)으로 제1 내부 전극층의 전체 길이에 걸쳐 연장되어 있다.
제1 내부 전극층(160)의 일 측단으로부터 2개의 리드(106a)가 연장되고, 상기 일 측단과 대향하는 타 측단으로부터 2개의 리드(116a, 126a)가 연장되어 있다. 또한, 상기 일 측단으로부터 연장된 리드(106a)는 타 측단으로부터 연장된 리드(116a, 126a)에 대해 오프셋되어 있다.
도 2(b)를 참조하면, 제2 내부 전극층(170)은 동일 평면 상에 있는 3개의 전극 플레이트(107, 117, 127)로 분할되어 있다. 도시된 바와 같이, 동일 평면 상에 배치된 전극 플레이트들(107, 117, 127)은 동일한 극성을 갖는다. 각각의 전극 플레이트(107, 117, 127)는 유전체층(120)의 측단을 향해 연장된 1개 또는 2개의 리드(107a, 117a, 127a)를 가진다. 각 플레이트(107, 117, 127)는 이 리드(107a, 117a, 127a)를 통해 해당 외부 전극(57)으로 접속된다. 3개의 전극 플레이트(107, 117, 127) 중 하나(127)는 2개의 리드를 구비하고, 나머지 2개(107, 117)는 각각 단 1개의 리드(107a, 117a)를 구비한다. 따라서, 제2 내부 전극층(170)도 총 4개의 리드(107a, 117a, 127b)를 갖는다.
제2 내부 전극층(170)의 일 측단으로부터 2개의 리드(127a)가 연장되고, 상기 일 측단과 대향하는 타 측단으로부터 2개의 리드(107a, 117a)가 연장되어 있다. 또한, 상기 일 측단으로부터 연장된 리드(127a)는 타 측단으로부터 연장된 리 드(107a, 117a)에 대해 오프셋(offset)되어 있다.
도 2를 참조하면, 제1 내부 전극층(160)의 리드(106a, 116a, 126a)는 제2 내부 전극층(170)의 리드(107a, 117a, 127a)와 인접하여 교대로 배치된다. 서로 다른 극성의 리드들이 서로 인접하여 배치되기 때문에, 서로 인접한 다른 극성의 리드들(예컨대, 106a와 107a)에서 서로 다른 방향의 전류(화살표 참조)가 흐르게 된다. 이에 따라, 인접한 서로 다른 극성의 리드들(예컨대, 106a와 107a)에서 자속이 상쇄되고, 커패시터 전체의 ESL은 저감된다.
뿐만 아니라, 각 전극 플레이트(106, 116, 126, 107, 117, 127)는 1개 또는 2개의 리드만을 구비하기 때문에, ESR이 과도하게 작아지는 것을 방지할 수 있다. 이에 따라, 병렬 공전으로 인한 임피던스의 급격한 변동을 억제하고 타겟 임피던스를 만족시키기가 용이하며, 파워 분배 네트워크(power distribution network)를 안정적으로 설계할 수 있게 된다.
이에 더하여, 내부 전극 구조를 위해 단지 2가지 형태의 전극 패턴(제1 내부 전극과 제2 내부 전극)만을 사용하기 때문에, 제조 공정 특히 적층 공정이 매우 용이하고 공정 효율이 크게 향상된다 (4가지 전극 패턴을 사용하는 미국특허 제6,441,459호와 비교).
도 3은 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다. 도 3(a)을 참조하면, 유전체(110) 상에 형성된 제1 내부 전극층(260)은 3개의 전극 플레이트(206, 216, 226)로 분할되어 있고, 각 전극 플레이트(206, 216, 226)는 1개 또는 2개의 리드(206a, 216a, 226a)를 구비한다. 각 전극 플레이트(206, 216, 226)는 리드를 통해 해당 외부 전극(56)에 접속된다.
그러나, 전술한 실시형태(도 2(a) 참조)와 달리, 2개의 리드(206a)를 갖는 전극 플레이트(206)는 대각선 방향으로 연장되어 있으며, 2개의 리드(206a)가 서로 대향하는 측단(커패시터 본체의 서로 대향하는 측면)으로 연장되어 있다. 즉, 도 2의 실시형태에서는 전극 플레이트(106)의 2개 리드(106a)가 커패시터 본체(도 6의 도면부호 52 참조)의 동일 측면을 향해 연장되어 있는 반면에, 본 실시형태에는 전극 플레이트(206)의 2개 리드(206a)가 커패시터 본체의 서로 대향하는 측면을 향해 연장되어 있다.
도 3(b)를 참조하면, 유전체(120) 상에 형성된 제2 내부 전극층(270) - 제1 내부 전극층(260)과는 다른 극성을 가짐 -은 3개의 전극 플레이트(207, 217, 227)로 분할되어 있고, 각 전극 플레이트(207, 217, 227)는 1개 또는 2개의 리드 (207a, 217a, 227a)를 구비한다. 2개의 리드(227a)를 갖는 전극 플레이트(227)는 대각선 방향으로 연장되어 있으며, 2개의 리드(227a)가 서로 대향하는 측단(커패시터 본체의 서로 대향하는 측면)으로 연장되어 있다. 각 전극 플레이트(207, 217, 227)는 리드를 통해 해당 외부 전극(57)에 접속된다.
도 3의 실시형태에서도, 서로 다른 극성의 리드들이 인접하여 배치되어 있기 때문에, 커패시터 전체의 ESL이 낮다. 또한 각 전극 플레이트는 1개 또는 2개의 리드만을 갖기 때문에, ESR의 과도한 감소를 억제하고 ESR을 적절히 유지할 수 있다. 뿐만 아니라 단지 2종류의 내부 전극 패턴만을 사용하므로 내부 전극의 적층 공정이 용이하고 적층 공정의 효율이 높다.
도 4는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다. 도 4의 실시형태에서는, 내부 전극층 각각이 4개의 전극 플레이트로 분할되며, 각 전극 플레이트는 단 1개만의 리드를 갖는다.
도 4의 (a)를 참조하면, 유전체층(110) 상에 형성된 제1 내부 전극층(360)은 4개의 전극 플레이트(306, 316, 326, 336)로 분할되어 있다. 각 전극 플레이트(306, 316, 326, 336)는 유전체층(110)의 측단으로 연장된 단 1개의 리드(306a, 316a, 326a, 336a)를 구비한다. 도 4의 (b)를 참조하면, 유전체층(120) 상에 형성된 제2 내부 전극층(370) - 제1 내부 전극층(360)과 다른 극성을 가짐 - 역시 마찬가지로 4개의 전극 플레이트(307, 317, 327, 337)로 분할되며, 각 플레이트(307, 317, 327, 337)는 유전체층(120)의 측단으로 연장된 단 1개의 리드(307a, 317a, 327a, 337a)를 구비한다.
제1 내부 전극층(360)의 각 플레이트(306, 316, 326, 336)는 리드(306a, 316a, 326a, 336a)를 통해 해당 외부 전극(51)으로 접속된다. 제2 내부 전극층(370)의 각 플레이트(307, 317, 327, 337)는 리드(307a, 317a, 327a, 337a)를 통해 해당 외부 전극(52)으로 접속된다.
도 4의 실시형태에도, 서로 다른 극성의 리드들이 인접하여 배치되기 때문에, ESL이 낮다. 뿐만 아니라, 각 전극 플레이트는 단 1개만의 리드를 구비하고 있기 때문에, ESR의 과도한 감소를 효과적으로 억제할 수 있다. 또한, 2개의 내부 전극 패턴만을 이용하기 때문에, 내부 전극의 적층 공정이 용이하고 적층 공정의 효율성을 확보할 수 있다.
본 발명에 따르면, 각 내부 전극의 동일 평면 상에 배치된 전극 플레이트들은 이종 극성을 가질 수도 있다. 이러한 예가 도 5에 도시되어 있다.
도 5는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다. 도 5의 실시형태에서는, 내부 전극층 각각이 이종 극성을 갖는 3개의 전극 플레이트로 분할된다 (도 2와 비교).
도 5(a)를 참조하면, 제1 내부 전극층(460)은 동일 평면의 3개 전극 플레이트(406, 416, 426)로 분할되어 있다. 도시된 바와 같이, 제1 전극 플레이트(406) 의 극성은 제2 및 3 전극 플레이트(416, 426)과는 다른 극성을 갖는다. 각각의 전극 플레이트(406, 416, 426)는 유전체층(110)의 측단을 향해 연장된 1개 또는 2개의 리드(406a, 416a, 426a)를 가진다. 제1 전극 플레이트(406)는 리드(406a)를 통해 일 극성의 외부 전극(56)으로 접속되며, 제2 및 3 전극 플레이트(416, 426)는 리드(416a, 426a)를 통해 타 극성의 외부 전극(57)으로 접속된다. 3개의 전극 플레이트 중 하나(406)는 2개의 리드(406a)를 구비하고, 나머지 2개의 전극 플레이트(416, 426)는 각각 단 1개의 리드(416a, 426a)를 구비한다. 따라서, 제1 내부 전극층(460)은 총 4개의 리드(406a, 416a, 426a)를 갖는다. 2개의 리드(406a)를 구비한 전극 플레이트(406)는 길이 방향(X)으로 제1 내부 전극층의 전체 길이에 걸쳐 연장되어 있다.
제1 내부 전극층(460)의 일 측단으로부터 2개의 리드(406a)가 연장되고, 상기 일 측단과 대향하는 타 측단으로부터 2개의 리드(416a, 426a)가 연장되어 있다. 또한, 상기 일 측단으로부터 연장된 리드(406a)는 타 측단으로부터 연장된 리드(116a, 126a)와는 동일 선상에 배치되어 있다 (즉, 오프셋되어 있지 않음: 도 2(a)와 비교).
도 5(b)를 참조하면, 제2 내부 전극층(470)은 동일 평면 상에 있는 3개의 전극 플레이트(407, 417, 427)로 분할되어 있다. 도시된 바와 같이, 제1 전극 플레이트(407)의 극성은 제2 및 3 전극 플레이트(417, 427)과는 다른 극성을 갖는다. 각 각의 전극 플레이트(407, 417, 427)는 유전체층(120)의 측단을 향해 연장된 1개 또는 2개의 리드(407a, 417a, 427a)를 가진다. 제1 전극 플레이트(407)는 리드(407a)를 통해 일 극성의 외부 전극(57)으로 접속되고, 제2 및 3 전극 플레이트(417, 427)는 리드(417a, 427a)를 통해 타 극성의 외부 전극(56)으로 접속된다. 3개의 전극 플레이트(407, 417, 427) 중 하나(427)는 2개의 리드를 구비하고, 나머지 2개의 전극 플레이트(407, 417)는 각각 단 1개의 리드(407a, 417a)를 구비한다. 따라서, 제2 내부 전극층(470)도 총 4개의 리드(407a, 417a, 427b)를 갖는다.
제2 내부 전극층(470)의 일 측단으로부터 2개의 리드(427a)가 연장되고, 상기 일 측단과 대향하는 타 측단으로부터 2개의 리드(407a, 417a)가 연장되어 있다. 또한, 상기 일 측단으로부터 연장된 리드(427a)는 타 측단으로부터 연장된 리드(407a, 417a)와는 동일 선상에 배치되어 있다 (즉, 오프셋되어 있지 않음: 도 2(b)와 비교).
도 5의 실시형태에도, 서로 다른 극성의 리드들이 인접하여 배치되기 때문에, ESL이 낮다. 뿐만 아니라, 각 전극 플레이트는 1개 또는 2개만의 리드를 구비하고 있기 때문에, ESR의 과도한 감소를 효과적으로 억제할 수 있다. 또한, 2개의 내부 전극 패턴만을 이용하기 때문에, 내부 전극의 적층 공정이 용이하고 적층 공정의 효율성을 확보할 수 있다.
도 7의 (a)는 종래의 적층형 칩 커패시터(도 1a 내지 도 1c 참조)에서 주파수에 따른 임피던스 변화를 개략적으로 나타낸 그래프이며, 도 7의 (b)는 본 발명의 일 실시형태의 적층형 칩 커패시터(도 2 참조)에서, 주파수에 따른 임피던스 변화를 개략적으로 나타낸 그래프이다. 도 7의 그래프들은 디커플링 커패시터로서 2개의 커패시터(C1, C2)를 사용한 경우의 주파수 대(vs) 임피던스를 나타낸다.
도 7의 (a)에 도시된 바와 같이, 종래 커패시터에서는 ESR이 너무 낮기 때문에(약 5 내지 10 mΩ), 커패시터-커패시터 간의 병렬 공진 등의 원인으로 인해, 특정 주파수에서 타겟 임피던스를 만족시키지 못하는 영역(A)이 생긴다. 그러나, 실시형태의 적층형 칩 커패시터에서는, 도 7의 (b)에 도시된 바와 같이, 커패시터의 ESR이 충분한 값(바람직하게는, 약 10 내지 500 mΩ)을 갖기 때문에, 병렬 공진으로 인한 임피던스의 급격한 변동을 억제할 수 있다. 이에 따라, 저항에 의한 댐핑(damping)에 의해 완화된 곡선부(B)를 나타낸다. 따라서, 타겟 임피던스를 만족시키기가 용이하며, 파워 분배 네트워크의 안정적인 설계가 가능하게 된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. 예를 들어, 상술한 실시형태들에서는 하나의 내부 전극이 3 또는 4개의 전극 플레이트로 분할되어 있으나, 5개 또는 그 이상의 전극 플레이트로 분할될 수도 있다. 또한, 본 발명의 적층형 커패시터에 채용될 수 있는 내부 전극의 형상이나 외부 전극의 수(4개 이상)는 전술한 실시형태와 다를 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, ESR이 과도하게 낮아지는 것을 방지하고, ESL이 저감된다. 이에 따라, 전원 회로의 안정성이 향상되고, 타겟 임피던스가 만족되며, 파워 네트워크의 안정적 설계가 가능하게 된다. 뿐만 아니라 단지 2개의 내부 전극 패턴을 사용하여 제조가 가능하므로, 내부 전극의 적층 공정이 용이하고 적층 공정의 효율이 크게 향상된다.

Claims (16)

  1. 복수의 유전체층이 적층되어 형성된 커패시터 본체;
    상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 서로 교대로 배치된 복수의 제1 내부 전극층 및 제2 내부 전극층; 및
    상기 커패시터 외면에 형성되어 상기 제1 및 제2 내부 전극층과 전기적으로 연결된 복수의 외부 전극을 포함하되,
    상기 제1 및 제2 내부 전극층 각각은 동일 평면에 있는 3개 이상의 전극 플레이트로 분할되어 있고, 상기 전극 플레이트 각각은 상기 외부 전극으로의 접속을 제공하는 리드를 1개 또는 2개 갖고,
    상기 제1 내부 전극층의 리드는 상기 제2 내부 전극층의 리드와 인접하여 교대로 배치되고, 서로 인접한 제1 내부 전극층의 리드와 제2 내부 전극층의 리드는 서로 다른 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  2. 제1항에 있어서,
    각 내부 전극층의 동일 평면 상에 배치된 전극 플레이트들은 동일한 극성을 갖고, 상기 제1 내부 전극층의 극성은 상기 제2 내부 전극층의 극성과 반대인 것을 특징으로 하는 적층형 칩 커패시터.
  3. 제1항에 있어서,
    각 내부 전극층의 동일 평면 상에 배치된 전극 플레이트들은 이종 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  4. 제1항에 있어서,
    상기 적층형 칩 커패시터는 적어도 4개의 외부 전극을 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
  5. 제1항에 있어서,
    상기 적층형 칩 커패시터는 8개의 외부 전극을 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
  6. 제5항에 있어서,
    상기 커패시터 본체의 서로 대향하는 2개의 측면에 각각 4개의 외부 전극이 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 내부 전극층 각각의 서로 대향하는 2개 측단은 각 측단에서 동일한 갯수의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  8. 제7항에 있어서,
    각 내부 전극층의 서로 대향하는 2개 측단 중 일 측단의 리드는 타 측단의 리드에 대해 오프셋되어 있고,
    각 내부 전극층의 동일 평면에 배치된 전극 플레이트들은 서로 동일한 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  9. 제7항에 있어서,
    각 내부 전극층의 서로 대향하는 2개 측단 중 일 측단의 리드는 타 측단의 리드와 동일 선상에 배치되고,
    각 내부 전극층의 동일 평면 상에 배치된 전극 플레이트들은 이종 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  10. 제1항에 있어서,
    상기 적층형 칩 커패시터의 ESR은 10 내지 500 mΩ인 것을 특징으로 하는 적층형 칩 커패시터.
  11. 제1항에 있어서,
    상기 제1 및 제2 내부 전극층 각각은 제1 내지 제3 전극 플레이트로 분할된 것을 특징으로 하는 적층형 칩 커패시터.
  12. 제11항에 있어서,
    상기 제1 전극 플레이트는 2개의 리드를 갖고, 제2 및 제3 전극 플레이트는 각각 단 1개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  13. 제12항에 있어서,
    상기 제1 전극 플레이트의 2개 리드는 상기 커패시터 본체의 동일 측면으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
  14. 제12항에 있어서,
    상기 제1 전극 플레이트의 2개 리드는 상기 커패시터 본체의 서로 대향하는 측면으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
  15. 제1항에 있어서,
    상기 제1 및 제2 내부 전극층 각각은 4개의 전극 플레이트로 분할된 것을 특징으로 하는 적층형 칩 커패시터.
  16. 제15항에 있어서,
    상기 각각의 전극 플레이트는 단 1개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
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