KR100935994B1 - 적층형 칩 커패시터 - Google Patents

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Abstract

본 발명의 일 양태에 따른 적층형 칩 커패시터는, 제1 커패시터부와 제2 커패시터부를 갖는 커패시터 본체; 상기 커패시터 본체의 제1 및 제2 장측면에 각각 형성된 제1 및 제2 외부 전극; 및 상기 커패시터 본체의 제1 및 제2 단측면에 각각 형성된 제3 및 제4 외부 전극;을 포함한다. 상기 제1 커패시터부는 이종 극성의 제1 및 제2 내부 전극을 갖고, 상기 제2 커패시터부는 이종 극성의 제3 및 제4 내부 전극을 갖는다. 상기 제1 내지 제4 내부 전극 각각은 단 1개의 리드를 갖고, 상기 제1 내지 제4 외부 전극은 상기 제1 내지 제4 내부 전극의 리드에 각각 연결된다. 상기 제1 커패시터부의 공진주파수와 제2 커패시터부의 공진주파수는 서로 다르고, 상기 제1 커패시터부의 ESR(ESR1)과 상기 제2 커패시터부의 ESR(ESR2)는, ESR1≥20 mΩ, 0.7(ESR1)≤ESR2≤1.3(ESR1) 를 만족한다.
적층형 칩 커패시터, 디커플링, MPU, 임피던스

Description

적층형 칩 커패시터{Multilayer Chip Capacitor}
본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 MPU(Micro Processor Unit)의 전력 분배망의 디커플링 커패시터로 사용하기에 적합하며 커패시터 전체의 ESR을 높일 수 있고 공진주파수 근처에서 일정한 임피던스를 유지할 수 있는 적층형 칩 커패시터에 관한 것이다.
고속 MPU의 동작 주파수는 계속해서 증가하면서 MPU의 소모 전류는 계속해서 커지고 있으며 사용전압은 낮아지는 추세이다. 따라서, 부하 전류의 급격한 변화에 따른 공급 DC 전압의 노이즈를 일정 범위(통상 10%) 내로 억제하는 것은 점점 어려와지고 있다. 이러한 전압 노이즈를 제거하는 수단으로서 디커플링용 적층형 칩 커패시터가 MPU의 전력 분배망(Power Distribution Network: PDM)에 널리 사용되고 있다. 디커플링 커패시터로 사용되는 적층형 칩 커패시터는 부하 전류의 급격한 변화시 전류를 CPU(MPU 칩)에 공급함으로써 전압 노이즈를 억제하는 역할을 한다.
최근에는 MPU의 동작 주파수가 더욱 증가함에 따라 부하 전류의 변화가 더욱 심하게 되었다. 이에 따라 디커플링 커패시터의 용량 및 ESR(Equivalent Series Resistance: 등가직렬 저항)을 증가시키고 ESL(Equivalent Series Inductance: 등가직렬 인덕턴스)을 낮추도록 더 요구되고 있다. 이는 광대역의 주파수 범위에서 전력 분배망의 임피던스의 크기가 낮고 일정하게 유지되도록 하기 위함이며 궁극적으로 부하 전류의 급작스러운 변화에 따른 공급 DC 전압의 노이즈를 억제하는 데에 도움이 된다.
MPU의 전력 분배망에 사용되는 디커플링 커패시터에 요구되는 저ESL 특성을 만족시키기 위하여, 적층형 칩 커패시터의 외부 전극 위치, 외부 전극 형태 또는 내부 전극 형상 등의 변형이 제안되었다. 예를 들어, 미국특허 제5,880,925호 및 제6,407,904호는, 이종 극성의 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열로 배치시킴으로써 커패시터 내의 전류 경로(current path)를 변형시키고 ESL을 저감시키는 방안을 제안하고 있다.
이러한 종래 기술들은 궁극적으로 ESL을 저감시킬 수는 있지만 ESL뿐만 아니라 ESR도 저감시키게 된다. 결국 이러한 형태의 커패시터는 고주파 임피던스를 낮추는 데에는 도움이 되지만 너무 낮은 ESR로 인해 전력 분배망의 임피던스 크기를 낮고 일정하게 유지시키는 데에 방해가 된다.
너무 낮은 ESR의 문제점을 극복하기 위해 외부 전극 또는 내부 전극에 전기적인 고저항 재료를 사용하여 고 ESR 특성을 구현하는 방안이 제안되었다. 그러나, 고저항 외부 전극을 사용할 경우, 외부 전극 내의 핀홀(pinhole)에 의한 전류 집중 현상으로 야기되는 국부적 열점(localized heat spot)을 방지하여야 하는 어려움이 있고 또한 ESR을 정밀하게 조절하기가 어렵다. 또한 내부 전극에 고저항 재료를 사용할 경우, 커패시터 고용량화에 따른 세라믹 재료의 변경에 따라 세라믹 재료와 매칭되어야 하는 고저항 내부 전극 재료도 세라믹 재료의 개선 또는 변경에 따라 함께 계속해서 변경해주어야하는 단점이 있고 이는 제품 단가 상승의 원인이 될 수 있다.
미국특허 제7,251,115호는, 서로 용량이 다른 2개의 커패시터를 동일 커패시터 본체 내에 일체로 배치하여 넓은 주파수 대역에서 낮은 임피던스를 갖는 커패시터를 제안하였다. 그러나 상기 공보에도 개시된 바와 같이, 각 공진주파수 근방에서 일정한 임피던스를 유지하지는 못하며, 이로 인해 전원회로의 안정성에 바람직하지 않은 영향을 미치게 된다.
본 발명의 일 측면은, 비교적 적은 단자수를 가지면서 광대역의 주파수 범위에서 전력 분매망의 임피던스의 크기를 낮고 일정하게 유지시킬 수 있는 적층형 칩 커패시터를 제공한다.
본 발명의 일 양태에 따른 적층형 칩 커패시터는,
서로 대향하는 제1 및 제2 장측면(fist and second longer faces)과 서로 대향하는 제1 및 제2 단측면(fist and second shorter faces)을 갖고, 복수의 유전체층이 적층된 적층구조를 갖고, 적층 방향을 따라 적층된 제1 커패시터부와 제2 커패시터부를 포함하는 커패시터 본체;
상기 제1 및 제2 장측면에 각각 형성되고 서로 다른 극성을 갖는 제1 및 제2 외부 전극; 및
상기 제1 및 제2 단측면에 각각 형성되고 서로 다른 극성을 갖는 제3 및 제4 외부 전극;을 포함하고,
상기 제1 커패시터부는, 상기 커패시터 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 배치된 서로 다른 극성의 제1 및 제2 내부 전극을 갖고, 상기 제1 내부 전극은 상기 제1 장측면으로 인출된 단 1개의 리드를 갖고, 상기 제2 내부 전극은 상기 제2 장측면으로 인출된 단 1개의 리드를 갖고,
상기 제2 커패시터부는, 상기 커패시터부 본체 내부에서 유전층을 사이에 두 고 서로 대향하도록 배치되고 서로 다른 극성의 제3 및 제4 내부 전극을 갖고, 상기 제3 내부 전극은 상기 제1 단측면으로 인출된 단 1개의 리드를 갖고, 상기 제4 내부 전극은 상기 제2 단측면으로 인출된 단 1개의 리드를 갖고,
상기 제1 및 제2 외부 전극은 상기 제1 및 제2 내부 전극의 리드에 각각 연결되고, 상기 제3 및 제4 외부 전극은 상기 제3 및 제4 내부 전극의 리드에 각각 연결되고,
상기 제1 커패시터부의 공진주파수와 제2 커패시터부의 공진주파수는 서로 다르고, 상기 제1 커패시터부의 ESR(ESR1)과 상기 제2 커패시터부의 ESR(ESR2)는, ESR1≥20 mΩ, 0.7(ESR1)≤ESR2≤1.3(ESR1)를 만족한다.
바람직하게는, 상기 제1 커패시터부의 ESR(ESR1)은 상기 제2 커패시터부의 ESR(ESR2)과 실질적으로 동일하다.
본 발명의 실시형태에 따르면, 상기 제1 커패시터부는 상기 커패시터 본체 내의 하단에 배치되고 상기 제2 커패시터부는 상기 제1 커패시터부 위에 배치될 수 있다.
다른 실시형태에 따르면, 상기 제2 커패시터부는 상기 제1 커패시터부 사이에 배치되고 상기 제1 커패시터부는 상기 제2 커패시터부의 상하에 배치될 수 있다. 상기 제1 커패시터부는 상기 제2 커패시터부를 사이에 두고 적층 방향으로 대 칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 가질 수 있다.
상기 제1 커패시터부 내의 서로 대향하는 1쌍의 제1 및 제2 내부 전극에 의해 제공되는 1층당 ESL은, 상기 제2 커패시터부 내의 서로 대향하는 1쌍의 제3 및 제4 내부 전극에 의해 제공되는 1층당 ESL보다 작을 수 있다.
본 발명에 따르면, 커패시터의 ESR이 조절 가능하면서도 높고 ESL은 낮게 유지되고 광대역의 주파수 범위에서 전력 분배망의 임피던스 크기가 낮고 일정하게 유지될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소이다.
도 1은 본 발명의 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 사시도이고, 도 2는 도 1의 커패시터를 Y-Y' 라인을 따라 자른 단면도이고, 도 3은 도 1의 커패시터의 내부 전극 구조를 나타낸 평면도이다.
도 1 내지 3을 참조하면, 커패시터(100)는 커패시터 본체(110)와, 그 본체의 측면에 형성된 외부 전극들(131~134)을 포함한다. 커패시터 본체(110)는 복수의 유전체층(도 3의 도면부호 110a)의 적층물을 갖고, 그 본체(100) 내에는 복수의 내부 전극들(121~124)이 유전체층을 사이에 두고 서로 분리되어 배치되어 있다. 제1 및 제2 외부 전극(131, 132)은 커패시터 본체(110)의 제1 및 제2 장측면(A, B)에 각각 배치되고, 제3 및 제4 외부 전극(133, 134)은 커패시터 본체(110)의 제1 및 제2 단측면(C, D)에 각각 배치되어 있다. 커패시터(100)는 총 4개의 외부 전극을 갖는 4단자 커패시터에 해당한다.
도 2 및 3에 도시된 바와 같이, 커패시터 본체(110)는 적층 방향(z축 방향)을 따라 배열된 제1 커패시터부(CR1)와 제2 커패시터부(CR2)를 포함한다. 제1 커패시터부(CR1)는, 유전체층(110a)을 사이에 두고 대향하여 배치된 적어도 한쌍의 제1 및 제2 내부 전극(121, 122)을 포함한다. 제2 커패시터부(CR2)는 유전체층을 사이에 두고 대향하여 배치된 적어도 한쌍의 제3 및 제4 내부 전극(123, 124)을 포함한다. 제1 내부 전극(121)과 제2 내부 전극(122)은 서로 다른 극성을 갖고(예컨대, 제1 내부 전극은 + 극성이고, 제2 내부 전극은 - 극성임), 제3 내부 전극(123)과 제4 내부 전극(124)도 서로 다른 극성을 갖는다(예컨대, 제3 내부 전극은 + 극성이고, 제4 내부 전극은 - 극성임).
도 2에 도시된 바와 같이, 제1 커패시터부(CR1)는 커패시터 본체(110)의 하 단부에 배치되고, 제2 커패시터부(CR2)는 제1 커패시터부(CR2) 위에 배치되어 있다. 여기서, 커패시터 본체(110)의 하단부는 커패시터가 회로 기판 상에 실장될 경우 실장면에 가까운 측에 위치하고 커패시터 본체(110)의 상단부는 하단부의 반대측에 해당한다. 커패시터(100)가 회로 기판에 실장될 경우, 커패시터(100)의 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 외부 회로의 배선(예컨대, 커패시터의 외부 전극과 접속되는 회로 기판 상의 도전체 패턴 등)에 의해 서로 병렬 연결되어 사용된다.
도 3을 참조하면, 제1 커패시터부(CR1)에서는 제1 및 제2 내부 전극(121, 122)의 리드(121a, 122a)가 장측면(A, B)으로 각각 인출되어 제1 및 제2 외부 전극(131, 132)에 각각 연결되는 반면에, 제2 커패시터부(CR2)에서는 제3 및 제4 내부 전극(123, 124)의 리드(123a, 124a)가 단측면(C, D)으로 각각 인출되어 제3 및 제4 외부 전극(133, 134)에 각각 연결된다. 따라서, 도 3에 도시된 바와 같이, 제1 커패시터부(CR1)의 내부 전극(121, 122)에서의 전류 경로(단변 방향의 화살표)는 제2 커패시터부(CR2)의 내부 전극(123, 124)에서의 전류 경로(장변 방향의 화살표)보다 더 길다. 따라서, 일반적으로 제1 커패시터부(CR1)의 1층당 ESL은 제2 커패시터부(CR2)의 1층당 ESL보다 낮게 된다. 여기서 1층당 ESL은 서로 대향하는 인접한 1쌍의 이종 극성 내부 전극에 의해 제공되는 ESL을 말한다.
더 낮은 1층당 ESL을 갖는 제1 커패시터부(CR1)을 커패시터 본체(110)의 하 단부에 배치하고 그 위에 제2 커패시터부(CR2)를 배치하면, 고주파에서 커패시터 내에 흐르는 전류는 낮은 1층당 ESL을 갖는 하단의 내부 전극(121, 122)에 집중되어 흐르게 되므로 실질적인 전류 루프에 의한 전류 경로가 짧아져서 커패시터(100) 전체의 ESL은 더욱 낮게 유지된다.
제1 커패시터부(CR1)의 ESL와 제2 커패시터부(CR2)의 ESL이 다르기 때문에, 일반적으로 제1 커패시터부(CR1)의 공진주파수(series resonance frequency: SRF)와 제2 커패시터부(CR2)의 공진주파수는 서로 다르며, 특히 더 낮은 ESL을 갖는 제1 커패시터부(CR1)의 공진주파수를 제2 커패시터부(CR2)의 공진주파수보다 더 크게 할 수 있다.
제1 커패시터부(CR1)에 있어서, 제1 및 제2 내부 전극(121,122)은 각각 단 1개의 리드(121a, 122a)를 갖고, 이 리드(121a, 122a)는 내부 전극(121, 122)의 장변 길이보다 작은 리드 폭을 갖는다. 제1 커패시터부(CR1)의 각 내부 전극이 단 1개의 리드를 갖고 또한 내부 전극의 장변 길이보다 작은 리드 폭을 가짐으로써, 제1 커패시터부(CR1)의 ESR(ESR1) 증가에 기여하도록 한다. 리드(121a, 122a)의 폭과 제1 및 제2 내부 전극(121, 122)의 적층수(제1 커패시터부 내의 내부 전극 총수)를 변화시킴으로써 제1 커패시터부(CR1)의 ESR(ESR1)을 조절할 수 있다. 리드 폭이 작을수록, 리드를 통해 흐르는 전류 경로의 폭이 작아지므로 ESR은 증가한다.
제2 커패시터부(CR2)에 있어서, 제3 및 제4 내부 전극(123, 124)은 각각 제1 단측면(C)과 제2 단측면(D)으로 인출된 단 1개의 리드(123a, 124a)를 갖고, 이 리드(123a, 124a)는 내부 전극(123, 124)의 단변 길이보다 작은 리드 폭을 갖는다. 제2 커패시터부(CR2)의 각 내부 전극이 단 1개의 리드를 갖고 또한 내부 전극의 단변 길이보다 작은 리드 폭을 가짐으로써, 제2 커패시터부(CR2)의 ESR(ESR2)을 증가시킬 수 있다. 특히, 제2 커패시터부(CR2)는 제1 커패시터부(CR1) 위에 배치되어 커패시터 전체의 ESL에 크게 기여하지 않으면서 또한 내부 전극(123, 124) 내의 전류 경로의 길이가 비교적 크다(도 3의 화살표 참조). 이러한 점은 제2 커패시터부(CR2)의 ESR(ESR2) 증가에 유리하다. 리드(123a, 124a)의 폭과 제3 및 제4 내부 전극(123, 124)의 적층수를 통하여 제2 커패시터부의 ESR(ESR2)을 조절할 수 있다.
상술한 바와 같이 제1 및 제2 커패시터부(CR1, CR2)의 각 ESR(ESR1, ESR2)을 증가시킨 상태에서, 제1 커패시터부(CR1)의 ESR(ESR1)과 제2 커패시터부(CR2)의 ESR(ESR2)의 차이를 줄이면, 커패시터(100) 전체의 ESR(ESRtotal)은 더욱 높아지고 공진 주파수 근처에서 임피던스의 급격한 변화를 억제할 수 있다.
구체적으로는, 제1 커패시터부의 ESR(ESR1)은 20mΩ 이상이고(ESR1≥20 mΩ), 제2 커패시터부의 ESR(ESR2)와 제1 커패시터부의 ESR(ESR1)의 차는 ESR1의 30%이하인( 0.7(ESR1)≤ESR2≤1.3(ESR1)) 것으로 조절한다. 이로써, 커패시터 전체의 ESR은 증가되고 공진 주파수를 포함한 비교적 넓은 주파수 대역에서 커패시터의 임피던스의 크기가 일정하게 유지된다.
특히 일정한 임피던스 크기를 유지하기 위해, 바람직하게는 제1 커패시터부의 ESR(ESR1)과 제2 커패시터부의 ESR(ESR2)를 실질적으로 동일하게 조절한다. 이 경우, 제1 커패시터부(CR1)의 공진주파수에 대응하는 임피던스값의 크기는 제2 커패시터부(CR2)의 공진주파수에 대응하는 임피던스값 크기와 거의 동등하게 된다. 이에 따라, 제2 커패시터부(CR2)의 공진주파수로부터 제1 커패시터부(CR1)의 공진주파수에 이르기까지 비교적 넓은 범위에서 커패시터 전체의 임피던스는 급격한 변화가 억제되면서 일정하게 유지된다.
상술한 커패시터(100)는 기존의 8단자 또는 10단자 커패시터에 비하여 단자 수가 적기 때문에 커패시터 실장이 용이하며 커패시터의 ESR을 한층 더 증가시킬 수 있는 장점을 제공한다.
도 4는 커패시터(100)의 임피던스 대 주파수 특성(impedence vs. frequency characteristics)을 예시적으로 나타내는 그래프이다. 이 그래프의 가로축은 주파수이고, 세로축은 임피던스의 크기(｜Z｜)이다. 공진주파수가 더 높은 제1 커패시터부(CR1)의 임피던스 특성은 곡선 a로 표현되고 공진주파수가 상대적으로 낮은 제2 커패시터부(CR2)의 임피던스 특성은 곡선 b로 표현될 수 있다. 각 곡선(a, b)은 공진주파수(W2, W1)에서 극소점을 갖는다. 제1 및 제2 커패시터부(CR1, CR2)가 병렬 연결되는 커패시터(100) 전체의 임피던스 특성은 곡선 a, b의 실선 부분과 같이 표현될 수 있다.
도 4에 도시된 바와 같이, 제1 커패시터부(CR1)의 ESR(ESR1)이 제2 커패시터부(CR2)의 ESR(ESR2)과 실질적으로 동등하기 때문에, 각 커패시터부(CR1, CR2)의 공진주파수(W2, W1)에서의 임피던스 크기(｜Z｜)가 거의 동일하게 되고 이에 따라 공진주파수(W2)로부터 공진주파수(W1)에 이르기까지 넓은 주파수 영역에서 커패시턴스 전체의 임피던스가 낮고 일정하게 유지된다.
도 5는 도 1의 커패시터의 변형례를 나타낸 단면도이며, 도 2의 단면도와 비교될 수 있다. 도 5의 실시형태에서는 제2 커패시터부(CR2)가 제1 커패시터부(CR1) 사이에 배치된다. 도 5의 커패시터(100') 역시 도 1의 커패시터와 같은 외형을 가진다.
커패시터 본체(110)는 제1 커패시터부(CR1: CR1a, CR1b)와 제2 커패시터부(CR2)를 포함한다. 제2 커패시터부(CR2)는 제1 커패시터부(CR1) 사이에 배치되고, 제1 및 제2 커패시터부(CR1a, CR1b, CR2)가 적층 방향을 따라 적층되어 있다. 이로써, 제1 커패시터부(CR1)는 제2 커패시터부(CR2)의 상하에 위치한다. 제1 커패시터부(CR1)는 편의상, 제2 커패시터부(CR2) 아래에 위치하는 부분(CR1a)과 제2 커 패시터부(CR2) 위에 위치하는 부분(CR1b)으로 구별하여 설명될 수 있다.
제1 커패시터부의 각 부분(CR1a, CR1b)에는 도 3에서 이미 설명한 제1 및 제2 내부 전극(121, 122)이 배치되고, 제2 커패시터부(CR2)에는 도 3에서 이미 설명한 제3 및 제4 내부 전극(123, 124)이 배치되어 있다. 실장면으로부터 가까운 내부 전극부터 적층 순서대로 내부 전극 순서를 나타내면 121-122-121-122- ...123-124-123-124- ... 121-122-121-122- ... 가 된다. 본 실시형태에서도 상술한 제1 및 제2 커패시터부(CR1, CR2)의 ESR 조건((ESR1≥20 mΩ, 0.7(ESR1)≤ESR2≤1.3(ESR1))을 만족한다. 따라서, 커패시터(100') 전체의 ESR을 높이면서도 공진주파수 근처에서 비교적 넓은 주파수 대역에 걸쳐 낮고 일정한 임피던스를 유지할 수 있다.
또한, 제1 커패시터부(CR1)의 부분들(CR1a, CR2a)이 제2 커패시터부(CR2)를 사이에 두고 적층 방향을 따라 대칭적으로 배치되고, 적층형 칩 커패시터(100')가 상하 대칭성을 가질 수 있다. 이로써 커패시터(100') 실장의 대칭성을 확보할 수 있어, 커패시터의 상하면 구별없이 회로기판의 실장면에 실장될 수 있다.
도 6은 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 사시도이고, 도 7은 도 6의 커패시터를 Y-Y' 라인을 따라 자른 단면도이며, 도 8은 도 6의 커패시터의 내부 전극 구조를 나타낸 단면도이다. 본 실시형태에서는, 커패시터의 ESL을 감소시키기 위해, 제1 커패시터부(CR1)의 내부 전극의 리 드(221a, 222a) 폭과 제1 커패시터부(CR1)에 연결되는 단자(231, 232) 폭이 더 크게 되어 있다.
커패시터(200)는 커패시터 본체(210)와, 본체(210)의 2개 장측면에 배치된 제1 및 제2 외부 전극(231, 232)와, 2개 단측면에 배치된 제3 및 제4 외부 전극(233, 234)을 포함한다. 커패시터 본체(210)는 하부에 배치된 제1 커패시터부(CR1)와 그 위에 배치된 제2 커패시터부(CR2)를 포함한다. 제1 커패시터부(CR1)에는 유전체층(210a)을 사이에 두고 이종 극성의 제1 및 제2 내부 전극(221, 222)이 교대로 배치되고, 제2 커패시터부(CR2)에는 유전체층을 사이에 두고 이종 극성의 제3 및 제4 내부 전극(223, 224)이 교대로 배치된다. 제1 및 제2 내부 전극(221, 222)은 리드(221a, 222a)를 통해 제1 및 제2 외부 전극(231, 232)에 각각 연결되고, 제3 및 제4 내부 전극(223, 224)은 리드(223a, 224a)를 통해 제3 및 제4 외부 전극에 각각 연결된다.
도 6 및 8에 도시된 바와 같이, 제1 및 제2 내부 전극(221, 222)의 리드(221a, 222a)의 폭이 전술한 실시형태(도 3 참조)에서보다 더 크게 되어 있고, 제1 및 제2 내부 전극의 리드(221a, 222a)에 연결되는 제1 및 제2 외부 전극(231, 232)의 폭도 마찬가지로 더 크게 되어 있다. 반면에, 제1 및 제2 외부 전극(231)과 제3 및 제4 외부 전극(233, 234) 간의 전기적 단락을 방지하도록, 도 6에 도시된 바와 같이 제3 및 제4 외부 전극(233, 234)은 단측면 전체 면적에 도포(cover)되지 않고 단측면의 일부 폭만큼만 도포되어 있다(도 1과 비교).
본 실시형태에서도, 상술한 제1 및 제2 커패시터부(CR1, CR2)의 ESR 조건((ESR1≥20 mΩ, 0.7(ESR1)≤ESR2≤1.3(ESR1))을 만족한다. 따라서, 커패시터(200) 전체의 ESR을 높이면서도 공진주파수 근처에서 비교적 넓은 주파수 대역에 걸쳐 낮고 일정한 임피던스를 유지할 수 있다. 특히 일정한 임피던스 유지를 위해, 제1 커패시터부의 ESR(ESR1)은 제2 커패시터부의 ESR(ESR2)와 실질적으로 동일한 것이 바람직하다.
또한, 상술한 바와 같이 제1 커패시터부(CR1)의 내부 전극의 리드(221a, 222a) 폭과 제1 커패시터부(CR1)에 연결되는 단자(231, 232) 폭을 더 증가시킴으로써, 커패시터 전체의 ESL에 크게 기여하는 제1 커패시터부(CR1)의 ESL을 더욱 낮출 수 있다. 이로써 커패시터(200)의 ESL의 증가는 더 억제된다.
도 9는 도 6의 커패시터의 변형례를 나타낸 단면도이고, 이는 도 7의 단면도와 비교될 수 있다. 도 9의 실시형태에서는 제2 커패시터부(CR2)가 제1 커패시터부(CR1) 사이에 배치된다. 도 9의 커패시터(200') 역시 도 6의 커패시터와 같은 외형을 가진다.
커패시터 본체(210)는 제1 커패시터부(CR1: CR1a, CR1b)와 제2 커패시터 부(CR2)를 포함한다. 제2 커패시터부(CR2)는 제1 커패시터부(CR1) 사이에 배치되고, 제1 커패시터부(CR1)는 제2 커패시터부(CR2)의 상하에 위치한다. 제1 커패시터부(CR1)는 편의상, 제2 커패시터부(CR2) 아래에 위치하는 부분(CR1a)과 제2 커패시터부(CR2) 위에 위치하는 부분(CR1b)으로 구별하여 설명될 수 있다. 상하 대칭성을 갖는 커패시터를 구현하도록, 제1 커패시터부(CR1)의 부분들(CR1a, CR2a)이 제2 커패시터부(CR2)를 사이에 두고 대칭적으로 배치될 수 있다. 이 경우, 상면과 하면의 구별 없이 커패시터(200')를 회로 기판 상에 실장할 수 있다.
제1 커패시터부의 각 부분(CR1a, CR1b)에는 도 8에서 이미 설명한 제1 및 제2 내부 전극(221, 222)이 배치되고, 제2 커패시터부(CR2)에는 도 8에서 이미 설명한 제3 및 제4 내부 전극(223, 224)이 배치되어 있다. 본 실시형태에서도, 상술한 제1 및 제2 커패시터부(CR1, CR2)의 ESR 조건(ESR1≥20 mΩ, 0.7(ESR1)≤ESR2≤1.3(ESR1))을 만족한다. 따라서, 커패시터(200') 전체의 ESR을 높이면서도 공진주파수 근처에서 비교적 넓은 주파수 대역에 걸쳐 낮고 일정한 임피던스를 유지할 수 있다.
다음으로, 본 발명의 커패시터 특성 개선을 확인하기 위해 실시한 실험예에 관하여 설명한다.
상기 실험예에서, 기존의 2단자 커패시터와 실시예의 커패시터에 대해 ESR와 ESL을 측정하였다. 실시예의 커패시터 샘플은 도 5의 커패시터(100')에 해당하고, 비교예의 커패시터 샘플은 종래의 2단자 LICC(Low Inductance Chip Capacitor)에 해당한다. 실시예의 커패시터 샘플에서, 제1 커패시터부(CR1)의 ESR(ESR1)과 제2 커패시터부(CR2)의 ESR(ESR2)은 상술한 조건(ESR1≥20 mΩ, 0.7(ESR1)≤ESR2≤1.3(ESR1))을 만족하며, 특히 ESR1과 ESR2는 실질적으로 동등하다. 각 커패시터의 정전용량은 1.0 ㎌로 동일하게 하였다. 측정 결과 얻은 커패시터 샘플의 ESR 및 ESL 값은 아래 표 1과 같다.
특성 커패시턴스 ESL ESR
비교예(기존의 LICC) 1.0 ㎌ 114 pH 5.9 mohm
실시예 1.0 ㎌ 157 pH 35.7 mohm
위 표 1에 나타난 바와 같이, 실시예의 경우 전체 커패시터가 비교예에 비하여 약간 증가하였으나, ESR은 약 6배나 증가하였다. 이로써 커패시터 전체의 ESR이 높을뿐만 아니라 임피던스가 비교적 넓은 주파수 영역에서 낮고 일정하게 유지될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
도 1은 본 발명의 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이다.
도 2는 도 1의 커패시터를 Y-Y' 라인을 따라 자른 단면도이다.
도 3은 도 1의 커패시터의 내부 전극 구조를 나타낸 평면도이다.
도 4는 본 발명의 실시형태에 따른 적층형 칩 커패시터의 임피던스 대 주파수 특성을 나타내는 그래프이다.
도 5는 도 1의 커패시터의 변형례를 나타낸 단면도이다.
도 6은 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 사시도이다.
도 7은 도 6의 커패시터를 Y-Y' 라인을 따라 자른 단면도이다.
도 8은 도 6의 커패시터의 내부 전극 구조를 나타낸 단면도이다.
도 9는 도 6의 커패시터의 변형례를 나타낸 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 적층형 칩 커패시터 110: 커패시터 본체
110a: 유전체층 121: 제1 내부 전극
122: 제2 내부 전극 123: 제3 내부 전극
124: 제4 내부 전극 121a~124a: 리드
131: 제1 외부 전극 132: 제2 외부 전극
133: 제3 외부 전극 134: 제4 외부 전극
A: 제1 장측면 B: 제2 장측면
C: 제1 단측면 D: 제2 단측면
CR1: 제1 커패시터부 CR2: 제2 커패시터부

Claims (6)

  1. 실장면으로 제공되는 제1 주면과 그와 대향하는 제2 주면을 가지며, 상기 제1 및 제2 주면 사이에 위치하면서 서로 대향하는 제1 및 제2 장측면과 상기 제1 및 제2 주면 사이에 위치하면서 서로 대향하는 제1 및 제2 단측면을 갖고, 복수의 유전체층이 적층된 적층구조를 갖고, 상기 실장면으로부터 적층 방향을 따라 적층된 제1 커패시터부와 제2 커패시터부를 포함하는 커패시터 본체;
    상기 제1 및 제2 장측면에 각각 형성되고 서로 다른 극성을 갖는 제1 및 제2 외부 전극; 및
    상기 제1 및 제2 단측면에 각각 형성되고 서로 다른 극성을 갖는 제3 및 제4 외부 전극;을 포함하고,
    상기 제1 커패시터부는, 상기 커패시터 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 배치된 서로 다른 극성의 제1 및 제2 내부 전극을 갖고, 상기 제1 내부 전극은 상기 제1 장측면으로 인출된 단 1개의 리드를 갖고, 상기 제2 내부 전극은 상기 제2 장측면으로 인출된 단 1개의 리드를 갖고,
    상기 제2 커패시터부는, 상기 커패시터부 본체 내부에서 유전층을 사이에 두고 서로 대향하도록 배치되고 서로 다른 극성의 제3 및 제4 내부 전극을 갖고, 상기 제3 내부 전극은 상기 제1 단측면으로 인출된 단 1개의 리드를 갖고, 상기 제4 내부 전극은 상기 제2 단측면으로 인출된 단 1개의 리드를 갖고,
    상기 제1 및 제2 외부 전극은 상기 제1 커패시터부의 제1 및 제2 내부 전극의 리드에 각각 연결되고, 상기 제3 및 제4 외부 전극은 상기 제2 커패시터부의 제3 및 제4 내부 전극의 리드에 각각 연결되고,
    상기 제1 커패시터부의 공진주파수와 제2 커패시터부의 공진주파수는 서로 다르고, 상기 제1 커패시터부의 ESR(ESR1)과 상기 제2 커패시터부의 ESR(ESR2)는, ESR1≥20 mΩ, 0.7(ESR1)≤ESR2≤1.3(ESR1)를 만족하는 것을 특징으로 하는 적층형 칩 커패시터.
  2. 제1항에 있어서,
    상기 제1 커패시터부의 ESR과 상기 제2 커패시터부의 ESR은 실질적으로 동일한 것을 특징으로 하는 적층형 칩 커패시터.
  3. 제1항에 있어서,
    상기 제1 커패시터부는 상기 커패시터 본체 내의 하단에 배치되고 상기 제2 커패시터부는 상기 제1 커패시터부 위에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  4. 제1항에 있어서,
    상기 제2 커패시터부는 상기 제1 커패시터부 사이에 배치되고 상기 제1 커패시터부는 상기 제2 커패시터부의 상하에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  5. 제4항에 있어서,
    상기 제1 커패시터부는 상기 제2 커패시터부를 사이에 두고 적층 방향으로 대칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  6. 제1항에 있어서,
    상기 제1 커패시터부 내의 서로 대향하는 1쌍의 제1 및 제2 내부 전극에 의해 제공되는 1층당 ESL은, 상기 제2 커패시터부 내의 서로 대향하는 1쌍의 제3 및 제4 내부 전극에 의해 제공되는 1층당 ESL보다 작은 것을 특징으로 하는 적층형 칩 커패시터.
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