KR20130052875A - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 일면을 통해 노출되도록 연장 형성된 제1 및 제2 리드부를 각각 갖는 제1 및 제2 내부전극; 및 상기 세라믹 소체의 일면에 형성되며, 상기 제1 및 제2 리드부의 노출부를 통해 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극; 을 포함하며, 상기 제1 또는 제2 외부전극의 폭에 대한 상기 제1 또는 제2 리드부의 폭의 비가 10 내지 85 %인 적층 세라믹 전자부품을 제공한다.
Description
본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자제품의 회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.
특히, 최근에는 전자제품이 소형화됨에 따라 이러한 전자제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
위와 같이 적층 세라믹 커패시터의 초소형화 및 초고용량화를 만족시키기 위해서는 절연저항(IR: Insulation Resistance)의 저하를 방지하고 낮은 등가 직렬 인덕턴스(ESL) 특성을 갖도록 하는 것이 중요시된다.
절연저항의 저하는 도금액이 유전체층을 통해 내부전극으로 침투되는 경우 발생하게 되므로 이를 방지하기 위해 유전체층에는 그 둘레를 따라 소정의 마진부가 마련되도록 하며, 이러한 마진부 중 일부만을 내부전극과 외부전극을 전기적으로 연결하는 연결부로 형성하게 된다.
이때, 연결부를 어떻게 설계하는지에 따라 적층 세라믹 커패시터의 특성 및 신뢰성이 영향을 받게 되므로 이에 대한 연구가 지속적으로 진행되고 있다.
예를 들어, 연결부를 외부전극에 비해 너무 작게 형성하면 절연저항의 저하는 방지할 수 있으나 외부전극과의 접촉성이 저하되어 전기적 연결이 단락될 수 있으며, 연결부를 외부전극에 비해 너무 크게 형성하면 외부전극과의 접촉성은 향상되나 도금액이 내부로 침투할 수 있는 등의 문제가 발생할 수 있다.
당 기술분야에서는, 적층 세라믹 전자부품의 도금액 침투를 방지하여 IR 저하를 방지하면서 낮은 ESL 특성을 갖도록 할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 일면을 통해 노출되도록 연장 형성된 제1 및 제2 리드부를 각각 갖는 제1 및 제2 내부전극; 및 상기 세라믹 소체의 일면에 형성되며, 상기 제1 및 제2 리드부의 노출부를 통해 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극; 을 포함하며, 상기 제1 또는 제2 외부전극의 폭에 대한 상기 제1 또는 제2 리드부의 폭의 비가 10 내지 85 %인 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부의 길이가 30 내지 100 ㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극의 두께가 0.2 내지 1.0 ㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부의 두께가 0.2 내지 1.0 ㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부가 상기 제1 및 제2 내부전극의 장 측면의 방향을 따라 서로 어긋나게 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는 폭이 동일하거나 상이할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부가 상기 제1 및 제2 외부전극의 중앙부에 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극이 상기 제1 및 제2 외부전극이 형성된 방향에 대하여 수직인 방향을 따라 적층될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극이 상기 세라믹 소체와 동일한 높이로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극이 상기 세라믹 소체의 선단에서 이격하여 형성될 수 있다.
본 발명의 다른 측면은, 마진부가 형성되도록, 제1 및 제2 세라믹 시트의 적어도 일면에 제1 및 제2 내부전극막을 형성하는 단계; 상기 제1 및 제2 세라믹 시트의 일측 마진부에 상기 제1 및 제2 세라믹 시트의 일면과 상기 제1 및 제2 내부전극막이 서로 연결되도록 제1 및 제2 리드막을 형성하는 단계; 상기 제1 및 제2 내부전극막과 상기 제1 및 제2 리드막이 각각 형성된 상기 제1 및 제2 세라믹 시트를 교대로 복수 개 적층하여 적층체를 형성하는 단계; 상기 적층체를 소성하는 단계; 및 상기 적층체의 상기 제1 및 제2 리드막이 노출된 면을 덮도록 제1 및 제2 외부전극을 형성하는 단계; 를 포함하며, 상기 제1 또는 제2 외부전극의 폭에 대한 상기 제1 또는 제2 리드막의 폭의 비가 10 내지 85 %가 되도록 하는 적층 세라믹 전자부품 제조방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 세라믹 시트의 마진부는 상기 제1 및 제2 리드막의 길이가 30 내지 100 ㎛이 되도록 조절될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드막은 상기 제1 및 제2 세라믹 시트 상에 상기 제1 및 제2 내부전극막의 장 측면의 방향을 따라 서로 어긋나게 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드막은 그 폭이 동일하거나, 다르게 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드막은 상기 제1 및 제2 외부전극의 중앙부에 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체는 상기 제1 및 제2 내부전극막이 상기 제1 및 제2 외부전극이 형성된 방향에 대하여 수직인 방향이 되도록 상기 제1 및 제2 세라믹 시트를 적층할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 적층체와 동일한 높이로 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 적층체의 선단에서 이격되게 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 적층 세라믹 전자부품의 외부전극의 폭에 대한 내부전극의 리드부의 폭의 비를 조절함으로써, 적층 세라믹 전자부품의 도금액 침투를 방지하여 IR 저하를 방지하면서 낮은 ESL 특성을 갖도록 할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 분해사시도이다.
도 3은 도 1의 제1 내부전극과 제1 외부전극의 결합 구조를 나타낸 단면도이다.
도 4는 도 1 중 제2 내부전극과 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 5는 도 1의 제1 및 제2 내부전극과 제1 및 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 2는 도 1의 분해사시도이다.
도 3은 도 1의 제1 내부전극과 제1 외부전극의 결합 구조를 나타낸 단면도이다.
도 4는 도 1 중 제2 내부전극과 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 5는 도 1의 제1 및 제2 내부전극과 제1 및 제2 외부전극의 결합 구조를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 발명은 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 세라믹 전자부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 또는 서미스터 등이 있으며, 하기에서는 세라믹 전자제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 소체에 외부전극이 형성된 방향을 정 방향이라 설정하며, 내부전극의 장 측면을 따르는 방향을 좌우 방향으로 설정하여 설명하기로 한다.
본 실시 형태의 적층 세라믹 커패시터는 2 단자 수직 적층형 커패시터일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
"2 단자(2-terminal)"는 커패시터의 단자로서 2 개의 단자가 회로기판에 접속됨을 의미하며, "수직 적층형(vertically laminated or vertical multilayer)"은 커패시터 내의 적층된 내부전극이 회로기판의 실장 영역 면에 수직으로 배치되는 것을 의미한다.
도 1 내지 도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(1)는, 복수의 유전체층이 적층된 세라믹 소체(10)와, 세라믹 소체(10) 내에서 복수의 유전체층의 적어도 일면에 형성되며, 세라믹 소체(10)의 정 방향의 측면을 통해 노출되도록 연장하여 형성된 제1 및 제2 리드부(23, 24)를 각각 갖는 복수의 제1 및 제2 내부전극(21, 22)을 포함한다.
세라믹 소체(10)의 정 방향의 측면에는 제1 및 제2 리드부(23, 24)의 노출된 부분에 접촉하여 이를 통해 제1 및 제2 내부전극(21, 22)과 각각 전기적으로 연결되는 제1 및 제2 외부전극(31, 32)이 형성된다.
이때, 제1 또는 제2 외부전극의 폭(w2)에 대한 제1 또는 제2 리드부(23, 24)의 폭(w1)의 비는 10 내지 85 %로 설정할 수 있다.
이러한 수치에 대해서는 하기에서 구체적인 실시 예와 비교 예를 통해 더 상세히 설명하기로 한다.
세라믹 소체(10)는 복수의 유전체층을 적층하여 형성할 수 있다. 이때, 세라믹 소체(10)를 구성하는 복수의 유전체층은 소결된 상태로서 인접하는 유전체층 간의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.
또한, 세라믹 소체(10)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있다.
또한, 세라믹 소체(10)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(1)를 구성할 수 있다.
또한, 필요시 세라믹 소체(10)의 최외곽 면, 도면 상으로 상하면에는 소정 두께의 유전체 커버층(미도시)을 형성할 수 있다.
이러한 세라믹 소체(10)를 구성하는 유전체층은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
세라믹 분말의 평균 입경은 0.8 ㎛ 이하 일 수 있으며, 더 바람직하게는 0.05 내지 0.5 ㎛ 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
유전체층은 필요시 세라믹 분말과 함께 전이금속 산화물이나 탄화물, 희토류 원소, 또는 Mg, Al 중에 적어도 하나를 더 포함할 수 있다.
또한, 유전체층의 두께는 적층 세라믹 커패시터(1)의 용량 설계에 따라 임의로 변경할 수 있다.
본 실시 형태에서 유전체층의 두께는 각각 1.0 ㎛ 이하로 구성할 수 있으며, 바람직하게는 0.01 내지 1.0 ㎛이나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부전극(21, 22)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
이때, 도전성 금속은 Ni, Cu, Pd, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 내부전극(21, 22)은 유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극층을 인쇄하고, 이 내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층한 후 소성하여 세라믹 소체(10)로 형성할 수 있다.
따라서, 이렇게 제1 및 제2 내부전극(21, 22)이 중첩되는 영역에 의하여 정전용량을 형성하게 된다.
또한, 제1 및 제2 내부전극(21, 22)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 소체(10)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
위와 같이 유전체층에 제1 및 제2 내부전극(21, 22)을 형성할 때, 수분이나 도금액 등이 내부로 침투하는 것을 방지하며, 전기적인 단락을 방지하기 위해서 유전체층과 제1 및 제2 내부전극(21, 22) 사이에는 소정의 마진부를 남겨둔다.
이에 제1 및 제2 내부전극(21, 22)을 유전체층의 측면에 형성된 서로 다른 극성의 제1 및 제2 외부전극(31, 32)과 전기적으로 연결하기 위하여 제1 및 제2 내부전극(21, 22)의 일면에서 정 방향으로 유전체층의 마진부에 제1 및 제2 리드부(23, 24)를 형성한다.
이때, 제1 및 제2 리드부(23, 24)의 단부는 세라믹 소체(10)의 정 방향의 측면을 통해 노출되도록 한다.
이러한 제1 및 제2 리드부(23, 24)는 각각 서로 다른 극성을 나타내는 제1 및 제2 외부전극(31, 32)에만 각각 접속하기 위하여 서로 중첩되는 영역을 갖지 않아야 한다.
따라서, 제1 및 제2 내부전극(21, 22)의 장 측면을 따라 좌우 방향으로 서로 어긋난 위치에 배치될 수 있다.
이때, 제1 및 제2 리드부(23, 24)의 폭은 바람직하게 서로 동일하게 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 필요시 제1 및 제2 리드부(23, 24)의 길이를 상이하게 구성할 수 있다.
또한, 제1 및 제2 리드부(23, 24)는 그 길이를 30 내지 100 ㎛로 형성할 수 있다.
제1 및 제2 리드부(23, 24)의 길이가 30 ㎛ 미만이 되면 도금액이 침투하여 IR이 저하되거나 디라미네이션(delamination)이 발생할 수 있으며, 제1 및 제2 리드부(23, 24)의 길이가 100 ㎛을 초과하면 ESL이 지나치게 증가하는 문제점이 발생할 수 있다.
여기서, 디라미네이션이란 세라믹 소체(10)의 중앙부와 마진부의 단차에 의해 제조 과정에서 적층된 유전체층이 서로 박리되는 현상을 의미한다.
이러한 제1 및 제2 리드부(23, 24)의 길이는 유전체층의 마진부와 대체로 대응하므로 제1 및 제2 내부전극(21, 22) 형성시 조절할 수 있다.
또한, 제1 및 제2 리드부(23, 24)의 두께는 바람직하게 제1 및 제2 내부전극(21, 22)과 동일한 두께로 결정할 수 있다.
예를 들어, 본 실시 형태에서는 제1 및 제2 내부전극(21, 22)의 두께가 0.2 내지 1.0 ㎛이므로, 제1 및 제2 리드부(23, 24)의 두께도 0.2 내지 1.0 ㎛로 결정할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서, 제1 및 제2 외부전극(31, 32)은 세라믹 소체(10)의 정 방향의 측면에만 형성된다.
따라서, 전체적인 실장 면적이 좌우 외부전극이 형성되는 타 구조에 비해 상대적으로 감소 되므로 회로기판의 실장 밀도를 향상시킬 수 있다.
이때, 더 바람직하게는 회로 기판의 실장 밀도가 더 향상되도록 제1 및 제2 내부전극(21, 22)이 제1 및 제2 외부전극(31, 32)이 형성된 방향에 대하여 수직인 방향을 따라 적층되도록 구성할 수 있다.
한편, 제1 및 제2 외부전극(31, 32)은 상하로 적층된 복수의 제1 및 제2 내부전극(21, 22)과 안정적으로 접속되기 위하여 세라믹 소체(10)와 대응하는 높이로 형성할 수 있다.
그러나, 본 발명이 이에 한정되는 것은 아니며 필요시 세라믹 소체(10)에 비해 높거나 낮게 형성할 수 있다.
또한, 제1 및 제2 외부전극(31, 32)은 도금액 침투를 방지하는 효과를 최적화하기 위해 제1 및 제2 리드부(23, 24)가 좌우 방향에 대해 그 중앙에 위치하도록 형성할 수 있다.
또한, 제1 및 제2 외부전극(31, 32)은 세라믹 소체(1)의 선단으로부터 이격하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같이 구성된 본 실시 형태의 적층 세라믹 커패시터(1)의 작용에 대해 설명한다.
유전체층 상에 제1 및 제2 내부전극(21, 22)을 형성함에 있어서, 유전체층의 내부에 제1 및 제2 내부전극(21, 22)과의 사이에 소정의 마진부를 마련한다.
이러한 마진부는 각각의 유전체층을 적층하여 세라믹 소체(10)를 형성한 후 제1 및 제2 내부전극(21, 22)으로 수분이나 도금액이 침투하는 것을 방지하는 역할을 하며, 제1 및 제2 내부전극(21, 22)을 외부 충격으로부터 보호하여 전기적인 단락을 방지하는 역할 등을 할 수 있다.
앞서 설명한 바와 같이, 본 실시 형태에서는 일측 마진부에 제1 및 제2 리드부(23, 24)를 구성하여 제1 및 제2 내부전극(21, 22)과 제1 및 제2 외부전극(31, 32)을 전기적으로 연결한다.
이때, 마진부는 제1 및 제2 내부전극(21, 22)의 정전용량을 최대한 확보하기 위하여 작게 형성하는 것이 바람직하지만 도금액의 침투를 방지하기 위해서는 최소한의 폭이 필요하다.
이에, 본 출원인은 마진부의 폭이 일정 수치로 고정된 상태에서 제1 및 제2 리드부(23, 24)의 폭(w2)과 제1 및 제2 외부전극(31, 32)의 폭(w1)의 상대적 길이를 조절하여 도금액의 침투를 방지하면서 ESL을 낮게 얻을 수 있는 범위를 확인하였다.
제1 또는 제2 외부전극(31, 32)의 폭(w1)에 대한 제1 또는 제2 리드부(23, 24)의 폭(w2)의 비가 10 % 미만인 경우 도금액이 제1 및 제2 리드부(23, 24)로 침투하여 IR이 저하될 수 있다.
또한, 제1 또는 제2 외부전극(31, 32)의 폭(w1)에 대한 제1 또는 제2 리드부(23, 24)의 폭(w2)의 비가 85%를 초과하는 경우 ESL이 저감되는 문제가 발생할 수 있는 것이다.
따라서, 제1 또는 제2 외부전극(31, 32)의 폭(w1)에 대한 제1 또는 제2 리드부(23, 24)의 폭(w2)의 바람직한 비의 범위는 10 내지 85 %로 설정할 수 있다.
하기에 본 발명의 보다 구체적인 실시 예와 그것들에 대한 비교 예를 예로 들어 상세히 설명한다.
앞서 설명한 바와 같이, 제1 또는 제 2 외부전극(31, 32)의 폭을 w2라 하고, 제1 또는 제2 리드부(23, 24)의 폭을 w1이라 하여 아래 표 1 내지 표 3과 같이 적층 세라믹 커패시터의 특성을 측정하였다.
평가는 두께 2 ㎛의 성형 시트에 제1 및 제2 내부전극(21, 22), 제1 및 제2 리드부(23, 24) 및 제1 및 제2 외부전극(31, 32)를 크기별로 인쇄하여 칩을 제작하였다.
표 1에서는 성형 시트의 길이(L)을 0.4 mm로, 폭(W)을 0.2 mm로 설정하며, 제1 또는 제 2 외부전극(31, 32)의 폭(w2)을 0.170 mm으로 고정시키고 제1 또는 제2 리드부(23, 24)의 폭(w1)을 다양하게 변경한 후, 제1 또는 제2 리드부(23, 24)와 제1 또는 제2 외부전극(31, 32)의 전기적 연결이 끊어지거나 IR이 저하되는 개수를 확인하였다.
< 외부전극의 폭에 대한 리드부의 폭의 비에 따른 적층 세라믹 커패시터의 접속성 및 IR 저하 비교 >
표 1을 참조하면, 샘플 1 및 2는 비교 예로서 외부전극의 폭에 대한 리드부의 폭의 비가 10 % 미만인 것을 나타낸다.
이 경우 리드부의 노출되는 면적이 너무 작아 외부전극과 리드부의 연결이 끊어지는 불량 제품들이 다수 발견되었는바 신뢰성에 문제가 있음을 알 수 있다.
또한, 샘플 15 및 16은 비교 예로서 외부전극의 폭에 대한 리드부의 폭의 비가 85 %를 초과하는 것을 나타낸다.
이 경우 외부전극과 리드부 간의 접속에 대한 문제는 발견되지 않았으나 IR이 저하되는 불량 제품들이 다수 발견되었는바 도금액이 제품 내부로 일부 침투되어 신뢰성에 문제가 있음을 알 수 있다.
< 외부전극의 폭에 대한 리드부의 폭의 비에 따른 적층 세라믹 커패시터의 접속성 및 IR 저하 비교 >
표 2는 성형 시트의 길이(L)을 0.6 mm로, 폭(W)을 0.3 mm로 설정하며, 제1 또는 제 2 외부전극(31, 32)의 폭(w2)을 0.285 mm으로 고정시키고 제1 또는 제2 리드부(23, 24)의 폭(w1)을 다양하게 변경한 후 제1 또는 제2 리드부(23, 24)와 제1 또는 제2 외부전극(31, 32)의 전기적 연결이 끊어지거나 IR이 저하되는 개수를 확인한 것이다.
표 2를 참조하면, 샘플 1 및 2는 비교 예로서 외부전극의 폭에 대한 리드부의 폭의 비가 10 % 미만인 것을 나타낸다.
이 경우 리드부의 노출되는 면적이 너무 작아 외부전극과 리드부의 연결이 끊어지는 불량 제품들이 다수 발견되었는바 신뢰성에 문제가 있음을 알 수 있다.
또한, 샘플 13 및 14는 비교 예로서 외부전극의 폭에 대한 리드부의 폭의 비가 85 %를 초과하는 것을 나타낸다.
이 경우 외부전극과 리드부 간의 접속에 대한 문제는 발견되지 않았으나 IR이 저하되는 불량 제품들이 다수 발견되었는바 도금액이 제품 내부로 일부 침투되어 신뢰성에 문제가 있음을 알 수 있다.
< 외부전극의 폭에 대한 리드부의 폭의 비에 따른 적층 세라믹 커패시터의 접속성 및 IR 저하 비교 >
표 3은 성형 시트의 길이(L)을 1.0 mm로, 폭(W)을 0.5 mm로 설정하며, 제1 또는 제 2 외부전극(31, 32)의 폭(w2)을 0.485 mm으로 고정시키고 제1 또는 제2 리드부(23, 24)의 폭(w1)을 다양하게 변경한 후 제1 또는 제2 리드부(23, 24)와 제1 또는 제2 외부전극(31, 32)의 전기적 연결이 끊어지거나 IR이 저하되는 개수를 확인한 것이다.
표 3을 참조하면, 샘플 1 및 2는 비교 예로서 외부전극의 폭에 대한 리드부의 폭의 비가 10 % 미만인 것을 나타낸다.
이 경우 리드부의 노출되는 면적이 너무 작아 외부전극과 리드부의 연결이 끊어지는 불량 제품들이 다수 발견되었는바 신뢰성에 문제가 있음을 알 수 있다.
또한, 샘플 15 및 16은 비교 예로서 외부전극의 폭에 대한 리드부의 폭의 비가 85 %를 초과하는 것을 나타낸다.
이 경우 외부전극과 리드부 간의 접속에 대한 문제는 발견되지 않았으나 IR이 저하되는 불량 제품들이 다수 발견되었는바 도금액이 제품 내부로 일부 침투되어 신뢰성에 문제가 있음을 알 수 있다.
따라서, 표 1 내지 표 3에 따르면, 외부전극의 폭에 대한 리드부의 폭의 비가 10 내지 85 %일 때, 리드부의 노출되는 면적이 충분하여 외부전극과 리드부의 연결성이 안정적으로 유지되며, 도금액 침투를 효과적으로 방지하여 IR 저하를 방지할 수 있는바, 제품의 특성 및 신뢰성이 우수함을 알 수 있다.
하기 표 4는 성형 시트의 길이(L)을 1.0 mm로, 폭(W)을 0.5 mm로 설정하며, 제1 또는 제2 리드부(23, 24)의 길이(a)를 다양하게 변경한 후 ESL의 수치와 IR이 저하되는 개수를 확인한 것이다.
< 리드부의 길이에 따른 적층 세라믹 커패시터의 특성 비교 >
표 4를 참조하면, 샘플 1 및 2는 비교 예로서 리드부의 길이가 30 ㎛ 미만인 것을 나타낸다.
이 경우 IR이 저하되는 불량 제품들이 다수 발견되었는바 도금액이 제품 내부로 일부 침투되어 신뢰성에 문제가 있음을 알 수 있다.
또한, 각각의 샘플 10 및 11은 비교 예로서 리드부의 길이가 100 ㎛를 초과하는 것을 나타낸다.
이 경우 IR의 저하는 발견되지 않았으나, 타 샘플들에 비해 ESL이 지나치게 높은(예컨대 100 ㎛ 이상) 문제점이 있음을 확인할 수 있었다.
따라서, 표 4 내지 표 6에 따르면, 리드부의 길이가 30 내지 100 ㎛의 범위에 있을 때, IR 저하를 방지하고 적절한 수치의 ESL을 유지할 수 있는바, 제품의 특성 및 신뢰성이 우수함을 알 수 있다.
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
복수의 세라믹 그린시트를 준비한다.
상기 세라믹 그린시트는 세라믹 소체(10)의 유전체층을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
이후, 상기 각각의 세라믹 그린시트의 적어도 일면에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극막을 형성한다.
이때, 상기 도전성 페이스트는 상기 세라믹 그린시트의 가장자리부를 따라 그 내부에 상기 제1 및 제2 내부전극막과 소정의 폭, 예를 들어 30 내지 80 ㎛의 폭으로 마진부가 형성되도록 인쇄할 수 있다.
이후, 상기 각각의 세라믹 그린시트의 정 방향의 마진부에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 상기 제1 및 제2 내부전극막을 형성하는 것과 유사한 방법으로 도전성 페이스트를 인쇄하여, 상기 제1 및 제2 세라믹 그린시트의 정 방향의 측면과 상기 제1 및 제2 내부전극막이 서로 연결되도록 제1 및 제2 리드막을 형성한다.
상기 제1 및 제2 리드막은 상기 마진부와 대응되는 길이를 가지므로, 본 실시 형태에서 제1 및 제2 리드막의 길이는 30 내지 100 ㎛의 길이를 갖도록 조절될 수 있다.
이때, 상기 제1 및 제2 리드막은 상기 제1 및 제2 내부전극막이 서로 다른 극성을 가지게 되므로, 복수의 세라믹 그린시트를 적층 하였을 때 상기 제1 및 제2 내부전극막의 장 측면을 따라 중첩되는 부분이 없도록 서로 어긋나게 형성한다.
또한, 상기 제1 및 제2 리드막은 바람직하게 그 폭을 동일하게 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니며 필요시 상기 제1 및 제2 리드막의 폭은 상이하게 형성할 수 있다.
이러한 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
상기 도전성 페이스트의 평균 입경은 50 내지 400 nm일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 금속분말은 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co) 및 알루미늄(Al) 중의 하나이거나 이들의 합금을 사용할 수 있다.
이후, 제1 및 제2 내부전극막과 제1 및 제2 리드막이 형성된 복수의 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여 적층된 복수의 세라믹 그린시트와 세라믹 그린시트 상에 형성된 도전성 페이스트를 서로 압착시킨다.
이에 복수의 유전체층과 복수의 제1 및 제2 내부전극(21, 22)이 교대로 적층되며, 제1 및 제2 리드부(23, 24)가 제1 및 제2 내부전극(21, 22)의 장 측면의 방향을 따라 서로 어긋나게 배치된 적층체를 구성할 수 있다.
이후, 상기 적층체를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 세라믹 소체(10)를 완성한다.
이후, 세라믹 소체(10)의 정 방향의 측면을 통해 노출된 제1 및 제2 리드부(23, 24)의 단부를 덮도록 제1 및 제2 외부전극(31, 32)을 형성한다.
즉, 제1 및 제2 외부전극(31, 32)은 제1 및 제2 리드부(23, 24)에 각각 접속되어 제1 및 제2 내부전극(21, 22)과 각각 전기적으로 연결될 수 있다.
또한, 제1 및 제2 외부전극(31, 32)은 제1 및 제2 리드부(23, 24)와 접속성을 높이기 위해 충분한 접촉 면적을 확보할 수 있도록 세라믹 소체(10)와 대응하는 높이로 형성할 수 있다.
이때, 제1 및 제2 외부전극(31, 32)은 IR 저하를 방지하고 ESL을 저감할 수 있도록 제1 또는 제2 외부전극(31, 32)의 폭에 대한 제1 또는 제2 리드부(23, 24)의 폭의 비가 10 내지 85 %가 되도록 형성할 수 있다.
또한, 제1 및 제2 외부전극(31, 32)은 상기 IR 저하 방지를 위해서 도금액 침투 방지 효과를 최적화시킬 수 있도록 제1 및 제2 내부전극(21, 22)의 좌우 방향을 따라 제1 및 제2 외부전극(31, 32)의 중앙에 제1 및 제2 리드부(23, 24)가 각각 위치하도록 형성할 수 있다.
또한, 제1 및 제2 외부전극(31, 32)의 표면에 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1 ; 적층 세라믹 커패시터 10 ; 세라믹 소체
21, 22 ; 제1 및 제2 내부전극 23, 24 ; 리드부
31, 32 ; 제1 및 제2 외부전극
21, 22 ; 제1 및 제2 내부전극 23, 24 ; 리드부
31, 32 ; 제1 및 제2 외부전극
Claims (22)
- 복수의 유전체층이 적층된 세라믹 소체;
상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 일면을 통해 노출되도록 연장 형성된 제1 및 제2 리드부를 각각 갖는 제1 및 제2 내부전극; 및
상기 세라믹 소체의 일면에 형성되며, 상기 제1 및 제2 리드부의 노출부를 통해 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극; 을 포함하며,
상기 제1 또는 제2 외부전극의 폭에 대한 상기 제1 또는 제2 리드부의 폭의 비가 10 내지 85 %인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부의 길이가 30 내지 100 ㎛인 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 내부전극의 두께가 0.2 내지 1.0 ㎛인 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부의 두께가 0.2 내지 1.0 ㎛인 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부가 상기 제1 및 제2 내부전극의 장 측면의 방향을 따라 서로 어긋나게 배치된 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부의 폭이 동일한 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부의 폭이 상이한 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부가 상기 제1 및 제2 외부전극의 중앙부에 위치하는 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 내부전극이 상기 제1 및 제2 외부전극이 형성된 방향에 대하여 수직인 방향을 따라 적층된 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 외부전극이 상기 세라믹 소체와 동일한 높이로 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 외부전극이 상기 세라믹 소체의 선단에서 이격하여 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
- 마진부가 형성되도록, 제1 및 제2 세라믹 시트의 적어도 일면에 제1 및 제2 내부전극막을 형성하는 단계;
상기 제1 및 제2 세라믹 시트의 일측 마진부에 상기 제1 및 제2 세라믹 시트의 일면과 상기 제1 및 제2 내부전극막이 서로 연결되도록 제1 및 제2 리드막을 형성하는 단계;
상기 제1 및 제2 내부전극막과 상기 제1 및 제2 리드막이 각각 형성된 상기 제1 및 제2 세라믹 시트를 교대로 복수 개 적층하여 적층체를 형성하는 단계;
상기 적층체를 소성하는 단계; 및
상기 적층체의 상기 제1 및 제2 리드막이 노출된 면을 덮도록 제1 및 제2 외부전극을 형성하는 단계; 를 포함하며,
상기 제1 또는 제2 외부전극의 폭에 대한 상기 제1 또는 제2 리드막의 폭의 비가 10 내지 85 %가 되도록 하는 적층 세라믹 전자부품 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 세라믹 시트의 마진부는 상기 제1 및 제2 리드막의 길이가 30 내지 100 ㎛이 되도록 조절되는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 내부전극막은 그 두께가 0.2 내지 1.0 ㎛이 되도록 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 리드막은 그 두께가 0.2 내지 1.0 ㎛이 되도록 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 리드막은 상기 제1 및 제2 세라믹 시트 상에 상기 제1 및 제2 내부전극막의 장 측면의 방향을 따라 서로 어긋나게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 리드막은 그 폭이 동일하도록 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 리드막은 그 폭이 다르게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 리드막은 상기 제1 및 제2 외부전극의 중앙부에 위치하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
- 제12항에 있어서,
상기 적층체는 상기 제1 및 제2 내부전극막이 상기 제1 및 제2 외부전극이 형성된 방향에 대하여 수직인 방향이 되도록 상기 제1 및 제2 세라믹 시트를 적층하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 외부전극은 상기 적층체와 동일한 높이로 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 외부전극은 상기 적층체의 선단에서 이격되게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
Priority Applications (3)
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