KR101532116B1 - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 및 상기 세라믹 소체의 내부에 형성된 제1 및 제2 내부전극; 을 포함하며, 상기 제1 및 제2 내부전극은 니켈(Ni) 80 내지 99.98 wt%, 구리(Cu) 0.01 내지 10 wt% 및 티탄산바륨(BaTiO3) 0.01 내지 10 wt%를 포함하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 그 제조방법 {Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same}
본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자제품의 회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.
최근에는 전자제품이 소형화됨에 따라 이러한 전자제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
한편, 전원회로를 통해서 신호가 연결되는 것을 막기 위해 저항과 콘덴서를 삽입해서 필터를 보강하는 목적으로 사용되는 디커플링 커패시터(Decoupling capacitor)가 있다.
특히, 전자제품에 장착된 CPU(Central processing unit)의 전력소모를 낮추기 위해서는, 디커플링 커패시터의 용량을 증대시키고 등가직렬인덕턴스(ESL; Equivalent series inductance)의 감소를 통한 임피던스|Z|의 감소가 요구된다.
그런데, 일반적으로 등가직렬인덕턴스(ESL)가 낮아지게 되면 등가직렬저항(ESR)이 함께 감소되므로, 등가직렬저항(ESR)이 낮은 디커플링 커패시터를 병렬로 연결하는 경우 특정 주파수에서 목표 임피던스|Z|를 벗어나게 되는 일명 빅-브이(Big-V) 현상이 발생하여 전압잡음(voltage noise)이 발생할 수 있다.
따라서, 이러한 디커플링 커패시터의 경우 등가직렬인덕턴스(ESL)를 낮춰야 할 필요가 있지만, 낮은 등가직렬저항(ESR)에 의한 임피던스의 빅-브이 현상을 줄이기 위해서 등가직렬저항(ESR)을 낮추는 데 한계가 있었다.
당 기술분야에서는, 적층 세라믹 전자부품에서 등가직렬인덕턴스(ESL)의 증가 없이 등가직렬저항(ESR)을 증가시켜 빅-브이(Big-V) 현상을 감소시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 및 상기 세라믹 소체의 내부에 형성된 제1 및 제2 내부전극; 을 포함하며, 상기 제1 및 제2 내부전극은 니켈(Ni) 80 내지 99.98 wt%, 구리(Cu) 0.01 내지 10 wt% 및 티탄산바륨(BaTiO3) 0.01 내지 10 wt%를 포함하는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 양측 면에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극은 상하 방향을 따라 상기 세라믹 소체의 양측 면을 통해 번갈아 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 전자부품은 상기 세라믹 소체의 상하부에 형성된 유전체 커버층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 전자부품은 디커플링 커패시터일 수 있다.
본 발명의 다른 측면은, 제1 및 제2 세라믹 시트의 적어도 일면에 니켈(Ni) 80 내지 99.98 wt%, 구리(Cu) 0.01 내지 10 wt% 및 티탄산바륨(BaTiO3) 0.01 내지 10 wt%를 포함하는 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극막을 형성하는 단계; 상기 제1 및 제2 내부전극막이 형성된 상기 제1 및 제2 세라믹 시트를 교대로 복수 개 적층하여 적층체를 형성하는 단계; 상기 적층체를 소성하는 단계; 및 상기 적층체의 상기 제1 및 제2 내부전극막이 노출된 면을 덮도록 제1 및 제2 외부전극을 형성하는 단계; 를 포함하는 적층 세라믹 전자부품 제조방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극막을 형성하는 단계는, 세라믹 분말 또는 실리카(SiO)를 더 포함하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극막을 형성하는 단계는, 상기 도전성 페이스트를 평균 입경 50 내지 400 nm인 것을 사용할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극막 형성 단계는, 상기 제1 및 제2 내부전극막이 상하 방향을 따라 상기 적층체의 양측 면을 통해 번갈아 노출되도록 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 니켈(Ni)에 구리(Cu) 및 티탄산바륨(BaTiO3)을 첨가하여 내부전극의 비저항(ρ)을 증가시켜 사용함으로써, 등가직렬임피던스(ESL)의 증가 없이 등가직렬저항(ESR)을 증가하여 빅-브이(Big-V) 현상을 줄일 수 있는 효과를 얻을 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터와 종래의 적층 세라믹 커패시터의 등가직렬저항(ESR)을 비교하여 나타낸 그래프이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터와 종래의 적층 세라믹 커패시터의 전압을 비교하여 나타낸 그래프이다.
도 5는 낮은 등가직렬저항(ESR)에서 종래의 적층 세라믹 커패시터의 임피던스|Z|를 나타낸 그래프이다.
도 6은 높은 등가직렬저항(ESR)에서 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 임피던스|Z|를 나타낸 그래프이다.
이하, 본 발명의 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 상세히 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 발명은 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 세라믹 전자부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 또는 서미스터 등이 있으며, 하기에서는 세라믹 전자제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 유전체층(111)의 적어도 일면에 형성되어 세라믹 소체(110)의 내부에 구비된 복수의 제1 및 제2 내부전극(131, 132)을 포함한다.
제1 및 제2 내부전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성되며, 이 도전성 금속은 니켈(Ni) 80 내지 99.98 wt%, 구리(Cu) 0.01 내지 10 wt% 및 티탄산바륨(BaTiO3) 0.01 내지 10 wt%를 포함할 수 있다.
또한, 세라믹 소체(110)의 양측 면에는 제1 및 제2 내부전극(131, 132)의 노출된 부분에 접속되게 제1 및 제2 외부전극(121, 122)을 형성할 수 있다.
이때, 제1 및 제2 외부전극(121, 122)은 제1 및 제2 내부전극(131, 132)과 각각 전기적으로 연결되어 외부단자의 역할을 수행할 수 있다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층하여 형성할 수 있다.
이때, 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.
또한, 세라믹 소체(110)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있다.
또한, 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(100)를 구성할 수 있다.
또한, 필요시 세라믹 소체(110)의 최외곽 면, 즉 도면상으로 상하부에는 소정 두께의 유전체 커버층(미도시)을 더 형성할 수 있다.
유전체 커버층(미도시)은 내부전극이 형성되지 않은 유전체층으로, 필요시 2 개 이상을 상하 방향으로 적층하여 그 두께를 조절하여 형성할 수 있다.
이러한 세라믹 소체(110)를 구성하는 유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
BaTiO3계 세라믹 분말은 BaTiO3에 칼슘(Ca) 또는 지르코늄(Zr) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 필요시 세라믹 분말과 함께 전이금속 산화물이나 탄화물, 희토류 원소 또는 마그네슘(Mg)이나 알루미늄(Al) 중에 적어도 하나를 더 포함할 수 있다.
또한, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 따라 임의로 변경할 수 있다.
제1 및 제2 내부전극(131, 132)은 유전체층(111)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 구리-니켈 페이스트로 내부전극층을 인쇄하다.
그리고, 이 내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층한 후 소성하여 세라믹 소체(110)로 형성할 수 있으며, 이렇게 제1 및 제2 내부전극(131, 132)이 중첩된 영역에 의해 적층 세라믹 커패시터(100)의 정전용량이 형성되는 것이다.
이때, 제1 및 제2 내부전극(131, 132)은 서로 다른 극성을 갖도록 구성하여, 세라믹 소체(110)의 상하 방향을 따라 세라믹 소체(110)의 양측 면을 통해 번갈아 노출되도록 구성할 수 있다.
또한, 제1 및 제2 내부전극(131, 132)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 소체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같이 구성된 본 실시 형태의 디커플링 커패시터(100)의 작용에 대해 설명한다.
디커플링 커패시터(100)의 임피던스|Z|를 감소시키기 위해서는, 공진주파수(Self resonance frequency)의 이전에는 용량의 증대가, 공진주파수의 이후에는 등가직렬인덕턴스(ESL)의 감소가 요구된다.
그런데, 등가직렬저항(ESR)이 높아지면 등가직렬인덕턴스(ESR)도 함께 증가되므로, 등가직렬저항(ESR)이 낮은 디커플링 커패시터(100)를 병렬로 연결하면 특정 주파수에서 목표 임피던스|Z|를 벗어나는 빅-브이(Big-V) 현상이 발생되어 전압의 노이즈가 발생할 수 있다.
즉, 디커플링 커패시터(100)의 경우, 낮은 ESR(Low ESR)에 의한 임피던스|Z|의 빅-브이(Big-V) 현상을 줄이기 위해 등가직렬저항(ESL)을 낮추는데 일정한 한계를 갖는 것이었다.
본 실시 형태에서는 2012 타입의 22 uF의 디커플링 커패시터(100)를 사용한다.
고주파에서 등가직렬저항(ESR)에 영향을 미치는 내부전극의 표피저항(Rs)은 아래 수학식 1과 같이 전기전도도(σ)에 비례하므로, 전기재료 비저항(ρ)에는 반비례하게 된다.
Figure 112011096845187-pat00001
본 실시 형태에서는 니켈(Ni) 80 내지 99.98 wt%를 주 성분으로 하여 구리(Cu) 0.01 내지 10 wt%를 첨가하고, 여기에 티탄산바륨(BaTiO3)을 0.01 내지 10 wt%의 범위로 첨가한 성분을 이용하여 니켈-구리-티탄산바륨 내부전극을 구성하였다.
이후, 이 내부전극을 적용한 칩을 약 1050 내지 1250 ℃에서 소성한 후 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL)을 측정하여 니켈(Ni)만 100 wt%로 구성된 내부전극을 적용한 칩의 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL)를 비교하였다.
이에, 본 발명의 일 실시 형태에 따른 니켈-구리-티탄산바륨 내부전극의 경우 등가직렬인덕턴스(ESL)의 증가 없이 등가직렬저항(ESR)의 증가만이 가능하였고, 니켈(Ni)로만 구성된 내부전극에 비해 전압 노이즈를 감소시킬 수 있었다.
하기 표 1에 본 발명의 보다 구체적인 실시 예와 그것들에 대한 비교 예를 들어 상세히 설명한다.
번호 구분 비저항(ρ)
(ⅹ10-6Ω㎝)		 ESR(mΩ)
1 Ni(Cu 0%) 6.9 3.1
2 NiCu(Cu 0.01%, BaTiO3 5%) 7.8 3.5
3 NiCu(Cu 1%, BaTiO3 5%) 8.3 8.6
4 NiCu(Cu 5%, BaTiO3 5%) 13.1 10.2
5 NiCu(Cu 10%, BaTiO3 5%) 14.4 11.2
6 NiCu(Cu 15%, BaTiO3 5%) 17.3 13.5
< 내부전극의 성분에 따른 칩의 비저항(ρ) 및 등가직렬저항(ESR) >
샘플 1은 본 발명에 대한 비교 예로서, 샘플 1은 제1 및 제2 내부전극(131, 132)을 니켈(Ni) 100 wt%로 형성한 칩을 나타낸 비교 예이다. 종래 예로서 제1 및 제2 내부전극(131, 132)을 구리(Cu) 100 wt%로 형성한 경우 칩의 비저항(ρ)은 1.73 정도가 된다.
표 1을 참조하면, 비교 예인 샘플 1의 비저항(ρ)은 6.9로서, 니켈(Ni)로 내부전극을 형성한 샘플 1이 구리(Cu)로 내부전극을 형성한 종래 예에 비해 비저항(ρ)이 현저히 높음을 알 수 있다.
그러나, 샘플 1에 사용된 니켈(Ni)은 등가직렬저항(ESR)을 낮추면 등가직렬인덕턴스(ESR)도 낮아지게 되고 특정주파수 영역에서 임피던스의 빅-브이(Big-V) 현상이 나타나는 문제점을 발생시킬 수 있으므로, 일반적으로 니켈(Ni) 100 wt%로 된 내부전극은 커패시터에 사용하기에 용이하지 않을 수 있다.
샘플 2 내지 샘플 5는 본 발명의 다양한 실시 예로서, 세라믹 소체(110)의 내부에 위치한 복수의 제1 및 제2 내부전극(131, 132)을 각각 니켈(Ni) 94.99, 94, 91 및 85 wt%와 구리(Cu) 0.01, 1, 5 및 10 wt%로 형성하고, 여기에 티탄산바륨(BaTiO3) 5 wt%를 첨가한 칩을 나타낸다.
샘플 6은 본 발명에 대한 비교 예로서, 세라믹 소체(110)의 내부에 위치한 복수의 제1 및 제2 내부전극(131, 132)을 각각 니켈(Ni) 80 wt%와 구리(Cu) 15 wt%로 형성하고, 여기에 티탄산바륨(BaTiO3) 5 wt%를 첨가한 칩을 나타낸다.
이때, 샘플 2의 비저항(ρ)은 7.8이고, 샘플 3의 비저항(ρ)은 8.3이며, 샘플 4의 비저항(ρ)은 13.1이고, 샘플 5의 비저항(ρ)은 13.1로서, 모두 비교 예인 샘플 1과 비교하여 상대적으로 증가된 것으로 나타나 실시 예들에 있어서 비저항(ρ)의 저하와 관련된 문제는 없는 것으로 확인되었다.
도 3은 실시 예와 비교 예의 등가직렬저항(ESR)을 서로 비교하여 나타낸 그래프이다.
표 1 및 도 3을 참조하면, 실시 예의 경우 주파수가 특히 1.3 Mhz 부근에서 니켈(Ni)의 함량이 증가함에 따라 등가직렬인덕턴스(ESL)의 증가 없이 등가직렬저항(ESR)만 증가함을 알 수 있다.
즉, 니켈(Ni)에 구리(Cu) 및 티탄산바륨(BaTiO3)을 첨가함으로써 니켈(Ni) 100 wt%로 내부전극을 구성할 때의 문제점 중 일부를 해소할 수 있다.
다만, 샘플 6의 경우 공진주파수 이상의 주파수 영역에서 임피던스가 크게 증가되는 현상을 나타내므로, 니켈(Ni)의 바람직한 함량 범위는 10 wt% 이하임을 알 수 있다.
도 4는 실시 예와 비교 예의 전압 잡음을 서로 비교하여 나타낸 그래프로서, 니켈구리(NiCu) 전극의 경우 표 1의 샘플 4를 지정하였으며, 비교 예의 경우 샘플 1을 지정하여 전압 잡음을 서로 비교하였다.도 4를 참조하면, 비교 예인 샘플 1의 경우 전압잡음(voltage noise)의 pp(peak to peak, +최대값에서 -최대값까지의 진폭의 크기)는 215 mV로 나타나는데 비해, 실시 예인 샘플 4의 경우 전압잡음의 pp는 155 mV로 현저히 감소함을 알 수 있다.
또한, 비교 예의 경우 그래프 상의 고점 및 저점에서 빅-브이 현상이 발생하지만, 실시 예의 경우 고점 및 저점에서 보다 높은 비저항(ρ)에 의해 감쇠가 일어나 빅-브이 현상이 최소화되는 것을 확인할 수 있다.
도 5 및 도 6은 비교 예와 실시 예의 특정 주파수에 대한 임피던스를 서로 비교하여 나타낸 그래프이다.
일반적으로, 디커플링 커패시터를 병렬로 연결하게 되면 전압의 리플(ripple) 현상이 발생할 수 있다.
여기서 리플 현상이란, 전압이 순간적으로 전류가 모자라 강하가 생겨서 나는 현상으로, 장치의 오동작을 유발하는 원인이 될 수 있다.
이를 위해 2개의 디커플링 커패시터를 서로 병렬로 연결하고 니켈 내부전극을 사용한 비교 예의 경우 낮은 등가직렬저항(ESR)에서 임피던스를 측정하였고, 니켈-구리-티탄산바륨 내부전극을 사용한 실시 예의 경우 높은 등가직렬저항(ESR)에서 임피던스를 측정하였다.
도 5를 참조하면, 비교 예의 경우 각각의 디커플링 커패시터(c1, c2)의 고점 및 저점과, 2개의 디커플링 커패시터(c1, c2)가 병렬적으로 공명하는 부분(B)에서 빅-브이 현상이 발생함을 알 수 있다.
반면에, 도 6을 참조하면, 실시 예의 경우 각각의 디커플링 커패시터(c1' c2')의 고점 및 저점과, 2개의 디커플링 커패시터(c1' c2')가 공명하는 부분(D)에서 비저항에 의한 감쇠가 일어나 빅-브이 현상이 최소화되는 것을 알 수 있다.
따라서, 내부전극을 니켈에 소량의 구리와 티탄산바륨을 첨가함으로써 비저항을 증가시켜 등가직렬인덕턴스의 증가 없이 등가직렬저항을 증가하고, 빅-브이 현상을 효과적으로 감소시킬 수 있는 효과를 기대할 수 있다.
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 제조방법을 설명한다.
복수의 세라믹 그린시트를 준비한다.
상기 세라믹 그린시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
이후, 상기 각각의 세라믹 그린시트의 적어도 일면에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극막을 형성한다.
상기 도전성 페이스트는 니켈(Ni) 80 내지 99.98 wt%, 구리(Cu) 0.01 내지 10 wt% 및 티탄산바륨(BaTiO3) 0.01 내지 10 wt%를 포함하여 형성할 수 있다.
이때, 제1 내부전극막은 제1 세라믹 시트 상에 제1 세라믹 시트의 일측 면을 통해 노출되며, 제2 내부전극막은 제2 세라믹 시트 상에 제2 세라믹 시트의 일측 면을 통해 노출된다.
이러한 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 추가로 세라믹 분말 또는 실리카(SiO2) 분말 등을 더 포함할 수 있다.
상기 도전성 페이스트의 평균 입경은 50 내지 400 nm일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이후, 제1 및 제2 내부전극막이 형성된 제1 및 제2 세라믹 시트를 교대로 복수 개 적층하고, 적층 방향으로부터 가압하여 적층된 복수의 세라믹 그린시트와 세라믹 그린시트 상에 형성된 도전성 페이스트를 서로 압착시켜 적층체를 구성할 수 있다.
또한, 적층체의 상하에는 적어도 1 개 이상의 유전체 커버층(미도시)을 더 적층할 수 있다.
이 유전체 커버층(112)은 적층체의 내부에 위치한 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부전극을 포함하지 않는다는 점에서 유전체층(111)과 차이를 갖는다.
이후, 상기 적층체를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 세라믹 소체(110)를 완성한다.
이후, 세라믹 소체(110)의 양측 면에 노출된 제1 및 제2 내부전극막의 노출 부분을 덮어 제1 및 제2 내부전극막과 전기적으로 연결될 수 있도록 제1 및 제2 외부전극(121, 122)을 형성할 수 있다.
이때, 제1 및 제2 외부전극(121, 122)의 표면에는 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 소체
111 ; 유전체층 121 , 122 ; 제1 및 제2 외부전극
131, 132 ; 제1 및 제2 내부전극

Claims (10)

  1. 복수의 유전체층이 적층된 세라믹 소체; 및
    상기 세라믹 소체의 내부에 형성된 제1 및 제2 내부전극; 을 포함하며,
    상기 제1 및 제2 내부전극은 니켈(Ni) 80 내지 99.98 wt%, 구리(Cu) 0.01 내지 10 wt% 및 티탄산바륨(BaTiO3) 0.01 내지 10 wt%를 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 세라믹 소체의 양측 면에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상하 방향을 따라 상기 세라믹 소체의 양측 면을 통해 번갈아 노출되는 것을 특징으로 하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 세라믹 소체의 상하부에 형성된 유전체 커버층을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 적층 세라믹 전자부품이 디커플링 커패시터인 것을 특징으로 하는 적층 세라믹 전자부품.
  6. 제1 및 제2 세라믹 시트의 적어도 일면에 니켈(Ni) 80 내지 99.98 wt%, 구리(Cu) 0.01 내지 10 wt% 및 티탄산바륨(BaTiO3) 0.01 내지 10 wt%를 포함하는 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극막을 형성하는 단계;
    상기 제1 및 제2 내부전극막이 형성된 상기 제1 및 제2 세라믹 시트를 교대로 복수 개 적층하여 적층체를 형성하는 단계;
    상기 적층체를 소성하는 단계; 및
    상기 적층체의 상기 제1 및 제2 내부전극막이 노출된 면을 덮도록 제1 및 제2 외부전극을 형성하는 단계; 를 포함하는 적층 세라믹 전자부품 제조방법.
  7. 제6항에 있어서,
    상기 제1 및 제2 내부전극막을 형성하는 단계는, 세라믹 분말 또는 실리카(SiO)를 더 포함하여 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  8. 제6항에 있어서,
    상기 제1 및 제2 내부전극막을 형성하는 단계는, 상기 도전성 페이스트를 평균 입경 50 내지 400 nm인 것을 사용하여 이루어지는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  9. 제6항에 있어서,
    상기 제1 및 제2 내부전극막 형성 단계는, 상기 제1 및 제2 내부전극막이 상하 방향을 따라 상기 적층체의 양측 면을 통해 번갈아 노출되도록 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  10. 제6항에 있어서,
    상기 적층체의 상하에 유전체 커버층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
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