JP3901697B2

JP3901697B2 - 積層コンデンサ

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Description

本発明は、製造コストを低減しつつ総合インダクタンスを小さくするような積層コンデンサに係り、特にＣＰＵ用の電源の電圧変動を小さくし得る積層セラミックチップコンデンサに好適なものである。

近年、情報処理装置に用いられるＣＰＵ（主演算処理装置）は、処理スピードの向上及び高集積化によって、動作周波数が高くなると共に消費電流が著しく増加している。そしてこれに伴い、消費電力の低減化によって動作電圧が減少する傾向にあった。従って、ＣＰＵへの電力供給用の電源においては、より高速で大きな電流変動が生じるようになり、この電流変動に伴う電圧変動を電源の許容値内に抑えることが非常に困難になった。

この為、平滑用コンデンサとしての積層コンデンサが電源に接続される形でＣＰＵの周辺に配置され、電源の安定化対策に頻繁に使用されるようになった。つまり、電流の高速で過渡的な変動時に素早い充放電によって、この積層コンデンサからＣＰＵに電流を供給して、電源の電圧変動を抑えるようにしていた。

しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、電流変動はより高速且つ大きなものとなり、平滑用コンデンサとしての積層コンデンサ自身が有している等価直列インダクタンス（ＥＳＬ）が相対的に大きくなる結果として、この等価直列インダクタンスを含む総合インダクタンスが電源の電圧変動に大きく影響するようになった。

これに対して、低ＥＳＬ化を図る為の従来の積層コンデンサの構造として、例えば下記の特許文献１に開示されたものが知られている。すなわち、この特許文献１では、直方体状に形成された積層コンデンサの４側面にそれぞれ端子電極を複数ずつ設けることにより、低ＥＳＬ化を図った構造が開示されている。

また、積層コンデンサの上下表面の少なくとも何れかの表面に、島状に隔離された形の外部電極を配置すると共に、この外部電極を柱状のスルーホール電極によって内部電極に接続した構造を採用したものが、下記の特許文献２〜４に開示されている。つまり、これら特許文献２〜４に開示されたものでは、ＣＰＵの下面側に配置された端子電極とされるピンに、この外部電極を介して積層コンデンサを直接接続可能として、この積層コンデンサを有した回路の総合インダクタンスを小さくしていた。
特開２００１−２８４１７０公報特開２００１−１８９２３４公報特開平７−３２６５３６公報特開２００３−５９７５５公報

しかし、上記の特許文献１のように、端子電極を４側面にそれぞれ複数ずつ設けてＣＰＵの周辺に接続するような形の積層コンデンサでは、充分に低ＥＳＬ化が図れず、総合インダクタンスを低減するには限界があった。

一方、特許文献２〜４のように島状の外部電極を有する構造の積層コンデンサでは、総合インダクタンスが小さくなるのに伴い、ＣＰＵの高速化に対応可能になるものの、この積層コンデンサの製造時において、細長いスルーホールを積層コンデンサの内部に多数作製しなければならなかった。つまりこの結果として、積層コンデンサの製造が難しくなり、製造コストが増大する原因となっていた。

本発明は上記事実を考慮し、製造コストを低減しつつ総合インダクタンスを小さくし得る積層コンデンサを提供することを目的とする。

本発明の第１の積層コンデンサは、誘電体層を積層して形成された誘電体素体内に、それぞれ面状に形成された複数の第１内部電極及び複数の第２内部電極が、誘電体層を介して隔てられつつ交互に配置された積層コンデンサであって、
誘電体素体の表面から最外層の第１内部電極にそれぞれ到達する複数の第１外側柱状電極と、
誘電体素体の表面から最外層の第２内部電極にそれぞれ到達する複数の第２外側柱状電極と、
第２内部電極を貫通しつつ全ての第１内部電極に接続され且つ、これら外側柱状電極の断面積より断面積が大きく形成される複数の第１内側柱状電極と、
第１内部電極を貫通しつつ全ての第２内部電極に接続され且つ、これら外側柱状電極の断面積より断面積が大きく形成される複数の第２内側柱状電極と、
誘電体素体の表面にそれぞれ島状に配置されて第１外側柱状電極に個々に接続される複数の第１外部電極と、
誘電体素体の表面にそれぞれ島状に配置されて第２外側柱状電極に個々に接続される複数の第２外部電極と、
を有し、
第１内側柱状電極と第２内側柱状電極とが交互に誘電体素体の側面に沿って配置され、これら内側柱状電極の内周側部分に、第１外側柱状電極と第２外側柱状電極とが千鳥状に交互に配置されたことを特徴とする。

本発明の第１の積層コンデンサによれば、誘電体層を積層して形成された誘電体素体内に、それぞれ面状に形成された複数の第１内部電極及び複数の第２内部電極が、誘電体層を介して隔てられつつ交互に配置されている。また、誘電体素体の表面から最外層の第１内部電極に複数の第１外側柱状電極がそれぞれ到達し、誘電体素体の表面から最外層の第２内部電極に複数の第２外側柱状電極がそれぞれ到達して、それぞれ電気的に接続されている。

これら外側柱状電極の断面積より大きな断面積を有した第１内側柱状電極及び第２内側柱状電極が誘電体素体内に複数ずつ形成されていて、この内の第１内側柱状電極が、第２内部電極を貫通しつつ全ての第１内部電極に接続されており、第２内側柱状電極が、第１内部電極を貫通しつつ全ての第２内部電極に接続されている。そして、誘電体素体の表面にそれぞれ島状に配置される複数の第１外部電極が、第１外側柱状電極に個々に接続され、誘電体素体の表面にそれぞれ島状に配置される複数の第２外部電極が、第２外側柱状電極に個々に接続された構成となっている。

つまり、本発明では、第１外部電極が、第１外側柱状電極及び最外層の第１内部電極を介して、第１内側柱状電極に接続され、更にこの第１内側柱状電極を介して他の各第１内部電極に接続される構造になっている。また、第２外部電極が、第２外側柱状電極及び最外層の第２内部電極を介して、第２内側柱状電極に接続され、更にこの第２内側柱状電極を介して他の各第２内部電極に接続される構造になっている。
さらに、本発明に係る積層コンデンサでは、第１内側柱状電極と第２内側柱状電極とが交互に誘電体素体の側面に沿って配置されており、またこれら内側柱状電極の内周側部分に、第１外側柱状電極と第２外側柱状電極とが千鳥状に交互に配置されている。

従って、本発明の積層コンデンサによれば、島状の外部電極が誘電体素体の表面に配置されるのに伴い、この外部電極によりＣＰＵの端子電極と直接接続可能となった。この為、この積層コンデンサを有した回路の総合インダクタンスが小さくなる結果として、ＣＰＵの高速化に対応が可能な平滑用コンデンサとして本発明の積層コンデンサを用いることが出来るようになる。すなわち、本発明によれば電源の電圧の振動を確実に抑制できて、ＣＰＵの電源用として最適な積層コンデンサが得られることになる。

一方、本発明によれば、最外層の第１内部電極及び第２内部電極に接続される第１、第２外側柱状電極より断面積が大きな第１、第２内側柱状電極を介して、複数の第１内部電極相互間及び複数の第２内部電極相互間が接続されている。

この為、従来例に比べてスルーホール電極となる柱状電極の数を実質的に減らして接続不良を低減することができるだけでなく、積層コンデンサの内部に作製されることになるスルーホール電極を必要以上に細長くする必要がなくなる。この結果として、不良率の低い積層コンデンサとなって製造が容易となるのに伴い、積層コンデンサの製造コストが低減されるようになった。

本発明の第２の積層コンデンサによれば、本発明の第１の積層コンデンサと同様の構成の他に、第１内側柱状電極及び第２内側柱状電極の直径が、第１外側柱状電極及び第２外側柱状電極の直径の２〜４倍の大きさとされるという構成を有している。

従って、本発明の第１の積層コンデンサと同様の作用が生じるだけでなく、内側柱状電極の直径を外側柱状電極の直径の２〜４倍として、内側柱状電極の断面積を外側柱状電極の断面積の４〜１６倍程度としたことで、静電容量を高めるために内部電極の層数が増えた場合でも、複数の第１内部電極相互間及び複数の第２内部電極相互間の導通をより確実に確保でき、積層コンデンサとしての機能を確実に発揮できるようになった。つまりこの結果として、本発明の積層コンデンサによれば、必要な大きさまで静電容量を容易に高められるようになった。

本発明の第３の積層コンデンサによれば、本発明の第１の積層コンデンサと同様の構成の他に、第１内側柱状電極及び第２内側柱状電極の直径が１５０〜２００μｍとされ、第１外側柱状電極及び第２外側柱状電極の直径が５０〜８０μｍとされるという構成を有している。従って、本発明の第１の積層コンデンサと同様の作用が生じるだけでなく、内側柱状電極の直径を具体的に１５０〜２００μｍとすると共に、外側柱状電極の直径を具体的に５０〜８０μｍとすることで、上記の作用効果がより確実に達成可能となった。

本発明の第４の積層コンデンサによれば、本発明の第１の積層コンデンサと同様の構成の他に、第１外部電極及び第２外部電極が誘電体素体の両表面に配置され、これら第１外部電極及び第２外部電極の数が誘電体素体の両表面間で相互に異なるという構成を有している。

従って、本発明の第１の積層コンデンサと同様の作用が生じるだけでなく、これら外部電極を誘電体素体の両表面にそれぞれ配置する際に、外側柱状電極の数を誘電体素体の両側間で相互に異ならせると共に外部電極の数を相違させることで、例えばインターポーザ基板の上にこの積層コンデンサを配置し、この積層コンデンサの上側にＣＰＵを配置するようにした場合において、これらインターポーザ基板のピンの数や位置とＣＰＵの端子電極とされるピンの数や位置とが相違しても、容易に対応可能となる。

本発明の第５の積層コンデンサによれば、本発明の第１の積層コンデンサと同様の構成の他に、第１外部電極と第２外部電極とが互いに隣同士に配置されるように、第１外部電極及び第２外部電極が誘電体素体の表面において千鳥状に交互に配置されたという構成を有している。

従って、本発明の第１の積層コンデンサと同様の作用が生じるだけでなく、第１外部電極と第２外部電極とが誘電体素体の表面において互いに隣同士になるように千鳥状に交互に複数配置されているので、相互に逆向きに流れる高周波電流で磁界を互いに打ち消し合い低ＥＳＬ化を図って総合インダクタンスを小さくする効果が一層高まるようになる。

本発明によれば、製造コストを低減しつつ総合インダクタンスを小さくした積層コンデンサを得ることが可能となる。また本発明は特にＣＰＵ用の電源の電圧変動を小さくし得る積層セラミックチップコンデンサに好適なものである。

本発明に係る積層コンデンサの第１の実施の形態である３次元搭載対応型の積層セラミックチップコンデンサ１０を図１から図３に示す。これらの図に示すように、誘電体シートであるセラミックグリーンシートを複数枚積層したものを焼成することで得られた直方体形状の積層体である誘電体素体１２を本体部分として、本実施の形態に係る積層セラミックチップコンデンサ（以下、積層コンデンサと略す）１０が構成されている。尚、図３に示すこの誘電体素体１２の縦横寸法Ｌ１、Ｌ２は例えばそれぞれ１０ｍｍとされており、また、高さ寸法Ｈは例えば０．８５ｍｍとされている。

この誘電体素体１２内の所定の高さ位置には、図１及び図２に示すように、面状に形成された第１内部電極である内部電極１６が配置されており、誘電体素体１２内において誘電体層であるセラミック層１４を隔てた内部電極１６の下方には、同じく面状に形成された第２内部電極である内部電極１８が配置されている。以下同様に、誘電体素体１２内においてセラミック層１４を介して隔てられつつ、内部電極１６と内部電極１８とが交互に複数枚ずつ配置されている。

これら内部電極１６及び内部電極１８の中心は、誘電体素体１２の中心とほぼ同位置に配置されており、また、内部電極１６及び内部電極１８の縦横寸法は、対応する誘電体素体１２の辺の長さより若干小さくされているので、これら内部電極１６及び内部電極１８の端部は誘電体素体１２の端部に面さない構造となっている。

そして、図１及び図２に示すように、これら内部電極１６、１８と直交するように交差してそれぞれ延びる形で、円柱状のスルーホール電極２１及びスルーホール電極２２が、誘電体素体１２内の上部中心寄りに複数ずつ設けられており、同じく円柱状のスルーホール電極２３及びスルーホール電極２４が、誘電体素体１２内の下部中心寄りに複数ずつ設けられている。

これらスルーホール電極２１及びスルーホール電極２２は交互に配置されているものの、このスルーホール電極２１は、誘電体素体１２の上側表面１２Ａから内部電極１６の上側最外層に到達してこの内部電極１６に電気的に接続されており、スルーホール電極２２は、誘電体素体１２の上側表面１２Ａから上側最外層の内部電極１６を接触せずに貫通して内部電極１８の上側最外層に到達してこの内部電極１８に電気的に接続されている。

他方、これらスルーホール電極２３及びスルーホール電極２４は交互に配置されているものの、このスルーホール電極２３は、誘電体素体１２の下側表面１２Ｂから下側最外層の内部電極１８を接触せずに貫通して内部電極１６の下側最外層に到達してこの内部電極１６に電気的に接続されており、スルーホール電極２４は、誘電体素体１２の下側表面１２Ｂから内部電極１８の下側最外層に到達してこの内部電極１８に電気的に接続されている。

図２及び図３に示すように、誘電体素体１２の上側表面１２Ａには、第１外部電極である島状の外部電極３１が複数配置されていて、これら外部電極３１がスルーホール電極２１に電気的にそれぞれ接続されている。また、同様に上側表面１２Ａには、第２外部電極である島状の外部電極３２が複数配置されていて、これら外部電極３２がスルーホール電極２２に電気的にそれぞれ接続されている。

一方、誘電体素体１２の下側表面１２Ｂには、同じく第１外部電極である島状の外部電極３３が複数配置されていて、これら外部電極３３がスルーホール電極２３に電気的にそれぞれ接続されている。また、同様に下側表面１２Ｂには、同じく第２外部電極である島状の外部電極３４が複数配置されていて、これら外部電極３４がスルーホール電極２４に電気的にそれぞれ接続されている。

以上より、図１及び図２に示すように、スルーホール電極２１とスルーホール電極２２とが交互に配置される列が、誘電体素体１２内の上部中心寄りに相互に平行に複数有るが、隣り合った列同士は相互に逆の配列となっており、また、スルーホール電極２３とスルーホール電極２４とが交互に配置される列が、誘電体素体１２内の下部中心寄りに相互に平行に複数有るが、隣り合った列同士は相互に逆の配列となっている。

これに伴って、図２及び図３に示すように、直方体である六面体形状とされる誘電体素体１２の上下表面１２Ａ、１２Ｂに外部電極３１〜３４がそれぞれ配置されることになる。但し、スルーホール電極２１、２２の位置関係より外部電極３１と外部電極３２とが互いに隣同士に配置されるように、これら外部電極３１、３２が誘電体素体１２の上側表面１２Ａにおいて千鳥状に交互に並んで複数配置されている。また、スルーホール電極２３、２４の位置関係より外部電極３３と外部電極３４とが互いに隣同士に配置されるように、これら外部電極３３、３４が誘電体素体１２の下側表面１２Ｂにおいて千鳥状に交互に並んで複数配置されることになる。

図１及び図２に示すように、誘電体素体１２内であって、スルーホール電極２１〜２４が配置される部分の外周側の箇所には、内部電極１８を接触せずに貫通しつつ複数枚の内部電極１６の全てに接続される円柱状のスルーホール電極２５が、これら内部電極１６、１８と交差して延びるように複数配置されている。但し、これらスルーホール電極２５は最外層の内部電極１６で止まっていて、誘電体素体１２の上下表面１２Ａ、１２Ｂには達していない構造になっている。

同じく誘電体素体１２内であって、スルーホール電極２１〜２４が配置される部分の外周側の箇所には、内部電極１６を接触せずに貫通しつつ複数枚の内部電極１８の全てに接続される円柱状のスルーホール電極２６が、これら内部電極１６、１８と交差して延びるように複数配置されている。但し、これらスルーホール電極２６は最外層の内部電極１８で止まっていて、誘電体素体１２の上下表面１２Ａ、１２Ｂには達していない構造になっている。

この際、これらスルーホール電極２５、２６の断面積はスルーホール電極２１〜２４の断面積より大きく形成されていて、スルーホール電極２５、２６の断面積はスルーホール電極２１〜２４の断面積の４〜１６倍とされている。つまり、それぞれの断面が円形とされているので、スルーホール電極２５、２６の直径Ｄ２が、スルーホール電極２１〜２４の直径Ｄ１の２〜４倍の大きさとされることになる。より具体的には、スルーホール電極２５、２６の直径Ｄ２が１５０〜２００μｍの範囲の大きさとされ、スルーホール電極２１〜２４の直径Ｄ１が５０〜８０μｍの範囲の大きさとされている。

以上より、本実施の形態では、第１内部電極である内部電極１６に接続されるスルーホール電極２１、２３が第１外側柱状電極とされ、第２内部電極である内部電極１８に接続されるスルーホール電極２２、２４が第２外側柱状電極とされており、同じく内部電極１６に接続されるスルーホール電極２５が第１内側柱状電極とされ、同じく内部電極１８に接続されるスルーホール電極２６が第２内側柱状電極とされている。

この一方、本実施の形態の積層コンデンサ１０が例えば使用される際には、図示しないインターポーザ基板の上にこの積層コンデンサ１０を配置し、この積層コンデンサ１０の上側に同じく図示しないＣＰＵを配置したものを通常の回路基板に搭載するようになる。このとき、隣り合う外部電極同士が相互に逆の極性で用いられ、図２に示すようにそれぞれ外部電極３１と外部電極３３とが同極性の例えば＋極となり、同じく外部電極３２と外部電極３４とが同極性の例えば−極となる。但し、この積層コンデンサ１０には一般に高周波電流が流される関係から、次の瞬間には上記と逆の極性となる。

次に、本実施の形態に係る積層コンデンサ１０の作用を説明する。
本実施の形態に係る積層コンデンサ１０によれば、誘電体層であるセラミック層１４を積層して形成された誘電体素体１２内に、それぞれ面状に形成された複数の内部電極１６及び複数の内部電極１８が、セラミック層１２を介して隔てられつつ交互に配置されている。

また、誘電体素体１２の上側表面１２Ａから複数の内部電極１６の内の上側最外層の内部電極１６にスルーホール電極２１が到達し、同じく誘電体素体１２の上側表面１２Ａから複数の内部電極１８の内の上側最外層の内部電極１８にスルーホール電極２２が到達して、それぞれ電気的に接続されている。さらに、誘電体素体１２の下側表面１２Ｂから複数の内部電極１６の内の下側最外層の内部電極１６にスルーホール電極２３が到達し、同じく誘電体素体１２の下側表面１２Ｂから複数の内部電極１８の内の下側最外層の内部電極１８にスルーホール電極２４が到達して、それぞれ電気的に接続されている。

一方、これらスルーホール電極２１〜２４の断面積より大きな断面積を有したスルーホール電極２５及びスルーホール電極２６が誘電体素体１２内に形成されていて、この内のスルーホール電極２５が、内部電極１８を貫通しつつ全ての内部電極１６に接続されており、スルーホール電極２６が、内部電極１６を貫通しつつ全ての内部電極１８に接続されている。

そして、誘電体素体１２の上側表面１２Ａにそれぞれ島状に配置される外部電極３１が、スルーホール電極２１に接続され、誘電体素体１２の上側表面１２Ａにそれぞれ島状に配置される外部電極３２が、スルーホール電極２２に接続された構造になっている。また、誘電体素体１２の下側表面１２Ｂにそれぞれ島状に配置される外部電極３３が、スルーホール電極２３に接続され、誘電体素体１２の下側表面１２Ｂにそれぞれ島状に配置される外部電極３４が、スルーホール電極２４に接続された構造になっている。

つまり、本実施の形態では、誘電体素体１２の上側表面１２Ａに配置された外部電極３１が、スルーホール電極２１及び上側最外層の内部電極１６を介して、スルーホール電極２５に接続され、更にこのスルーホール電極２５が他の各内部電極１６に接続される構造になっている。また、誘電体素体１２の下側表面１２Ｂに配置された外部電極３３が、スルーホール電極２３及び下側最外層の内部電極１６を介して、同様にスルーホール電極２５に接続されている。これに伴い、外部電極３１、３３が図２に示すように例えば＋極になるのに合わせて、内部電極１６、スルーホール電極２１及びスルーホール電極２５も＋極になる。

他方、誘電体素体１２の上側表面１２Ａに配置された外部電極３２が、スルーホール電極２２及び上側最外層の内部電極１８を介して、スルーホール電極２６に接続され、更にこのスルーホール電極２６が他の各内部電極１８に接続される構造になっている。また、誘電体素体１２の下側表面１２Ｂに配置された外部電極３４が、スルーホール電極２４及び下側最外層の内部電極１８を介して、同様にスルーホール電極２６に接続されている。これに伴い、外部電極３２、３４が図２に示すように例えば−極になるのに合わせて、内部電極１８、スルーホール電極２２及びスルーホール電極２６も−極になる。

以上より、本実施の形態の積層コンデンサ１０によれば、島状の外部電極３１、３２が誘電体素体の上側表面１２Ａに配置されるのに伴い、これら外部電極３１、３２によりＣＰＵの端子電極であるピンと直接接続可能となる。この為、この積層コンデンサ１０を有した回路の総合インダクタンスが小さくなる結果として、ＣＰＵの高速化に対応が可能な平滑用コンデンサとして本実施の形態の積層コンデンサ１０を用いることが出来るようになる。すなわち、本実施の形態によれば電源の電圧の振動を確実に抑制できて、ＣＰＵの電源用として最適な積層コンデンサが得られることになる。

一方、本実施の形態によれば、最外層の内部電極１６及び内部電極１８に接続されるスルーホール電極２１〜２４より断面積が大きなスルーホール電極２５、２６を介して、複数の内部電極１６相互間及び複数の内部電極１８相互間が接続されている。

この為、従来例に比べてスルーホール電極の数を実質的に減らして接続不良を低減することができるだけでなく、積層コンデンサ１０の内部に作製されることになるスルーホール電極を必要以上に細長くする必要がなくなる。そしてこの結果として、不良率の低い積層コンデンサ１０となって製造が容易となるのに伴い、積層コンデンサ１０の製造コストが低減されるようになった。

他方、本実施の形態では、スルーホール電極２５、２６の直径Ｄ２をスルーホール電極２１〜２４の直径Ｄ１の２〜４倍の大きさとして、スルーホール電極２５、２６の断面積をスルーホール電極２１〜２４の断面積の４〜１６倍程度とした。この為、静電容量を高めるために内部電極１６、１８の層数を増やした場合でも、複数の内部電極１６相互間及び複数の内部電極１８相互間の導通をより確実に確保でき、積層コンデンサとしての機能を確実に発揮できるようになる。つまりこの結果として、本実施の形態によれば必要な大きさまで静電容量を容易に高められるようになった。

また、本実施の形態では、外部電極３１と外部電極３２とが互いに隣同士に配置されるように、これら外部電極３１及び外部電極３２が誘電体素体１２の上側表面１２Ａに複数配置されているので、相互に逆向きに流れる高周波電流で磁界を互いに打ち消し合い低ＥＳＬ化の効果が高まるようになる。同様に外部電極３３と外部電極３４とが互いに隣同士に配置されるように、これら外部電極３３及び外部電極３４が誘電体素体１２の下側表面１２Ｂに複数配置されていて、下側表面１２Ｂでも低ＥＳＬ化の効果が同様に高まるようになる。

次に、本発明係る積層コンデンサの第２の実施の形態を図４に示し、この図に基づき本実施の形態を説明する。尚、第１の実施の形態で説明した部材と同一の部材には同一の符号を付して重複した説明を省略する。
本実施の形態も第１の実施の形態と同様に外部電極３１〜３４が誘電体素体１２の両表面１２Ａ、１２Ｂに配置されているが、本実施の形態では、図４に示すように上側表面１２Ａの外部電極３１、３２の数と下側表面１２Ｂの外部電極３３、３４の数とが、相互に異なっている。つまり、図４に示す８個の外部電極３１、３２の８倍の計６４個の外部電極３１、３２が、上側表面１２Ａに配置されており、また、同じく図４に示す５個の外部電極３３、３４の５倍の計２５個の外部電極３３、３４が、下側表面１２Ｂに配置されている。

従って、これら外部電極３１〜３４を誘電体素体１２の両表面１２Ａ、１２Ｂにそれぞれ配置する際に、スルーホール電極２１〜２４の数を誘電体素体１２の両表面１２Ａ、１２Ｂ間で相互に異ならせるのに伴って外部電極３１〜３４の数を相違させた形となっている。この結果として、インターポーザ基板の上にこの積層コンデンサ１０を配置し、この積層コンデンサ１０の上側にＣＰＵを配置するようにした場合において、これらインターポーザ基板のピンの数や位置とＣＰＵの端子電極とされるピンの数や位置とが相違しても、容易に対応可能となる。

尚、上記実施の形態に係る積層コンデンサ１０は、８枚程度の内部電極及び、片面当たり１６個、２５個或いは６４個程度の外部電極を有する構造とされているものの、内部電極の枚数及び外部電極の数はこれらの数に限定されず、例えば内部電極を５０枚程度とすることが考えられるが、更に内部電極を多数枚としても良い。

本発明の第１の実施の形態に係る積層コンデンサの内部電極及びスルーホール電極を示す分解斜視図である。本発明の第１の実施の形態に係る積層コンデンサを示す断面図であって、図３の２−２矢視線断面に対応する図である。本発明の第１の実施の形態に係る積層コンデンサを示す斜視図である。本発明の第２の実施の形態に係る積層コンデンサを示す断面図である。

符号の説明

１０積層セラミックチップコンデンサ（積層コンデンサ）
１２誘電体素体
１２Ａ、１２Ｂ表面
１４セラミック層（誘電体層）
１６内部電極（第１内部電極）
１８内部電極（第２内部電極）
２１、２３スルーホール電極（第１外側柱状電極）
２２、２４スルーホール電極（第２外側柱状電極）
２５スルーホール電極（第１内側柱状電極）
２６スルーホール電極（第２内側柱状電極）
３１、３３外部電極（第１外部電極）
３２、３４外部電極（第２外部電極）

Claims

誘電体層を積層して形成された誘電体素体内に、それぞれ面状に形成された複数の第１内部電極及び複数の第２内部電極が、誘電体層を介して隔てられつつ交互に配置された積層コンデンサであって、
誘電体素体の表面から最外層の第１内部電極にそれぞれ到達する複数の第１外側柱状電極と、
誘電体素体の表面から最外層の第２内部電極にそれぞれ到達する複数の第２外側柱状電極と、
第２内部電極を貫通しつつ全ての第１内部電極に接続され且つ、これら外側柱状電極の断面積より断面積が大きく形成される複数の第１内側柱状電極と、
第１内部電極を貫通しつつ全ての第２内部電極に接続され且つ、これら外側柱状電極の断面積より断面積が大きく形成される複数の第２内側柱状電極と、
誘電体素体の表面にそれぞれ島状に配置されて第１外側柱状電極に個々に接続される複数の第１外部電極と、
誘電体素体の表面にそれぞれ島状に配置されて第２外側柱状電極に個々に接続される複数の第２外部電極と、
を有し、
第１内側柱状電極と第２内側柱状電極とが交互に誘電体素体の側面に沿って配置され、これら内側柱状電極の内周側部分に、第１外側柱状電極と第２外側柱状電極とが千鳥状に交互に配置されたことを特徴とする積層コンデンサ。
第１内側柱状電極及び第２内側柱状電極の直径が、第１外側柱状電極及び第２外側柱状電極の直径の２〜４倍の大きさとされることを特徴とする請求項１記載の積層コンデンサ。
第１内側柱状電極及び第２内側柱状電極の直径が１５０〜２００μｍとされ、第１外側柱状電極及び第２外側柱状電極の直径が５０〜８０μｍとされることを特徴とする請求項１記載の積層コンデンサ。
第１外部電極及び第２外部電極が誘電体素体の両表面に配置され、これら第１外部電極及び第２外部電極の数が誘電体素体の両表面間で相互に異なることを特徴とする請求項１記載の積層コンデンサ。
第１外部電極と第２外部電極とが互いに隣同士に配置されるように、第１外部電極及び第２外部電極が誘電体素体の表面において千鳥状に交互に配置されたことを特徴とする請求項１記載の積層コンデンサ。