KR20110007846A - 적층형 칩 커패시터 - Google Patents

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KR20110007846A
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Abstract

본 발명은 적층형 칩 커패시터에 관한 것으로서, 본 발명의 일 실시 형태는, 복수의 유전체층이 적층된 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 외부 면에 형성되며, 서로 다른 극성을 갖는 제1 및 제2 외부전극 및 상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 배치되며, 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 상기 제1 및 제2 외부전극과 각각 연결된 리드를 구비하는 제1 및 제2 내부전극을 포함하며, 상기 제1 및 제2 내부전극에 구비된 리드는 1회 이상 절곡된 형상을 가지며, 상기 적층 방향에서 보았을 때 인접한 다른 극성 또는 같은 극성의 내부전극에 구비된 리드와 오버랩되는 부분이 존재하는 것을 특징으로 하는 적층형 칩 커패시터를 제공한다.
적층형 칩 커패시터, MLCC, 디커플링, 리드, ESR, ESL

Description

적층형 칩 커패시터 {Multilayer Chip Capacitor}
본 발명은 적층형 칩 커패시터에 관한 것으로서, 특히, ESL이 낮은 수준으로 유지되면서도 ESR은 큰 폭으로 증가된 적층형 칩 커패시터에 관한 것이다.
MPU의 전력 분배망(Power Distribution Network: PDN)의 설계는 MPU의 고속화, 집적화에 따라 점차적으로 어려워지고 있다. 특히 MPU의 집적화에 따른 전원전압의 감소와 MPU 소모 전류의 증가는, 다음의 관계식으로부터 알 수 있는 바와 같이, 타겟 임피던스(Target Impedance: Ztarget)를 점차적으로 떨어뜨리고 있다.
Ztarget = Vp×AR/I = Vr/I
상기 관계식에서 Vp는 전원전압이고, AR은 허용 리플(Allowed Ripple)이고, I는 MPU 소모 전류이고, Vr은 허용 리플 전압(allowed ripple voltage)이다. 이 경우, 통상적인 허용 리플 전압(Vr)은 전원전압의 5 내지 10% 정도의 값이다. 타겟 임피던스(Ztarget)는 직류전류(DC)에서뿐만 아니라 과도전류(transition current)가 존재하는 모든 주파수에서 만족 되어야 한다. 퍼스널 컴퓨터(Personal Computer: PC) 또는 노트북 컴퓨터의 경우 CPU(MPU 칩)의 고속화로 매우 높은 주파수 영역까 지 과도 전류가 존재하며 따라서 넓은 영역의 주파수 범위까지 타겟 임피던스를 만족해야 한다.
적층형 칩 커패시터(MLCC)는 MPU의 전력 분배망에 디커플링 커패시터로 사용되어 급작스런 부하 전류의 변화가 있을 시 전류를 CPU에 공급함으로써 전압 노이즈를 억제하는 역할을 한다. 이 경우, 고주파에서 디커플링 커패시터가 노이즈 억제 역할을 충실히 수행하기 위해서는 디커플링 커패시터의 등가 직렬 인덕턴스(이하, 'ESL'이라 함)은 낮은 것이 바람직하며, 등가직렬저항(이하, 'ESR'이라 함)은 일정 수준 이상을 확보하여 안정성을 도모할 필요가 있다. 그러나, ESL을 낮출 경우 ESR도 함께 낮아지는 것이 일반적인 점에서, 적층형 칩 커패시터에서는 ESL을 낮게 유지하면서 ESR을 증가시키는 것은 용이하지 않은 문제가 있다.
본 발명은 일 목적은 적층형 칩 커패시터의 ESL을 낮은 수준으로 유지하면서도 ESR은 큰 폭으로 증가시킴으로써 부하 전류의 급작스러운 변화에 따라 발생하는 전압 노이즈의 억제 능력을 향상시키는 것이다.
상기 기술적 과제를 실현하기 위해서, 본 발명의 일 실시 형태는,
복수의 유전체층이 적층된 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 외부 면에 형성되며, 서로 다른 극성을 갖는 제1 및 제2 외부전극 및 상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 배치되며, 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 상기 제1 및 제2 외부전극과 각각 연결된 리드를 구비하는 제1 및 제2 내부전극을 포함하며, 상기 제1 및 제2 내부전극에 구비된 리드는 1회 이상 절곡된 형상을 가지며, 상기 적층 방향에서 보았을 때 인접한 다른 극성 또는 같은 극성의 내부전극에 구비된 리드와 오버랩되는 부분이 존재하는 것을 특징으로 하는 적층형 칩 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 전극 플레이트는 상기 적층 방향에서 보았을 때 직사각형의 형상을 가지며, 상기 리드는 상기 직사각형의 일 변과 평행한 부 분을 가질 수 있다.
또한, 상기 오버랩되는 부분은 상기 직사각형의 일 변과 평행한 부분에 포함될 수 있다.
본 발명의 일 실시 예에서, 상기 리드의 폭은 20 ~ 60㎛인 것이 바람직하다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극에 구비된 리드와 상기 제1 및 제2 외부전극 각각과의 연결 영역에 상기 리드보다 큰 폭을 갖도록 형성된 연결부를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 커패시터 본체의 일 면 및 이와 대향하는 면에 각각 복수 개씩 구비되며, 서로 교대로 배치될 수 있다.
또한, 상기 제1 및 제2 외부전극은 상기 커패시터 본체의 일 면 및 이와 대향하는 면에 각각 4개씩 배치될 수 있다.
또한, 상기 제1 외부전극과 마주보는 위치에는 상기 제2 외부전극이 형성될 수 있다.
또한, 상기 적층 방향으로 서로 인접한 제1 및 제2 내부전극에 구비된 리드에 각각 연결된 제1 및 제2 외부전극은 서로 인접 배치될 수 있다.
또한, 상기 제1 및 제2 내부전극은 상기 커패시터 본체의 일 면 및 이와 대향하는 면 방향으로 연장된 리드를 각각 1개씩 구비할 수 있다. 이 경우, 상기 제1 및 제2 내부전극에 구비된 리드는 상기 적층 방향을 따라 하부에서 상부로 진행할수록 상기 커패시터 본체의 일측 가장자리로부터 타측 가장자리로 순차적으로 진행 한 후 다시 상기 일측 가장자리로 진행하는 형태로 배열될 수 있다.
또한, 상기 제1 및 제2 내부전극 각각 3개씩, 총 6개의 내부전극이 하나의 블럭을 이루며, 상기 블럭이 반복 적층될 수 있다.
또한, 상기 제1 및 제2 내부전극은 상기 커패시터 본체의 일 면 방향으로 연장된 리드를 1개씩 구비할 수 있다. 이 경우, 상기 제1 및 제2 내부전극에 구비된 리드는 상기 적층 방향을 따라 하부에서 상부로 진행할수록 상기 커패시터 본체의 일측 가장자리로부터 타측 가장자리로 순차적으로 진행한 후 다시 상기 일측 가장자리로 진행하는 형태로 배열될 수 있다.
또한, 상기 제1 및 제2 내부전극 각각 4개씩, 총 8개의 내부전극이 하나의 블럭을 이루며, 상기 블럭이 반복 적층될 수 있다.
또한, 상기 제1 및 제2 내부전극은 상기 커패시터 본체의 일 면 및 이와 대향하는 면 방향으로 연장된 리드를 각각 2개씩 구비할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 본체는 직육면체 형상을 가지며, 상기 제1 및 제2 외부전극은 상기 커패시터 본체의 제1 측면과 이에 대향하는 제2 측면에 각각 형성될 수 있다.
또한, 상기 제1 및 제2 내부전극에 구비된 전극 플레이트는 상기 적층 방향에서 보았을 때 직사각형 형상을 가지며, 상기 제1 및 제2 내부전극에 구비된 리드는 각각 상기 제1 측면 및 제2 측면에 수직인 상기 전극 플레이트의 면으로부터 연장될 수 있다.
또한, 상기 제1 및 제2 내부전극에 구비된 전극 플레이트는 상기 적층 방향 에서 보았을 때 직사각형 형상을 가지며, 상기 제1 및 제2 내부전극에 구비된 리드는 각각 상기 제1 측면 및 제2 측면을 향하는 상기 전극 플레이트의 면으로부터 연장될 수 있다.
이 경우, 상기 제1 및 제2 내부전극은 상기 적층 방향에서 보았을 때 인접한 같은 극성의 내부전극에 구비된 리드와 오버랩되는 부분이 존재할 수 있으며, 이와 더불어, 상기 제1 및 제2 내부전극에 구비된 리드는 상기 제1 및 제2 측면에 수직한 부분 중 상기 제1 및 제2 외부전극과 각각 연결된 부분이 상기 제1 및 제2 측면에 평행한 부분보다 큰 폭을 가질 수 있다.
한편, 본 발명의 다른 실시 예에 따른 적층형 칩 커패시터의 경우,
복수의 유전체층이 적층된 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 외부 면에 형성되며, 서로 다른 극성을 갖는 제1 및 제2 외부전극 및 상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 배치되며, 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 각각 상기 제1 및 제2 외부전극과 연결된 리드를 구비하는 제1 및 제2 내부전극;을 포함하며, 상기 리드는 1회 이상 절곡된 형상을 갖되, 상기 제1 내부전극에 구비된 리드는 상기 전극 플레이트의 상기 제2 외부전극에 대응하는 위치 또는 이보다 상기 제1 내부전극으로부터 멀리 떨어진 위치에서 연장되어 상기 제1 외부전극과 연결되며, 상기 제2 내부전극에 구비된 리드는 상기 전극 플레이트의 상기 제1 외부전극에 대응하는 위치 또는 이보다 상기 제2 내부전극으로부터 멀리 떨어진 위치에서 연장되어 상기 제2 외부전극과 연결된 것을 특징으로 한다.
본 발명에 따르면, 낮은 ESL을 구현하면서도 ESR은 일정 수준 이상이 확보될 수 있는 적층형 칩 커패시터를 얻을 수 있다. 이러한 적층형 칩 커패시터를 MPU의 전력분배망에 디커플링 커패시터로 사용할 경우 특히, 고주파에서 DC 전압 노이즈를 효과적으로 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 개략적인 사시도이며, 도 2 및 도 3은 도 1의 적층형 칩 커패시터에 구비된 내부전극의 형상을 설명하기 개략적인 평면도이다.
도 1을 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(100)는 커패시터 본체(110)와, 커패시터 본체(110)의 측면에 형성된 복수의 외부전극(131, 132, 이하, 각각을 '제1 및 제2 외부전극'이라 함)을 포함한다. 커패시터 본체(110)는 복수의 유전체층이 적층 되어 형성되며, 직육면체 또는 이와 유사한 형상을 가질 수 있다. 서로 다른 극성을 갖는 제1 및 제2 외부전극(131, 132)은 도 1에 도시된 것과 같이, 커패시터 본체(110)의 제1 측면과 이에 대향하는 제2 측면에 서로 교대로 배치될 수 있다. 이 경우, 이에 제한되는 것은 아니지만, 제1 및 제2 외부전극(131, 132)은 서로 마주보도록 제1 외부전극(131)의 대향하는 위치에는 제2 외부전극(132)이 형성될 수 있다. 본 실시 형태의 경우, 상기 제1 및 제2 측면에 각각 4개의 외부전극이 형성된 8 단자 구조를 나타내고 있으나, 단자의 수는 이에 한정되지 않으며, 예컨대, 6 단자나 10 단자 이상의 구조도 사용될 수 있을 것이다.
도 2 및 도 3을 참조하면, 커패시터 본체(110) 내부에는 복수의 내부전극(121, 122, 이하, 각각을 '제1 및 제2 내부전극'이라 함)이 유전체층을 사이에 두고 서로 분리되어 배치되어 있다. 제1 및 제2 내부전극(121, 122)은 동일 극성의 외부전극, 즉, 각각 제1 및 제2 외부전극(131, 132)과 전기적으로 연결된다. 이를 위하여, 제1 및 제2 내부전극(121, 122)은 정전 용량을 형성하는 전극 플레이트와 이로부터 연장되어 형성된 인출 전극에 해당하는 리드(R1, R2)를 각각 구비할 수 있다. 본 실시 형태의 경우, 제1 및 제2 내부전극(121, 122)에 구비된 리드(R1, R2)는 1회 이상 절곡된 형상을 가지며, 특히, 도 4 및 도 5에서 볼 수 있듯이, 서로 다른 극성을 갖는 리드(R1, R2)가 내부전극의 적층 방향을 따라 상부 또는 하부에서 보았을 때 오버랩(overlap)되는 부분을 갖는다.
ESL을 낮추기 위한 목적으로 다 단자 구조를 사용할 경우, 리드의 개수가 늘어남에 따라 ESR 역시 감소하며, 이렇게 감소된 ESR에 의해 전원 공급 회로의 안정성이 저하될 수 있다. 이러한 문제를 감안하여 제1 및 제2 내부전극(121, 122)에 구비된 리드(R1, R2)를 절곡시켜 그 길이를 증가시킴으로써 ESR을 크게 할 수 있다. 이 경우, 리드(R1, R2)의 길이와 폭(W)을 조절함으로써 ESR을 원하는 수준으로 적절히 조절할 수 있다. 예컨대, ESR을 증가시키기 위한 측면에서 리드(R1, R2)의 폭(W)은 좁을수록 유리하므로, 스크린 프린팅 공정에서 안정적으로 구현 가능한 수준인 20 ~ 60㎛ 정도로 리드(R1, R2)의 폭(W)을 형성할 수 있다. 다만, 본 실시 형태에서 반드시 요구되는 것은 아니지만, 리드(R1, R2)와 외부전극(131, 132)의 안정적인 연결을 위하여 리드(R1, R2)와 외부전극(131, 132)의 연결부(C)는 이보다 큰 폭, 예컨대, 100㎛ 수준으로 형성하는 것이 바람직하며, 연결부(C)를 채용할 경우, ESL을 더욱 낮출 수 있다.
한편, 리드(R1, R2)가 절곡되는 형상은 그 길이가 증가될 수 있는 조건에서 다양하게 채용될 수 있으며, 일 예로, 도 2 및 도 3에 도시된 것과 같이, 2회 절곡되어 일반적으로 사각형 형상을 갖는 전극 플레이트의 일 변과 평행한 부분을 가질 수 있다. 따로 도시하지는 않았으나, 리드(R1, R2)는 S자 형상, 전극 플레이트의 일 변에 대하여 기울어진 형상 등을 가질 수 있다.
ESR이 높아지도록 리드(R1, R2) 길이를 증가시킬 경우, ESL 역시 증가될 수 있으며, 이에 의해, 높은 주파수에서 디커플링 성능이 저하될 수 있다. 이러한 ESL 증가 문제를 최소화하기 위하여, 상술한 바와 같이, 제1 및 제2 내부전극(121, 122)에 구비된 리드(R1, R2)는 적층 방향에서 보았을 때 오버랩되는 부분이 존재하도록 할 수 있다. 즉, 제1 및 제2 내부전극(121, 122)에 구비된 리드(R1, R2)는 상기 적층 방향에서 보았을 때 인접한 다른 극성 극성의 내부전극에 구비된 리드와 오버랩되는 부분이 존재한다. 리드(R1, R2)가 적층 방향을 따라 오버랩됨에 따라 고 주파수에서 전류 경로를 줄일 수 있으며, 도 4 및 도 5를 참조하여 이를 구체적으로 설명한다.
도 4 및 도 5는 도 1의 적층형 칩 커패시터가 각각 저주파 및 고주파 전류에서 동작할 경우의 전류 경로를 개략적으로 나타낸 것이다. 이 경우, 제1 및 제2 외부전극(131, 132)은 각각 (+) 및 (-) 극성을 갖는 것을 기준으로 하였다. 우선, 도 4를 참조하면, 주파수가 상대적으로 낮을 경우, 제1 외부전극(131)으로부터 주입된 전류는 제1 내부전극(121)의 리드(R1), 전극 플레이트 및 제2 내부전극(122)의 리드(R2)를 거쳐 제2 외부전극(132)으로 진행한다. 이와 달리, 도 5를 참조하면, 상대적으로 높은 주파수를 갖는 전류는 상기 오버랩되는 부분을 통하여 제1 내부전 극(121)의 리드(R1)에서 제2 내부전극(122)의 리드(R2)로 진행할 수 있다. 이에 따라, 전류 경로가 짧아지게 되므로, ESL이 임피던스에 주된 영향을 미치는 고주파에서 ESL이 낮게 유지될 수 있다.
한편, 리드(R1, R2)가 절곡되면서 이종 극성끼리 서로 오버랩될 수 있는 구조는 본 실시 형태와 같이, 제1 내부전극(121)의 리드(R1)는 제2 외부전극(132)에 대응하는 위치 또는 이보다 제1 내부전극(121)으로부터 멀리 떨어진 위치의 전극 플레이트에서 시작하여 제1 외부전극(131)에 연결되고, 제2 내부전극(122)의 리드(R2)는 제1 외부전극(131)에 대응하는 위치 또는 이보다 제2 내부전극(122)으로부터 멀리 떨어진 위치의 전극 플레이트에서 시작하여 제2 외부전극(132)에 연결되도록 하여 용이하게 구현될 수 있다.
도 2 및 도 3에는 내부전극 하나 당 하나의 리드가 구비된 구조를 도시하고 있으나, 리드의 개수 및 위치는 다양하게 변화될 수 있다. 도 6 내지 8은 도 1의 적층형 칩 커패시터에서 채용될 수 있는 내부전극의 형상을 개략적으로 나타내는 평면도이다. 우선, 도 6에 도시된 바와 같이, 제1 및 제2 내부전극(121, 122)은 각각 2개의 리드(R1, R2)를 구비하며, 구체적으로, 커패시터 본체(110)의 제1 측면으로 인출된 것 1개와 이와 대향하는 제2 측면으로 인출된 것 1개이다. 앞서 설명한 것과 같이, 리드(R1, R2)는 ESR을 높이기 위하여 절곡된 형상이며, 나아가, 적층 방향으로 오버랩된 구조를 가짐에 따라 고주파에서 ESL을 낮출 수 있다.
또한, 상기 적층 방향으로 서로 인접한 제1 및 제2 내부전극(121, 122)에 구비된 리드(R1, R2)에 각각 연결된 제1 및 제2 외부전극(131, 132)은 서로 인접 배치되며, 이에 따라, 고주파 전류에 의해 발생하는 자속(magnetic flux)이 서로 상계되어 ESL이 감소될 수 있다. 나아가, 제1 및 제2 내부전극(121, 122)에 구비된 리드(R1, R2)는 적층 방향을 따라 하부에서 상부로 진행할수록(도 6에서 화살표 방향) 상기 커패시터 본체(110)의 일 측 가장자리로부터 타 측 가장자리로 순차적으로 진행한 후 다시 상기 일측 가장자리로 진행하는 형태, 즉, 지그재그 형태로 배열될 수 있으며, 제1 및 제2 내부전극(121, 122) 3개씩, 총 6개의 내부전극을 하나의 블럭으로 하여 상기 블럭이 반복 적층된 구조가 될 수 있다. 도 6을 기준으로, 상기 일 측 가장자리는 왼쪽 끝에 배치된 제1 외부전극(131)이며, 상기 타 측 가장자리는 오른쪽 끝에 배치된 제2 외부전극(132)에 해당한다.
이와 달리, 도 7에 도시된 바와 같이, 제1 및 제2 내부전극(121, 122)은 단 1개의 리드(R1, R2)를 구비할 수도 있다. 이 경우, 도 6의 예와 마찬가지로, 적층 방향으로 서로 인접한 제1 및 제2 내부전극(121, 122)에 구비된 리드(R1, R2)에 각각 연결된 제1 및 제2 외부전극(131, 132)은 서로 인접 배치되며, 제1 및 제2 내부전극(121, 122)에 구비된 리드(R1, R2)는 적층 방향을 따라 하부에서 상부로 진행할수록(도 7에서 화살표 방향) 상기 커패시터 본체(110)의 일측 가장자리로부터 타측 가장자리로 순차적으로 진행한 후 다시 상기 일측 가장자리로 진행하는 형태로 배열될 수 있다. 다만, 도 7의 예에서는 제1 및 제2 내부전극(121, 122) 4개씩, 총, 8개의 내부전극을 하나의 블럭으로 하여 상기 블럭이 반복 적층된 구조가 될 수 있다. 리드(R1, R2)의 수를 1개로 제한함으로써 구현 가능한 ESR을 크게 할 수 있다.
다음으로, 도 8에 도시된 바와 같이, 제1 및 제2 내부전극(121, 122)은 리드(R1, R2)를 4개씩 구비할 수 있으며, 커패시터 본체(110)의 제1 측면으로 인출된 것 2개와 이와 대향하는 제2 측면으로 인출된 것 2개이다. 이 경우, 적층 방향으로 서로 인접한 제1 및 제2 내부전극(121, 122)에 구비된 리드(R1, R2)에 각각 연결된 제1 및 제2 외부전극(131, 132)은 서로 인접 배치되며, 이에 따라, 고주파 전류에 의해 발생하는 자속(magnetic flux)이 서로 상계되어 ESL이 감소될 수 있다.
도 9는 본 발명과 종래 기술에 따른 적층형 칩 커패시터의 성능을 비교하기 위한 임피던스 그래프이다. 도 9에서, 실선으로 표시한 것은 도 6의 구조를 갖는 적층형 칩 커패시터이며, 점선으로 표시한 것은 도 6의 구조에서 리드를 일반적인 구조, 즉, 절곡 및 오버랩 구조를 채용하지 않은 적층형 칩 커패시터에 해당한다. 도 9를 참조하면, 종래 약 11mΩ 수준의 ESR은 도 6의 구조를 채용 시 약 110mΩ 정도로 큰 폭으로 증가하였으며, ESL은 59pH에서 81pH로 증가하였으나, ESR에 비하여 그 증가 폭은 작음을 할 수 있다. 이와 같이, 본 실시 형태에서 제안한 적층형 칩 커패시터를 사용할 경우, ESL은 상대적으로 낮은 수준으로 유지한 상태에서 ESR 을 큰 폭으로 증가시킬 수 있다.
도 10은 본 발명의 다른 실시 형태에 따른 적층형 칩 커패시터를 나타내는 개략적인 사시도이다. 또한, 도 11 및 도 12는 도 10의 적층형 칩 커패시터에 구비된 내부전극의 형상을 설명하기 개략적인 평면도이며, 도 13은 도 12의 적층형 칩 커패시터가 고주파 전류에서 동작할 경우의 전류 경로를 개략적으로 나타낸 것이다. 우선, 도 10을 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(200)는 커패시터 본체(210)와 커패시터 본체(210)의 측면에 형성된 제1 및 제2 외부전극(231, 232)을 포함하는 2 단자 구조이다. 커패시터 본체(210)는 복수의 유전체층이 적층 되어 형성되며, 직육면체 또는 이와 유사한 형상을 가질 수 있다. 서로 다른 극성을 갖는 제1 및 제2 외부전극(231, 232)은 커패시터 본체의 제1 측면과 이에 대향하는 제2 측면에 각각 형성될 수 있다. 본 실시 형태의 경우, 제1 및 제2 외부전극(231, 232)은 커패시터 본체(210)의 장측면에 형성되어 있으나, 이와 달리, 커패시터 본체(210)의 단측면에 형성될 수도 있다. 여기서, 장측면은 직육면체 형상의 커패시터 본체(210)에서 길이가 더 긴 변을 갖는 측면이며, 단측면은 이와 수직인 측면에 해당한다.
도 11을 참조하면 내부전극에 대하여 설명하면, 제1 및 제2 내부전극(221, 222)은 전극 플레이트와 리드(R1, R2)를 구비하며, 이전 실시 형태와 마찬가지로, 제1 및 제2 내부전극(221, 222)에 구비된 리드(R1, R2)는 절곡 형상으로서 적층 방 향으로 오버랩되는 영역을 갖는다. 이 경우, 리드(R1, R2)는 적층 방향에서 보았을 때 직사각형 형상인 전극 플레이트의 상기 제1 및 제2 측면에 수직인 면으로부터 연장될 수 있다.
한편, 도 12에 도시된 것과 같이, 제1 및 제2 내부전극(221, 222)에 구비된 리드(R1, R2)는 적층 방향에서 보았을 때 직사각형 형상인 전극 플레이트의 상기 제1 및 제2 측면을 향하는 면으로부터 연장될 수도 있다. 이 경우에는 앞서 설명한 예와 달리, 서로 동일 극성의 리드(R1, R2)가 오버랩된다. 즉, 제1 내부전극(221)의 리드(R1)는 제2 내부전극(222)을 사이에 두고 인접한 다른 제1 내부전극(221)의 리드(R1)와 오버랩된다. 동일 극성의 리드가 오버랩되는 경우, 도 13에서 볼 수 있듯이, 높은 주파수의 전류는 제1 내부전극(221)의 리드(R1)에서 인접한 다른 제1 내부전극(221)의 리드(R1)로 오버랩 영역을 거치지 않고 진행할 수 있으며, 이에 따라, 전류 경로가 짧아져 ESL 감소 효과를 얻을 수 있다. 이 경우, 제1 및 제2 내부전극(221, 222)의 리드(R1, R2)에서 고주파 전류의 경로로 제공되는 부분, 즉, 상기 제1 및 제2 측면에 수직인 부분 중 제1 및 제2 외부전극(231, 232)에 각각 연결된 부분의 폭을 상기 제1 및 제2 측면에 평행인 부분보다 크게 함으로써 ESL을 더욱 낮출 수 있다.
도 14는 본 발명과 종래 기술에 따른 적층형 칩 커패시터의 성능을 비교하기 위한 임피던스 그래프이다. 도 14에서, 실선으로 표시한 것은 도 12의 구조를 갖는 적층형 칩 커패시터이며, 점선으로 표시한 것은 도 12의 구조에서 리드가 없이 전극 플레이트가 외부전극과 직접 접촉하는 적층형 칩 커패시터에 해당한다. 도 14를 참조하면, 종래 약 6.3mΩ 수준의 ESR은 도 12의 구조를 채용 시 약 109mΩ 정도로 큰 폭으로 증가하였으며, ESL은 108pH에서 110pH로 소폭 증가하였으나, ESR에 비하여 그 증가 폭이 매우 작음을 할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 개략적인 사시도이다.
도 2 및 도 3은 도 1의 적층형 칩 커패시터에 구비된 내부전극의 형상을 설명하기 개략적인 평면도이다.
도 4 및 도 5는 도 1의 적층형 칩 커패시터가 각각 저주파 및 고주파 전류에서 동작할 경우의 전류 경로를 개략적으로 나타낸 것이다.
도 6 내지 8은 도 1의 적층형 칩 커패시터에서 채용될 수 있는 내부전극의 형상을 개략적으로 나타내는 평면도이다.
도 9 본 발명과 종래 기술에 따른 적층형 칩 커패시터의 성능을 비교하기 위한 임피던스 그래프이다.
도 10은 본 발명의 다른 실시 형태에 따른 적층형 칩 커패시터를 나타내는 개략적인 사시도이다.
도 11 및 도 12는 도 10의 적층형 칩 커패시터에 구비된 내부전극의 형상을 설명하기 개략적인 평면도이다.
도 13은 도 12의 적층형 칩 커패시터가 고주파 전류에서 동작할 경우의 전류 경로를 개략적으로 나타낸 것이다.
도 14는 본 발명과 종래 기술에 따른 적층형 칩 커패시터의 성능을 비교하기 위한 임피던스 그래프이다.
< 도면의 주요부분에 대한 부호의 설명 >
110, 210: 커패시터 본체 121, 221: 제1 내부전극
122, 222: 제2 내부전극 131, 231: 제1 외부전극
132, 232: 제2 외부전극 R1, R2: 리드
C: 연결부 W: 리드 폭

Claims (22)

  1. 복수의 유전체층이 적층된 구조를 갖는 커패시터 본체;
    상기 커패시터 본체의 외부 면에 형성되며, 서로 다른 극성을 갖는 제1 및 제2 외부전극; 및
    상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 배치되며, 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 상기 제1 및 제2 외부전극과 각각 연결된 리드를 구비하는 제1 및 제2 내부전극;을 포함하며,
    상기 제1 및 제2 내부전극에 구비된 리드는 1회 이상 절곡된 형상을 가지며, 상기 적층 방향에서 보았을 때 인접한 다른 극성 또는 같은 극성의 내부전극에 구비된 리드와 오버랩되는 부분이 존재하는 것을 특징으로 하는 적층형 칩 커패시터.
  2. 제1항에 있어서,
    상기 전극 플레이트는 상기 적층 방향에서 보았을 때 직사각형의 형상을 가지며, 상기 리드는 상기 직사각형의 일 변과 평행한 부분을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  3. 제2항에 있어서,
    상기 오버랩되는 부분은 상기 직사각형의 일 변과 평행한 부분에 포함되는 것을 특징으로 하는 적층형 칩 커패시터.
  4. 제1항에 있어서,
    상기 리드의 폭은 20 ~ 60㎛인 것을 특징으로 하는 적층형 칩 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부전극에 구비된 리드와 상기 제1 및 제2 외부전극 각각과의 연결 영역에 상기 리드보다 큰 폭을 갖도록 형성된 연결부를 더 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 커패시터 본체의 일 면 및 이와 대향하는 면에 각각 복수 개씩 구비되며, 서로 교대로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  7. 제6항에 있어서,
    상기 제1 및 제2 외부전극은 상기 커패시터 본체의 일 면 및 이와 대향하는 면에 각각 4개씩 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  8. 제6항 또는 제7항에 있어서,
    상기 제1 외부전극과 마주보는 위치에는 상기 제2 외부전극이 형성된 것을 특징으로 하는 적층형 칩 커패시터.
  9. 제6항 또는 제7항에 있어서,
    상기 적층 방향으로 서로 인접한 제1 및 제2 내부전극에 구비된 리드에 각각 연결된 제1 및 제2 외부전극은 서로 인접 배치된 것을 특징으로 하는 적층형 칩 커패시터.
  10. 제9항에 있어서,
    상기 제1 및 제2 내부전극은 상기 커패시터 본체의 일 면 및 이와 대향하는 면 방향으로 연장된 리드를 각각 1개씩 구비하는 것을 특징으로 하는 적층형 칩 커 패시터.
  11. 제10항에 있어서,
    상기 제1 및 제2 내부전극에 구비된 리드는 상기 적층 방향을 따라 하부에서 상부로 진행할수록 상기 커패시터 본체의 일측 가장자리로부터 타측 가장자리로 순차적으로 진행한 후 다시 상기 일측 가장자리로 진행하는 형태로 배열된 것을 특징으로 하는 적층형 칩 커패시터.
  12. 제11항에 있어서,
    상기 제1 및 제2 내부전극 각각 3개씩, 총 6개의 내부전극이 하나의 블럭을 이루며, 상기 블럭이 반복 적층되는 것을 특징으로 하는 적층형 칩 커패시터.
  13. 제9항에 있어서,
    상기 제1 및 제2 내부전극은 상기 커패시터 본체의 일 면 방향으로 연장된 리드를 1개씩 구비하는 것을 특징으로 하는 적층형 칩 커패시터.
  14. 제13항에 있어서,
    상기 제1 및 제2 내부전극에 구비된 리드는 상기 적층 방향을 따라 하부에서 상부로 진행할수록 상기 커패시터 본체의 일측 가장자리로부터 타측 가장자리로 순차적으로 진행한 후 다시 상기 일측 가장자리로 진행하는 형태로 배열된 것을 특징으로 하는 적층형 칩 커패시터.
  15. 제14항에 있어서,
    상기 제1 및 제2 내부전극 각각 4개씩, 총 8개의 내부전극이 하나의 블럭을 이루며, 상기 블럭이 반복 적층되는 것을 특징으로 하는 적층형 칩 커패시터.
  16. 제9항에 있어서,
    상기 제1 및 제2 내부전극은 상기 커패시터 본체의 일 면 및 이와 대향하는 면 방향으로 연장된 리드를 각각 2개씩 구비하는 것을 특징으로 하는 적층형 칩 커패시터.
  17. 제1항에 있어서,
    상기 커패시터 본체는 직육면체 형상을 가지며, 상기 제1 및 제2 외부전극은 상기 커패시터 본체의 제1 측면과 이에 대향하는 제2 측면에 각각 형성된 것을 특징으로 하는 적층형 칩 커패시터.
  18. 제17항에 있어서,
    상기 제1 및 제2 내부전극에 구비된 전극 플레이트는 상기 적층 방향에서 보았을 때 직사각형 형상을 가지며, 상기 제1 및 제2 내부전극에 구비된 리드는 각각 상기 제1 측면 및 제2 측면에 수직인 상기 전극 플레이트의 면으로부터 연장된 것을 특징으로 하는 적층형 칩 커패시터.
  19. 제17항에 있어서,
    상기 제1 및 제2 내부전극에 구비된 전극 플레이트는 상기 적층 방향에서 보았을 때 직사각형 형상을 가지며, 상기 제1 및 제2 내부전극에 구비된 리드는 각각 상기 제1 측면 및 제2 측면을 향하는 상기 전극 플레이트의 면으로부터 연장된 것을 특징으로 하는 적층형 칩 커패시터.
  20. 제19항에 있어서,
    상기 제1 및 제2 내부전극은 상기 적층 방향에서 보았을 때 인접한 같은 극 성의 내부전극에 구비된 리드와 오버랩되는 부분이 존재하는 것을 특징으로 하는 적층형 칩 커패시터.
  21. 제20항에 있어서,
    상기 제1 및 제2 내부전극에 구비된 리드는 상기 제1 및 제2 측면에 수직한 부분 중 상기 제1 및 제2 외부전극과 각각 연결된 부분이 상기 제1 및 제2 측면에 평행한 부분보다 큰 폭을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  22. 복수의 유전체층이 적층된 구조를 갖는 커패시터 본체;
    상기 커패시터 본체의 외부 면에 형성되며, 서로 다른 극성을 갖는 제1 및 제2 외부전극; 및
    상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 배치되며, 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 각각 상기 제1 및 제2 외부전극과 연결된 리드를 구비하는 제1 및 제2 내부전극;을 포함하며,
    상기 리드는 1회 이상 절곡된 형상을 갖되, 상기 제1 내부전극에 구비된 리드는 상기 전극 플레이트의 상기 제2 외부전극에 대응하는 위치 또는 이보다 상기 제1 내부전극으로부터 멀리 떨어진 위치에서 연장되어 상기 제1 외부전극과 연결되 며, 상기 제2 내부전극에 구비된 리드는 상기 전극 플레이트의 상기 제1 외부전극에 대응하는 위치 또는 이보다 상기 제2 내부전극으로부터 멀리 떨어진 위치에서 연장되어 상기 제2 외부전극과 연결된 것을 특징으로 하는 적층형 칩 커패시터.
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