JP5039772B2 - 積層型チップキャパシタ - Google Patents

積層型チップキャパシタ Download PDF

Info

Publication number
JP5039772B2
JP5039772B2 JP2009291007A JP2009291007A JP5039772B2 JP 5039772 B2 JP5039772 B2 JP 5039772B2 JP 2009291007 A JP2009291007 A JP 2009291007A JP 2009291007 A JP2009291007 A JP 2009291007A JP 5039772 B2 JP5039772 B2 JP 5039772B2
Authority
JP
Japan
Prior art keywords
multilayer chip
internal electrodes
electrode
electrodes
chip capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009291007A
Other languages
English (en)
Other versions
JP2011023696A (ja
Inventor
▲眠▼ 哲 朴
東 錫 朴
炳 華 李
永 圭 安
▲祥▼ 秀 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2011023696A publication Critical patent/JP2011023696A/ja
Application granted granted Critical
Publication of JP5039772B2 publication Critical patent/JP5039772B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

本発明は、積層型チップキャパシタに関するもので、特に、ESLが低い水準に維持されながらもESRは大きい幅に増加された積層型チップキャパシタに関するものである。
MPUの電力分配網(Power Distribution Network:PDN)の設計はMPUの高速化、集積化により次第に難しくなっている。特に、MPUの集積化による電源電圧の減少とMPU消耗電流の増加は、次の関係式から分かるように、ターゲットインピーダンス(Target Impedance:Ztarget)を次第に落としている。
target=Vp×AR/I=Vr/I
上記関係式において、Vpは電源電圧であり、ARは許容リップル(Allowed Ripple)であり、IはMPU消耗電流で、Vrは許容リップル電圧(allowed ripple voltage)である。この場合、通常の許容リップル電圧(Vr)は、電源電圧の5乃至10%程度の値である。ターゲットインピーダンス(Ztarget)は、直流電流(DC)だけではなく、過渡電流(transition current)が存在するすべての周波数において満たされなければならない。パーソナルコンピューター(Personal Computer:PC)またはノートパンコンの場合、CPU(MPUチップ)の高速化により非常に高い周波数領域まで過渡電流が存在し、これによって広い領域の周波数範囲までターゲットインピーダンスを満たさなければならない。
積層型チップキャパシタ(MLCC)は、MPUの電力分配網にデカップリングキャパシタとして使用されて、突然負荷電流の変化があった時、電流をCPUに供給することによって電圧ノイズを抑制する役割をする。この場合、高周波においてデカップリングキャパシタがノイズ抑制の役割を忠実に果たすためには、デカップリングキャパシタの等価直列インダクタンス(以下、「ESL」という)は低いことが好ましく、等価直列抵抗(以下、「ESR」という)は一定の水準以上を確保して安全性を図る必要がある。しかし、ESLを低める場合ESRも共に低くなるのが一般的であり、その点から、積層型チップキャパシタではESLを低く維持しながらESRを増加させることは容易でないという問題がある。
本発明の一目的は、積層型チップキャパシタのESLを低い水準に維持しながらもESRは大きい幅に増加させることによって、負荷電流の突然の変化により発生する電圧ノイズの抑制能力を向上させるものである。
上記の技術的課題を実現するため、本発明の一実施形態は、複数の誘電体層が積層された構造を有するキャパシタ本体と、上記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第1及び第2外部電極と、上記キャパシタ本体の内部に上記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと上記電極プレートから延長されて上記第1及び第2外部電極とそれぞれ連結されたリードを備える第1及び第2内部電極と、を含み、上記第1及び第2内部電極に備えられたリードは1回以上曲げられた形状を有し、上記積層方向視において隣接した異なる極性または同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在することを特徴とする積層型チップキャパシタを提供する。
本発明の一実施例において、上記電極プレートは、上記積層方向視において長方形の形状を有し、上記リードは上記長方形の一辺と平行な部分を有することができる。
また、上記オーバーラップされる部分は、上記長方形の一辺と平行な部分に含まれることができる。
本発明の一実施例において、上記リードの幅は、20〜60μmであることが好ましい。
本発明の一実施例において、上記第1及び第2内部電極に備えられたリードと、上記第1及び第2外部電極それぞれとの連結領域に上記リードより大きい幅を有するように形成された連結部と、をさらに含むことができる。
本発明の一実施例において、上記第1及び第2外部電極は、上記キャパシタ本体の一面及びこれに対向する面にそれぞれ複数個ずつ備えられ、交互に配置されることができる。
また、上記第1及び第2外部電極は、上記キャパシタ本体の一面及びこれに対向する面にそれぞれ4個ずつ配置されることができる。
また、上記第1外部電極と向き合う位置には上記第2外部電極が形成されることができる。
また、上記積層方向に互いに隣接した第1及び第2内部電極に備えられたリードにそれぞれ連結された第1及び第2外部電極は互いに隣接配置されることができる。
また、上記第1及び第2内部電極は、上記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ1個ずつ備えることができる。
この場合、上記第1及び第2内部電極に備えられたリードは、上記積層方向に沿って下部から上部へ進行するほど上記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態で配列されることができる。
また、上記第1及び第2内部電極がそれぞれ3個ずつ、総6個の内部電極が1つのブロックを成し、上記ブロックが繰り返し積層されることができる。
また、上記第1及び第2内部電極は、上記キャパシタ本体の一面方向に延長されたリードを1個ずつ備えることができる。
この場合、上記第1及び第2内部電極に備えられたリードは、上記積層方向に沿って下部から上部へ進行するほど上記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態で配列されることができる。
また、上記第1及び第2内部電極がそれぞれ4個ずつ、総8個の内部電極が1つのブロックを成し、上記ブロックが繰り返し積層されることができる。
また、上記第1及び第2内部電極は、上記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ2個ずつ備えることができる。
本発明の一実施例において、上記キャパシタ本体は直方体形状を有し、上記第1及び第2外部電極は上記キャパシタ本体の第1側面とこれに対向する第2側面にそれぞれ形成されることができる。
また、上記第1及び第2内部電極に備えられた電極プレートは、上記積層方向視において長方形形状を有し、上記第1及び第2内部電極に備えられたリードは、それぞれ上記第1側面及び第2側面に垂直である上記電極プレートの面から延長されることができる。
また、上記第1及び第2内部電極に備えられた電極プレートは、上記積層方向視において長方形形状を有し、上記第1及び第2内部電極に備えられたリードは、それぞれ上記第1側面及び第2側面に向かう上記電極プレートの面から延長されることができる。
この場合、上記第1及び第2内部電極は、上記積層方向視において隣接した同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在することができ、これと共に、上記第1及び第2内部電極に備えられたリードは、上記第1及び第2側面に垂直な部分のうち上記第1及び第2外部電極とそれぞれ連結された部分が上記第1及び第2側面に平行な部分より大きい幅を有することができる。
一方、本発明の他の実施例による積層型チップキャパシタである場合、複数の誘電体層が積層された構造を有するキャパシタ本体と、上記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第1及び第2外部電極と、上記キャパシタ本体の内部に上記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと上記電極プレートから延長されてそれぞれ上記第1及び第2外部電極と連結されたリードを備える第1及び第2内部電極と、を含み、上記リードは1回以上曲げられた形状を有するが、上記第1内部電極に備えられたリードは上記電極プレートの上記第2外部電極に対応する位置またはそれより上記第1内部電極から遠く離れた位置で延長されて上記第1外部電極と連結され、上記第2内部電極に備えられたリードは、上記電極プレートの上記第1外部電極に対応する位置またはそれより上記第2内部電極から遠く離れた位置で延長されて上記第2外部電極と連結されたことを特徴とする。
本発明によると、低いESLを具現しながらも、ESRは一定の水準以上が確保できる積層型チップキャパシタを得ることができる。このような積層型チップキャパシタをMPUの電力分配網にデカップリングキャパシタとして使用する場合、特に、高周波においてDC電圧ノイズを効果的に抑制することができる。
本発明の一実施形態による積層型チップキャパシタの外形を示した概略的な斜視図である。 図1の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。 図1の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。 図1の積層型チップキャパシタがそれぞれ低周波及び高周波電流において動作する場合の電流経路を概略的に示したものである。 図1の積層型チップキャパシタがそれぞれ低周波及び高周波電流において動作する場合の電流経路を概略的に示したものである。 図1の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。 図1の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。 図1の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。 本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。 本発明の他の実施形態による積層型チップキャパシタを示す概略的な斜視図である。 図10の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。 図10の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。 図12の積層型チップキャパシタが高周波電流において動作する場合の電流経路を概略的に示したものである。 本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。
以下、添付された図面を参照し、本発明の好ましい実施形態について説明する。
しかし、本発明の実施形態は、様々な他の形態に変形されることができ、本発明の範囲が以下で説明する実施形態のみに限定されるわけではない。また、本発明の実施形態は、当該技術分野において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における構成要素の形状及びサイズなどは、より明確な説明のために誇張することもあり、図面上において同一の符号で示される構成要素は同一の構成要素である。
図1は、本発明の一実施形態による積層型チップキャパシタの外形を示した概略的な斜視図であり、図2及び図3は、図1の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。
図1を参照すると、本実施形態による積層型チップキャパシタ100は、キャパシタ本体110と、キャパシタ本体110の側面に形成された複数の外部電極131、132(以下、これらをそれぞれ「第1及び第2外部電極」という)とを含む。キャパシタ本体110は、複数の誘電体層が積層されて形成され、直方体またはこれに類似した形状を有することができる。互いに異なる極性を有する第1及び第2外部電極131、132は、図1に図示されたように、キャパシタ本体110の第1側面とこれに対向する第2側面に交互に配置されることができる。この場合、これに制限されるものではないが、第1及び第2外部電極131、132が互いに向き合うように、第1外部電極131の対向する位置に第2外部電極132が形成されることができる。本実施形態の場合、上記第1及び第2側面にそれぞれ4つの外部電極が形成された8端子の構造を示しているが、端子の数はこれに限定されず、例えば、6端子や10端子以上の構造も使用されることができる。
図2及び図3を参照すると、キャパシタ本体110の内部には複数の内部電極121、122(以下、これらそれぞれを「第1及び第2内部電極」という)が誘電体層を介して互いに分離して配置されている。第1及び第2内部電極121、122は、同一極性の外部電極、即ち、それぞれ第1及び第2外部電極131、132と電気的に連結される。このために、第1及び第2内部電極121、122は静電容量を形成する電極プレートと、これから延長されて形成された引き出し電極に該当するリードR1、R2をそれぞれ備えることができる。本実施形態の場合、第1及び第2内部電極121、122に備えられたリードR1、R2は1回以上曲げられた形状を有し、特に、図4及び図5に示されたように、互いに異なる極性を有するリードR1、R2が内部電極の積層方向に沿って上部または下部視でオーバーラップ(overlap)される部分を有する。
ESLを低めるための目的で多端子の構造を使用する場合、リードの個数が増えるにつれてESRも減少し、このように減少したESRにより電源供給回路の安全性が低下する可能性がある。このような問題を鑑み、第1及び第2内部電極121、122に備えられたリードR1、R2を曲げてその長さを増加させることによってESRを大きくすることができる。この場合、リードR1、R2の長さと幅Wを調節することによってESRを所望する水準に適切に調節できる。例えば、ESRを増加させるための側面で、リードR1、R2の幅Wは狭いほど有利であるため、スクリーンプリンティング工程で安定的に具現可能な水準である20〜60μm程度でリードR1、R2の幅Wを形成することができる。但し、本実施形態において必ず要求されるものではないが、リードR1、R2と外部電極131、132を安定的に連結するために、リードR1、R2と外部電極131、132の連結部Cは、それより大きい幅、例えば、100μmの水準で形成することが好ましく、連結部Cを採用する場合はESLをさらに低めることができる。
一方、リードR1、R2が曲げられる形状は、その長さが増加可能な条件で多様に採用することができ、一例として、図2及び図3に図示されたように、2回曲げられて一般的に矩形状を有する電極プレートの一辺と平行な部分を有することができる。また、別途で図示してはいないが、リードR1、R2は、S字状、電極プレートの一辺に対して傾いた形状等を有することができる。
ESRが高くなるようにリードR1、R2の長さを増加させる場合、ESLも増加されることができ、これによって高い周波数でデカップリング性能が低下される可能性がある。このようにESLが増加する問題を最小化するために、上述したように、第1及び第2内部電極121、122に備えられたリードR1、R2は、積層方向視においてオーバーラップされる部分が存在するようにすることができる。即ち、第1及び第2内部電極121、122に備えられたリードR1、R2は、上記積層方向視において隣接した異なる極性の内部電極に備えられたリードとオーバーラップされる部分が存在する。リードR1、R2が積層方向に沿ってオーバーラップされることによりその周波数での電流経路を減らすことができ、図4及び図5を参照してこれを具体的に説明する。
図4及び図5は、図1の積層型チップキャパシタがそれぞれ低周波及び高周波電流において動作する場合の電流経路を概略的に示したものである。この場合、第1及び第2外部電極131、132はそれぞれ(+)及び(−)極性を有することを基準とした。まず、図4を参照すると、周波数が相対的に低い場合、第1外部電極131から注入された電流は、第1内部電極121のリードR1、電極プレート及び第2内部電極122のリードR2を経て第2外部電極132へ進行する。これとは異なって、図5を参照すると、相対的に高い周波数を有する電流は、上記オーバーラップされる部分を通じて第1内部電極121のリードR1から第2内部電極122のリードR2へ進行することができる。これによって、電流経路が短くなるので、ESLがインピーダンスに主な影響を及ぼす高周波においてESLが低く維持されることができる。
一方、リードR1、R2が曲げられながら異種極性同士に互いにオーバーラップされることができる構造は、本実施形態のように、第1内部電極121のリードR1は、第2外部電極132に対応する位置またはそれより第1内部電極121から遠く離れた位置の電極プレートから始まって第1外部電極131に連結され、第2内部電極122のリードR2は、第1外部電極131に対応する位置またはそれより第2内部電極122から遠く離れた位置の電極プレートから始まって第2外部電極132に連結されるようにすることによって容易に具現できる。
図2及び図3には、内部電極1個当たりに1つのリードが備えられた構造を図示しているが、リードの個数及び位置は多様に変化できる。図6乃至8は、図1の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。まず、図6に図示されたように、第1及び第2内部電極121、122は、それぞれ2つのリードR1、R2を備え、具体的には、キャパシタ本体110の第1側面に引き出された1つと、これに対向する第2側面に引き出された1つである。上述したように、リードR1、R2はESRを高めるために曲げられた形状であり、さらに、積層方向にオーバーラップされた構造を有することによって高周波でESLを低めることができる。
また、上記積層方向に互いに隣接した第1及び第2内部電極121、122に備えられたリードR1、R2にそれぞれ連結された第1及び第2外部電極131、132は互いに隣接配置され、これによって、高周波電流により発生する磁束(magnetic flux)が互いに相殺されてESLが減少し得る。さらに、第1及び第2内部電極121、122に備えられたリードR1、R2は、積層方向に沿って下部から上部へ進行するほど(図6において矢印方向)上記キャパシタ本体110の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態、即ち、ジグザグ形態に配列されることができ、第1及び第2内部電極121、122が3個ずつ、総6個の内部電極を1つのブロックとすることによって、上記ブロックが繰り返し積層された構造となることができる。図6を基準として、上記一側縁は左端に配置された第1外部電極131であり、上記他側縁は右端に配置された第2外部電極132に該当する。
これとは異なって、図7に図示されたように、第1及び第2内部電極121、122は、ただ1つのリードR1、R2を備えることもできる。この場合、図6の例と同様に、積層方向に互いに隣接した第1及び第2内部電極121、122に備えられたリードR1、R2にそれぞれ連結された第1及び第2外部電極131、132は互いに隣接配置され、第1及び第2内部電極121、122に備えられたリードR1、R2は、積層方向に沿って下部から上部へ進行するほど(図7で矢印方向)上記キャパシタ本体110の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態で配列されることができる。但し、図7の例では、第1及び第2内部電極121、122が4個ずつ、総8個の内部電極を1つのブロックとすることによって上記ブロックが繰り返し積層された構造となることができる。リードR1、R2の数を1つに制限することにより、具現可能なESRを大きくすることができる。
次に、図8に図示されたように、第1及び第2内部電極121、122は、リードR1、R2を4個ずつ備えることができ、キャパシタ本体110の第1側面に引き出された2つと、これに対向する第2側面に引き出された2つである。この場合、積層方向に互いに隣接した第1及び第2内部電極121、122に備えられたリードR1、R2にそれぞれ連結された第1及び第2外部電極131、132は互いに隣接配置され、これによって、高周波電流により発生する磁束が互いに相殺されてESLが減少されることができる。
図9は、本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。図9において、実線で表示したのは図6の構造を有する積層型チップキャパシタであり、点線で表示したのは図6の構造においてリードを一般的な構造、即ち、曲げ及びオーバーラップ構造を採用していない積層型チップキャパシタに該当する。図9を参照すると、従来、約11mΩ水準のESRは図6の構造を採用する時に約110mΩの程度で大きい幅に増加し、ESLは59pHから81pHに増加したが、ESRに比べてその増加幅は小さいことが分かる。このように、本実施形態で提案した積層型チップキャパシタを使用する場合、ESLは相対的に低い水準に維持した状態でESRを大きい幅に増加させることができる。
図10は、本発明の他の実施形態による積層型チップキャパシタを示す概略的な斜視図である。また、図11及び図12は、図10の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図であり、図13は、図12の積層型チップキャパシタが高周波電流において動作する場合の電流経路を概略的に示したものである。まず、図10を参照すると、本実施形態による積層型チップキャパシタ200は、キャパシタ本体210と、キャパシタ本体210の側面に形成された第1及び第2外部電極231、232と、を含む2端子の構造である。キャパシタ本体210は、複数の誘電体層が積層されて形成され、直方体またはこれに類似した形状を有することができる。互いに異なる極性を有する第1及び第2外部電極231、232は、キャパシタ本体の第1側面とこれに対向する第2側面にそれぞれ形成されることができる。本実施形態の場合、第1及び第2外部電極231、232は、キャパシタ本体210の長側面に形成されているが、これと異なって、キャパシタ本体210の短側面に形成されることもできる。ここで、長側面は直方体形状のキャパシタ本体210において長さがより長い辺を有する側面であり、短側面はこれと垂直した側面に該当する。
図11を参照して内部電極に対して説明すると、第1及び第2内部電極221、222は電極プレートとリードR1、R2を備え、以前の実施形態と同様に、第1及び第2内部電極221、222に備えられたリードR1、R2は曲げた形状で積層方向にオーバーラップされる領域を有する。この場合、リードR1、R2は、積層方向視において長方形形状である電極プレートの上記第1及び第2側面に垂直した面から延長されることができる。
一方、図12に図示されたように、第1及び第2内部電極221、222に備えられたリードR1、R2は、積層方向視において長方形形状である電極プレートの上記第1及び第2側面に向かう面から延長されることもできる。この場合は、上述した例と異なって、互いに同一極性のリードR1、R2がオーバーラップされる。即ち、第1内部電極221のリードR1は、第2内部電極222を介して隣接した他の第1内部電極221のリードR1とオーバーラップされる。同一極性のリードがオーバーラップされる場合、図13に示されたように、高い周波数の電流は第1内部電極221のリードR1から隣接した他の第1内部電極221のリードR1へオーバーラップ領域を経ることなく進行することができ、これによって、電流経路が短くなってESL減少効果を得ることができる。この場合、第1及び第2内部電極221、222のリードR1、R2において高周波電流の経路として提供される部分、即ち、上記第1及び第2側面に垂直な部分のうち、第1及び第2外部電極231、232にそれぞれ連結された部分の幅を上記第1及び第2側面に平行な部分より大きくすることによってESLをさらに低めることができる。
図14は、本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。図14において、実線で表示したのは図12の構造を有する積層型チップキャパシタであり、点線で表示したのは図12の構造においてリード無しに電極プレートが外部電極と直接接触する積層型チップキャパシタに該当する。図14を参照すると、従来、約6.3mΩ水準のESRは、図12の構造を採用する時に約109mΩ程度で大きい幅に増加し、ESLは108pHから110pHに小幅増加したが、ESRに比べてその増加幅は非常に小さいことが分かる。
本発明は、上述した実施形態及び添付された図面によって限定されるものではなく、添付された請求範囲によって限定される。従って、請求範囲に記載の本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者には自明であり、これも添付された請求範囲に記載された技術的思想に属する。
110、210 キャパシタ本体
121、221 第1内部電極
122、222 第2内部電極
131、231 第1外部電極
132、232 第2外部電極
R1、R2 リード
C 連結部
W リード幅

Claims (21)

  1. 複数の誘電体層が積層された構造を有するキャパシタ本体と、
    前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第1及び第2外部電極と、
    前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されて前記第1及び第2外部電極とそれぞれ連結されたリードを備える第1及び第2内部電極と、を含み、
    前記第1及び第2内部電極に備えられたリードは1回以上曲げられた形状を有し、前記積層方向視において隣接した異なる極性または同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は20〜60μmであることを特徴とする積層型チップキャパシタ。
  2. 前記電極プレートは、前記積層方向視において長方形の形状を有し、前記リードは前記長方形の一辺と平行な部分を有することを特徴とする請求項1に記載の積層型チップキャパシタ。
  3. 前記オーバーラップされる部分は、前記長方形の一辺と平行な部分に含まれることを特徴とする請求項2に記載の積層型チップキャパシタ。
  4. 前記第1及び第2内部電極に備えられたリードと、前記第1及び第2外部電極それぞれとの連結領域に前記リードより大きい幅を有するように形成された連結部と、をさらに含むことを特徴とする請求項1に記載の積層型チップキャパシタ。
  5. 前記第1及び第2外部電極は、前記キャパシタ本体の一面及びこれに対向する面にそれぞれ複数個ずつ備えられ、交互に配置されたことを特徴とする請求項1に記載の積層型チップキャパシタ。
  6. 前記第1及び第2外部電極は、前記キャパシタ本体の一面及びこれに対向する面にそれぞれ4個ずつ配置されたことを特徴とする請求項に記載の積層型チップキャパシタ。
  7. 前記第1外部電極と向き合う位置には前記第2外部電極が形成されたことを特徴とする請求項またはに記載の積層型チップキャパシタ。
  8. 前記積層方向に互いに隣接した第1及び第2内部電極に備えられたリードにそれぞれ連結された第1及び第2外部電極は互いに隣接配置されたことを特徴とする請求項またはに記載の積層型チップキャパシタ。
  9. 前記第1及び第2内部電極は、前記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ1個ずつ備えることを特徴とする請求項に記載の積層型チップキャパシタ。
  10. 前記第1及び第2内部電極に備えられたリードは、前記積層方向に沿って下部から上部へ進行するほど前記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び前記一側縁へ進行する形態で配列されたことを特徴とする請求項に記載の積層型チップキャパシタ。
  11. 前記第1及び第2内部電極がそれぞれ3個ずつ、総6個の内部電極が1つのブロックを成し、前記ブロックが繰り返し積層されることを特徴とする請求項10に記載の積層型チップキャパシタ。
  12. 前記第1及び第2内部電極は、前記キャパシタ本体の一面方向に延長されたリードを1個ずつ備えることを特徴とする請求項に記載の積層型チップキャパシタ。
  13. 前記第1及び第2内部電極に備えられたリードは、前記積層方向に沿って下部から上部へ進行するほど前記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び前記一側縁へ進行する形態で配列されたことを特徴とする請求項12に記載の積層型チップキャパシタ。
  14. 前記第1及び第2内部電極がそれぞれ4個ずつ、総8個の内部電極が1つのブロックを成し、前記ブロックが繰り返し積層されることを特徴とする請求項13に記載の積層型チップキャパシタ。
  15. 前記第1及び第2内部電極は、前記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ2個ずつ備えることを特徴とする請求項に記載の積層型チップキャパシタ。
  16. 複数の誘電体層が積層された構造を有するキャパシタ本体と、
    前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第1及び第2外部電極と、
    前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されてそれぞれ前記第1及び第2外部電極と連結されたリードを備える第1及び第2内部電極と、を含み、
    前記リードは1回以上曲げられた形状を有し、前記積層方向視において隣接した異なる極性または同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は20〜60μmであり、前記第1内部電極に備えられたリードは、前記電極プレートの前記第2外部電極に対応する位置またはそれより前記第1内部電極から遠く離れた位置で延長されて前記第1外部電極と連結され、前記第2内部電極に備えられたリードは、前記電極プレートの前記第1外部電極に対応する位置またはそれより前記第2内部電極から遠く離れた位置で延長されて前記第2外部電極と連結されたことを特徴とする積層型チップキャパシタ。
  17. 複数の誘電体層が積層された構造を有するキャパシタ本体と、
    前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第1及び第2外部電極と、
    前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されてそれぞれ前記第1及び第2外部電極と連結されたリードを備える第1及び第2内部電極と、を含み、
    前記キャパシタ本体は直方体形状を有し、前記第1及び第2外部電極は前記キャパシタ本体の第1側面とこれに対向する第2側面にそれぞれ形成され、
    前記第1及び第2内部電極に備えられたリードは、1回以上曲げられた形状を有し、前記積層方向視において隣接した同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は20〜60μmであることを特徴とする積層型チップキャパシタ。
  18. 複数の誘電体層が積層された構造を有するキャパシタ本体と、
    前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第1及び第2外部電極と、
    前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されてそれぞれ前記第1及び第2外部電極と連結されたリードを備える第1及び第2内部電極と、を含み、
    前記キャパシタ本体は直方体形状を有し、前記第1及び第2外部電極は前記キャパシタ本体の第1側面とこれに対向する第2側面にそれぞれ形成され、
    前記第1及び第2内部電極に備えられたリードは、1回以上曲げられた形状を有し、前記積層方向視において隣接した異なる極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は20〜60μmであることを特徴とする積層型チップキャパシタ。
  19. 前記第1及び第2内部電極に備えられた電極プレートは、前記積層方向視において長方形形状を有し、前記第1及び第2内部電極に備えられたリードは、それぞれ前記第1側面及び第2側面に垂直である前記電極プレートの面から延長されたことを特徴とする請求項17または請求項18に記載の積層型チップキャパシタ。
  20. 前記第1及び第2内部電極に備えられた電極プレートは、前記積層方向視において長方形形状を有し、前記第1及び第2内部電極に備えられたリードは、それぞれ前記第1側面及び第2側面に向かう前記電極プレートの面から延長されたことを特徴とする請求項17または請求項18に記載の積層型チップキャパシタ。
  21. 前記第1及び第2内部電極に備えられたリードは、前記第1及び第2側面に垂直な部分のうち前記第1及び第2外部電極とそれぞれ連結された部分が前記第1及び第2側面に平行な部分より大きい幅を有することを特徴とする請求項17または請求項18に記載の積層型チップキャパシタ。
JP2009291007A 2009-07-17 2009-12-22 積層型チップキャパシタ Expired - Fee Related JP5039772B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090065492A KR101053410B1 (ko) 2009-07-17 2009-07-17 적층형 칩 커패시터
KR10-2009-0065492 2009-07-17

Publications (2)

Publication Number Publication Date
JP2011023696A JP2011023696A (ja) 2011-02-03
JP5039772B2 true JP5039772B2 (ja) 2012-10-03

Family

ID=43465150

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009291007A Expired - Fee Related JP5039772B2 (ja) 2009-07-17 2009-12-22 積層型チップキャパシタ

Country Status (3)

Country Link
US (1) US20110013341A1 (ja)
JP (1) JP5039772B2 (ja)
KR (1) KR101053410B1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5182332B2 (ja) * 2010-07-30 2013-04-17 Tdk株式会社 積層コンデンサ
KR101462746B1 (ko) 2013-01-02 2014-11-17 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
US9627142B2 (en) * 2013-09-24 2017-04-18 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board for mounting of the same
KR102029498B1 (ko) 2014-11-07 2019-10-07 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
US9807884B2 (en) 2014-12-22 2017-10-31 Qualcomm Incorporated Substrate comprising embedded elongated capacitor
KR101771798B1 (ko) * 2015-08-26 2017-08-25 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR20210079931A (ko) * 2019-12-20 2021-06-30 삼성전기주식회사 적층형 전자 부품

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5963429U (ja) * 1982-10-21 1984-04-26 株式会社村田製作所 積層セラミツクコンデンサ
JP3907599B2 (ja) 2003-03-07 2007-04-18 Tdk株式会社 積層コンデンサ
JP4086812B2 (ja) * 2004-05-31 2008-05-14 Tdk株式会社 積層コンデンサ
JP3747940B2 (ja) * 2004-06-03 2006-02-22 株式会社村田製作所 積層コンデンサおよびその製造方法
JP4773252B2 (ja) * 2006-04-11 2011-09-14 太陽誘電株式会社 積層コンデンサ
JP2007294527A (ja) * 2006-04-21 2007-11-08 Taiyo Yuden Co Ltd 積層コンデンサ
US7961453B2 (en) * 2007-01-09 2011-06-14 Samsung Electro-Mechanics Co., Ltd. Multilayer chip capacitor
JP2009016807A (ja) * 2007-06-04 2009-01-22 Taiyo Yuden Co Ltd 積層コンデンサ及び集積回路を搭載した回路装置
US20080304202A1 (en) * 2007-06-04 2008-12-11 Taiyo Yuden Co., Ltd. Multi-layer capacitor and integrated circuit module
US8045319B2 (en) * 2007-06-13 2011-10-25 Avx Corporation Controlled ESR decoupling capacitor
KR100925603B1 (ko) * 2007-09-28 2009-11-06 삼성전기주식회사 적층형 캐패시터
JP4645637B2 (ja) 2007-11-15 2011-03-09 Tdk株式会社 積層コンデンサ

Also Published As

Publication number Publication date
US20110013341A1 (en) 2011-01-20
JP2011023696A (ja) 2011-02-03
KR101053410B1 (ko) 2011-08-01
KR20110007846A (ko) 2011-01-25

Similar Documents

Publication Publication Date Title
JP5039772B2 (ja) 積層型チップキャパシタ
KR101069989B1 (ko) 적층형 칩 커패시터 및 회로 기판 장치
JP5037281B2 (ja) 積層型チップキャパシタ
US7292430B2 (en) Multi-layer chip capacitor
JP2001118746A (ja) 積層コンデンサ、配線基板および高周波回路
KR101018254B1 (ko) 적층형 칩 캐패시터
US8194389B2 (en) Multilayer chip capacitor including two terminals
KR100935994B1 (ko) 적층형 칩 커패시터
US20100091427A1 (en) Multilayer chip capacitor
JP4166235B2 (ja) 積層コンデンサ
JP2001148325A (ja) 積層コンデンサ、配線基板、デカップリング回路および高周波回路
JP2022174322A (ja) 積層セラミック電子部品及びその実装基板
JP4911036B2 (ja) 積層コンデンサおよびその実装構造
JP4475338B2 (ja) 積層コンデンサ
JP2008084894A (ja) 積層コンデンサ
JP4998893B2 (ja) 積層型チップキャパシタ
US8081416B2 (en) Multilayer chip capacitor
JP4739318B2 (ja) 積層型チップキャパシタ
KR100835051B1 (ko) 저esl 적층형 커패시터와 배선기판
KR101444511B1 (ko) 적층형 세라믹 캐패시터
JP4255084B2 (ja) 電子部品の実装構造
JP4952456B2 (ja) 固体電解コンデンサの実装基板への接続構造
JP2004103884A (ja) 積層コンデンサ
JP2004103883A (ja) 積層コンデンサ
KR100951292B1 (ko) 적층형 칩 캐패시터

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120612

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120709

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150713

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5039772

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees