JP5039772B2 - 積層型チップキャパシタ - Google Patents

Description

本発明は、積層型チップキャパシタに関するもので、特に、ＥＳＬが低い水準に維持されながらもＥＳＲは大きい幅に増加された積層型チップキャパシタに関するものである。

ＭＰＵの電力分配網（Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｎｅｔｗｏｒｋ：ＰＤＮ）の設計はＭＰＵの高速化、集積化により次第に難しくなっている。特に、ＭＰＵの集積化による電源電圧の減少とＭＰＵ消耗電流の増加は、次の関係式から分かるように、ターゲットインピーダンス（Ｔａｒｇｅｔ Ｉｍｐｅｄａｎｃｅ：Ｚ_{ｔａｒｇｅｔ}）を次第に落としている。

Ｚ_{ｔａｒｇｅｔ}＝Ｖｐ×ＡＲ／Ｉ＝Ｖｒ／Ｉ

上記関係式において、Ｖｐは電源電圧であり、ＡＲは許容リップル（Ａｌｌｏｗｅｄ Ｒｉｐｐｌｅ）であり、ＩはＭＰＵ消耗電流で、Ｖｒは許容リップル電圧（ａｌｌｏｗｅｄ ｒｉｐｐｌｅ ｖｏｌｔａｇｅ）である。この場合、通常の許容リップル電圧（Ｖｒ）は、電源電圧の５乃至１０％程度の値である。ターゲットインピーダンス（Ｚ_{ｔａｒｇｅｔ}）は、直流電流（ＤＣ）だけではなく、過渡電流（ｔｒａｎｓｉｔｉｏｎ ｃｕｒｒｅｎｔ）が存在するすべての周波数において満たされなければならない。パーソナルコンピューター（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ：ＰＣ）またはノートパンコンの場合、ＣＰＵ（ＭＰＵチップ）の高速化により非常に高い周波数領域まで過渡電流が存在し、これによって広い領域の周波数範囲までターゲットインピーダンスを満たさなければならない。

積層型チップキャパシタ（ＭＬＣＣ）は、ＭＰＵの電力分配網にデカップリングキャパシタとして使用されて、突然負荷電流の変化があった時、電流をＣＰＵに供給することによって電圧ノイズを抑制する役割をする。この場合、高周波においてデカップリングキャパシタがノイズ抑制の役割を忠実に果たすためには、デカップリングキャパシタの等価直列インダクタンス（以下、「ＥＳＬ」という）は低いことが好ましく、等価直列抵抗（以下、「ＥＳＲ」という）は一定の水準以上を確保して安全性を図る必要がある。しかし、ＥＳＬを低める場合ＥＳＲも共に低くなるのが一般的であり、その点から、積層型チップキャパシタではＥＳＬを低く維持しながらＥＳＲを増加させることは容易でないという問題がある。

本発明の一目的は、積層型チップキャパシタのＥＳＬを低い水準に維持しながらもＥＳＲは大きい幅に増加させることによって、負荷電流の突然の変化により発生する電圧ノイズの抑制能力を向上させるものである。

上記の技術的課題を実現するため、本発明の一実施形態は、複数の誘電体層が積層された構造を有するキャパシタ本体と、上記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、上記キャパシタ本体の内部に上記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと上記電極プレートから延長されて上記第１及び第２外部電極とそれぞれ連結されたリードを備える第１及び第２内部電極と、を含み、上記第１及び第２内部電極に備えられたリードは１回以上曲げられた形状を有し、上記積層方向視において隣接した異なる極性または同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在することを特徴とする積層型チップキャパシタを提供する。

本発明の一実施例において、上記電極プレートは、上記積層方向視において長方形の形状を有し、上記リードは上記長方形の一辺と平行な部分を有することができる。

また、上記オーバーラップされる部分は、上記長方形の一辺と平行な部分に含まれることができる。

本発明の一実施例において、上記リードの幅は、２０〜６０μｍであることが好ましい。

本発明の一実施例において、上記第１及び第２内部電極に備えられたリードと、上記第１及び第２外部電極それぞれとの連結領域に上記リードより大きい幅を有するように形成された連結部と、をさらに含むことができる。

本発明の一実施例において、上記第１及び第２外部電極は、上記キャパシタ本体の一面及びこれに対向する面にそれぞれ複数個ずつ備えられ、交互に配置されることができる。

また、上記第１及び第２外部電極は、上記キャパシタ本体の一面及びこれに対向する面にそれぞれ４個ずつ配置されることができる。

また、上記第１外部電極と向き合う位置には上記第２外部電極が形成されることができる。

また、上記積層方向に互いに隣接した第１及び第２内部電極に備えられたリードにそれぞれ連結された第１及び第２外部電極は互いに隣接配置されることができる。

また、上記第１及び第２内部電極は、上記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ１個ずつ備えることができる。

この場合、上記第１及び第２内部電極に備えられたリードは、上記積層方向に沿って下部から上部へ進行するほど上記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態で配列されることができる。

また、上記第１及び第２内部電極がそれぞれ３個ずつ、総６個の内部電極が１つのブロックを成し、上記ブロックが繰り返し積層されることができる。

また、上記第１及び第２内部電極は、上記キャパシタ本体の一面方向に延長されたリードを１個ずつ備えることができる。

この場合、上記第１及び第２内部電極に備えられたリードは、上記積層方向に沿って下部から上部へ進行するほど上記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態で配列されることができる。

また、上記第１及び第２内部電極がそれぞれ４個ずつ、総８個の内部電極が１つのブロックを成し、上記ブロックが繰り返し積層されることができる。

また、上記第１及び第２内部電極は、上記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ２個ずつ備えることができる。

本発明の一実施例において、上記キャパシタ本体は直方体形状を有し、上記第１及び第２外部電極は上記キャパシタ本体の第１側面とこれに対向する第２側面にそれぞれ形成されることができる。

また、上記第１及び第２内部電極に備えられた電極プレートは、上記積層方向視において長方形形状を有し、上記第１及び第２内部電極に備えられたリードは、それぞれ上記第１側面及び第２側面に垂直である上記電極プレートの面から延長されることができる。

また、上記第１及び第２内部電極に備えられた電極プレートは、上記積層方向視において長方形形状を有し、上記第１及び第２内部電極に備えられたリードは、それぞれ上記第１側面及び第２側面に向かう上記電極プレートの面から延長されることができる。

この場合、上記第１及び第２内部電極は、上記積層方向視において隣接した同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在することができ、これと共に、上記第１及び第２内部電極に備えられたリードは、上記第１及び第２側面に垂直な部分のうち上記第１及び第２外部電極とそれぞれ連結された部分が上記第１及び第２側面に平行な部分より大きい幅を有することができる。

一方、本発明の他の実施例による積層型チップキャパシタである場合、複数の誘電体層が積層された構造を有するキャパシタ本体と、上記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、上記キャパシタ本体の内部に上記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと上記電極プレートから延長されてそれぞれ上記第１及び第２外部電極と連結されたリードを備える第１及び第２内部電極と、を含み、上記リードは１回以上曲げられた形状を有するが、上記第１内部電極に備えられたリードは上記電極プレートの上記第２外部電極に対応する位置またはそれより上記第１内部電極から遠く離れた位置で延長されて上記第１外部電極と連結され、上記第２内部電極に備えられたリードは、上記電極プレートの上記第１外部電極に対応する位置またはそれより上記第２内部電極から遠く離れた位置で延長されて上記第２外部電極と連結されたことを特徴とする。

本発明によると、低いＥＳＬを具現しながらも、ＥＳＲは一定の水準以上が確保できる積層型チップキャパシタを得ることができる。このような積層型チップキャパシタをＭＰＵの電力分配網にデカップリングキャパシタとして使用する場合、特に、高周波においてＤＣ電圧ノイズを効果的に抑制することができる。

本発明の一実施形態による積層型チップキャパシタの外形を示した概略的な斜視図である。 図１の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。 図１の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。 図１の積層型チップキャパシタがそれぞれ低周波及び高周波電流において動作する場合の電流経路を概略的に示したものである。 図１の積層型チップキャパシタがそれぞれ低周波及び高周波電流において動作する場合の電流経路を概略的に示したものである。 図１の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。 図１の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。 図１の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。 本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。 本発明の他の実施形態による積層型チップキャパシタを示す概略的な斜視図である。 図１０の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。 図１０の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。 図１２の積層型チップキャパシタが高周波電流において動作する場合の電流経路を概略的に示したものである。 本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。

以下、添付された図面を参照し、本発明の好ましい実施形態について説明する。

しかし、本発明の実施形態は、様々な他の形態に変形されることができ、本発明の範囲が以下で説明する実施形態のみに限定されるわけではない。また、本発明の実施形態は、当該技術分野において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における構成要素の形状及びサイズなどは、より明確な説明のために誇張することもあり、図面上において同一の符号で示される構成要素は同一の構成要素である。

図１は、本発明の一実施形態による積層型チップキャパシタの外形を示した概略的な斜視図であり、図２及び図３は、図１の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。

図１を参照すると、本実施形態による積層型チップキャパシタ１００は、キャパシタ本体１１０と、キャパシタ本体１１０の側面に形成された複数の外部電極１３１、１３２（以下、これらをそれぞれ「第１及び第２外部電極」という）とを含む。キャパシタ本体１１０は、複数の誘電体層が積層されて形成され、直方体またはこれに類似した形状を有することができる。互いに異なる極性を有する第１及び第２外部電極１３１、１３２は、図１に図示されたように、キャパシタ本体１１０の第１側面とこれに対向する第２側面に交互に配置されることができる。この場合、これに制限されるものではないが、第１及び第２外部電極１３１、１３２が互いに向き合うように、第１外部電極１３１の対向する位置に第２外部電極１３２が形成されることができる。本実施形態の場合、上記第１及び第２側面にそれぞれ４つの外部電極が形成された８端子の構造を示しているが、端子の数はこれに限定されず、例えば、６端子や１０端子以上の構造も使用されることができる。

図２及び図３を参照すると、キャパシタ本体１１０の内部には複数の内部電極１２１、１２２（以下、これらそれぞれを「第１及び第２内部電極」という）が誘電体層を介して互いに分離して配置されている。第１及び第２内部電極１２１、１２２は、同一極性の外部電極、即ち、それぞれ第１及び第２外部電極１３１、１３２と電気的に連結される。このために、第１及び第２内部電極１２１、１２２は静電容量を形成する電極プレートと、これから延長されて形成された引き出し電極に該当するリードＲ１、Ｒ２をそれぞれ備えることができる。本実施形態の場合、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２は１回以上曲げられた形状を有し、特に、図４及び図５に示されたように、互いに異なる極性を有するリードＲ１、Ｒ２が内部電極の積層方向に沿って上部または下部視でオーバーラップ（ｏｖｅｒｌａｐ）される部分を有する。

ＥＳＬを低めるための目的で多端子の構造を使用する場合、リードの個数が増えるにつれてＥＳＲも減少し、このように減少したＥＳＲにより電源供給回路の安全性が低下する可能性がある。このような問題を鑑み、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２を曲げてその長さを増加させることによってＥＳＲを大きくすることができる。この場合、リードＲ１、Ｒ２の長さと幅Ｗを調節することによってＥＳＲを所望する水準に適切に調節できる。例えば、ＥＳＲを増加させるための側面で、リードＲ１、Ｒ２の幅Ｗは狭いほど有利であるため、スクリーンプリンティング工程で安定的に具現可能な水準である２０〜６０μｍ程度でリードＲ１、Ｒ２の幅Ｗを形成することができる。但し、本実施形態において必ず要求されるものではないが、リードＲ１、Ｒ２と外部電極１３１、１３２を安定的に連結するために、リードＲ１、Ｒ２と外部電極１３１、１３２の連結部Ｃは、それより大きい幅、例えば、１００μｍの水準で形成することが好ましく、連結部Ｃを採用する場合はＥＳＬをさらに低めることができる。

一方、リードＲ１、Ｒ２が曲げられる形状は、その長さが増加可能な条件で多様に採用することができ、一例として、図２及び図３に図示されたように、２回曲げられて一般的に矩形状を有する電極プレートの一辺と平行な部分を有することができる。また、別途で図示してはいないが、リードＲ１、Ｒ２は、Ｓ字状、電極プレートの一辺に対して傾いた形状等を有することができる。

ＥＳＲが高くなるようにリードＲ１、Ｒ２の長さを増加させる場合、ＥＳＬも増加されることができ、これによって高い周波数でデカップリング性能が低下される可能性がある。このようにＥＳＬが増加する問題を最小化するために、上述したように、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２は、積層方向視においてオーバーラップされる部分が存在するようにすることができる。即ち、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２は、上記積層方向視において隣接した異なる極性の内部電極に備えられたリードとオーバーラップされる部分が存在する。リードＲ１、Ｒ２が積層方向に沿ってオーバーラップされることによりその周波数での電流経路を減らすことができ、図４及び図５を参照してこれを具体的に説明する。

図４及び図５は、図１の積層型チップキャパシタがそれぞれ低周波及び高周波電流において動作する場合の電流経路を概略的に示したものである。この場合、第１及び第２外部電極１３１、１３２はそれぞれ（＋）及び（−）極性を有することを基準とした。まず、図４を参照すると、周波数が相対的に低い場合、第１外部電極１３１から注入された電流は、第１内部電極１２１のリードＲ１、電極プレート及び第２内部電極１２２のリードＲ２を経て第２外部電極１３２へ進行する。これとは異なって、図５を参照すると、相対的に高い周波数を有する電流は、上記オーバーラップされる部分を通じて第１内部電極１２１のリードＲ１から第２内部電極１２２のリードＲ２へ進行することができる。これによって、電流経路が短くなるので、ＥＳＬがインピーダンスに主な影響を及ぼす高周波においてＥＳＬが低く維持されることができる。

一方、リードＲ１、Ｒ２が曲げられながら異種極性同士に互いにオーバーラップされることができる構造は、本実施形態のように、第１内部電極１２１のリードＲ１は、第２外部電極１３２に対応する位置またはそれより第１内部電極１２１から遠く離れた位置の電極プレートから始まって第１外部電極１３１に連結され、第２内部電極１２２のリードＲ２は、第１外部電極１３１に対応する位置またはそれより第２内部電極１２２から遠く離れた位置の電極プレートから始まって第２外部電極１３２に連結されるようにすることによって容易に具現できる。

図２及び図３には、内部電極１個当たりに１つのリードが備えられた構造を図示しているが、リードの個数及び位置は多様に変化できる。図６乃至８は、図１の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。まず、図６に図示されたように、第１及び第２内部電極１２１、１２２は、それぞれ２つのリードＲ１、Ｒ２を備え、具体的には、キャパシタ本体１１０の第１側面に引き出された１つと、これに対向する第２側面に引き出された１つである。上述したように、リードＲ１、Ｒ２はＥＳＲを高めるために曲げられた形状であり、さらに、積層方向にオーバーラップされた構造を有することによって高周波でＥＳＬを低めることができる。

また、上記積層方向に互いに隣接した第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２にそれぞれ連結された第１及び第２外部電極１３１、１３２は互いに隣接配置され、これによって、高周波電流により発生する磁束（ｍａｇｎｅｔｉｃ ｆｌｕｘ）が互いに相殺されてＥＳＬが減少し得る。さらに、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２は、積層方向に沿って下部から上部へ進行するほど（図６において矢印方向）上記キャパシタ本体１１０の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態、即ち、ジグザグ形態に配列されることができ、第１及び第２内部電極１２１、１２２が３個ずつ、総６個の内部電極を１つのブロックとすることによって、上記ブロックが繰り返し積層された構造となることができる。図６を基準として、上記一側縁は左端に配置された第１外部電極１３１であり、上記他側縁は右端に配置された第２外部電極１３２に該当する。

これとは異なって、図７に図示されたように、第１及び第２内部電極１２１、１２２は、ただ１つのリードＲ１、Ｒ２を備えることもできる。この場合、図６の例と同様に、積層方向に互いに隣接した第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２にそれぞれ連結された第１及び第２外部電極１３１、１３２は互いに隣接配置され、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２は、積層方向に沿って下部から上部へ進行するほど（図７で矢印方向）上記キャパシタ本体１１０の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態で配列されることができる。但し、図７の例では、第１及び第２内部電極１２１、１２２が４個ずつ、総８個の内部電極を１つのブロックとすることによって上記ブロックが繰り返し積層された構造となることができる。リードＲ１、Ｒ２の数を１つに制限することにより、具現可能なＥＳＲを大きくすることができる。

次に、図８に図示されたように、第１及び第２内部電極１２１、１２２は、リードＲ１、Ｒ２を４個ずつ備えることができ、キャパシタ本体１１０の第１側面に引き出された２つと、これに対向する第２側面に引き出された２つである。この場合、積層方向に互いに隣接した第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２にそれぞれ連結された第１及び第２外部電極１３１、１３２は互いに隣接配置され、これによって、高周波電流により発生する磁束が互いに相殺されてＥＳＬが減少されることができる。

図９は、本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。図９において、実線で表示したのは図６の構造を有する積層型チップキャパシタであり、点線で表示したのは図６の構造においてリードを一般的な構造、即ち、曲げ及びオーバーラップ構造を採用していない積層型チップキャパシタに該当する。図９を参照すると、従来、約１１ｍΩ水準のＥＳＲは図６の構造を採用する時に約１１０ｍΩの程度で大きい幅に増加し、ＥＳＬは５９ｐＨから８１ｐＨに増加したが、ＥＳＲに比べてその増加幅は小さいことが分かる。このように、本実施形態で提案した積層型チップキャパシタを使用する場合、ＥＳＬは相対的に低い水準に維持した状態でＥＳＲを大きい幅に増加させることができる。

図１０は、本発明の他の実施形態による積層型チップキャパシタを示す概略的な斜視図である。また、図１１及び図１２は、図１０の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図であり、図１３は、図１２の積層型チップキャパシタが高周波電流において動作する場合の電流経路を概略的に示したものである。まず、図１０を参照すると、本実施形態による積層型チップキャパシタ２００は、キャパシタ本体２１０と、キャパシタ本体２１０の側面に形成された第１及び第２外部電極２３１、２３２と、を含む２端子の構造である。キャパシタ本体２１０は、複数の誘電体層が積層されて形成され、直方体またはこれに類似した形状を有することができる。互いに異なる極性を有する第１及び第２外部電極２３１、２３２は、キャパシタ本体の第１側面とこれに対向する第２側面にそれぞれ形成されることができる。本実施形態の場合、第１及び第２外部電極２３１、２３２は、キャパシタ本体２１０の長側面に形成されているが、これと異なって、キャパシタ本体２１０の短側面に形成されることもできる。ここで、長側面は直方体形状のキャパシタ本体２１０において長さがより長い辺を有する側面であり、短側面はこれと垂直した側面に該当する。

図１１を参照して内部電極に対して説明すると、第１及び第２内部電極２２１、２２２は電極プレートとリードＲ１、Ｒ２を備え、以前の実施形態と同様に、第１及び第２内部電極２２１、２２２に備えられたリードＲ１、Ｒ２は曲げた形状で積層方向にオーバーラップされる領域を有する。この場合、リードＲ１、Ｒ２は、積層方向視において長方形形状である電極プレートの上記第１及び第２側面に垂直した面から延長されることができる。

一方、図１２に図示されたように、第１及び第２内部電極２２１、２２２に備えられたリードＲ１、Ｒ２は、積層方向視において長方形形状である電極プレートの上記第１及び第２側面に向かう面から延長されることもできる。この場合は、上述した例と異なって、互いに同一極性のリードＲ１、Ｒ２がオーバーラップされる。即ち、第１内部電極２２１のリードＲ１は、第２内部電極２２２を介して隣接した他の第１内部電極２２１のリードＲ１とオーバーラップされる。同一極性のリードがオーバーラップされる場合、図１３に示されたように、高い周波数の電流は第１内部電極２２１のリードＲ１から隣接した他の第１内部電極２２１のリードＲ１へオーバーラップ領域を経ることなく進行することができ、これによって、電流経路が短くなってＥＳＬ減少効果を得ることができる。この場合、第１及び第２内部電極２２１、２２２のリードＲ１、Ｒ２において高周波電流の経路として提供される部分、即ち、上記第１及び第２側面に垂直な部分のうち、第１及び第２外部電極２３１、２３２にそれぞれ連結された部分の幅を上記第１及び第２側面に平行な部分より大きくすることによってＥＳＬをさらに低めることができる。

図１４は、本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。図１４において、実線で表示したのは図１２の構造を有する積層型チップキャパシタであり、点線で表示したのは図１２の構造においてリード無しに電極プレートが外部電極と直接接触する積層型チップキャパシタに該当する。図１４を参照すると、従来、約６．３ｍΩ水準のＥＳＲは、図１２の構造を採用する時に約１０９ｍΩ程度で大きい幅に増加し、ＥＳＬは１０８ｐＨから１１０ｐＨに小幅増加したが、ＥＳＲに比べてその増加幅は非常に小さいことが分かる。

本発明は、上述した実施形態及び添付された図面によって限定されるものではなく、添付された請求範囲によって限定される。従って、請求範囲に記載の本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者には自明であり、これも添付された請求範囲に記載された技術的思想に属する。

１１０、２１０ キャパシタ本体
１２１、２２１ 第１内部電極
１２２、２２２ 第２内部電極
１３１、２３１ 第１外部電極
１３２、２３２ 第２外部電極
Ｒ１、Ｒ２ リード
Ｃ 連結部
Ｗ リード幅

Claims (21)

1. 複数の誘電体層が積層された構造を有するキャパシタ本体と、
   前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、
   前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されて前記第１及び第２外部電極とそれぞれ連結されたリードを備える第１及び第２内部電極と、を含み、
   前記第１及び第２内部電極に備えられたリードは１回以上曲げられた形状を有し、前記積層方向視において隣接した異なる極性または同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は２０〜６０μｍであることを特徴とする積層型チップキャパシタ。
2. 前記電極プレートは、前記積層方向視において長方形の形状を有し、前記リードは前記長方形の一辺と平行な部分を有することを特徴とする請求項１に記載の積層型チップキャパシタ。
3. 前記オーバーラップされる部分は、前記長方形の一辺と平行な部分に含まれることを特徴とする請求項２に記載の積層型チップキャパシタ。
4. 前記第１及び第２内部電極に備えられたリードと、前記第１及び第２外部電極それぞれとの連結領域に前記リードより大きい幅を有するように形成された連結部と、をさらに含むことを特徴とする請求項１に記載の積層型チップキャパシタ。
5. 前記第１及び第２外部電極は、前記キャパシタ本体の一面及びこれに対向する面にそれぞれ複数個ずつ備えられ、交互に配置されたことを特徴とする請求項１に記載の積層型チップキャパシタ。
6. 前記第１及び第２外部電極は、前記キャパシタ本体の一面及びこれに対向する面にそれぞれ４個ずつ配置されたことを特徴とする請求項５に記載の積層型チップキャパシタ。
7. 前記第１外部電極と向き合う位置には前記第２外部電極が形成されたことを特徴とする請求項５または６に記載の積層型チップキャパシタ。
8. 前記積層方向に互いに隣接した第１及び第２内部電極に備えられたリードにそれぞれ連結された第１及び第２外部電極は互いに隣接配置されたことを特徴とする請求項５または６に記載の積層型チップキャパシタ。
9. 前記第１及び第２内部電極は、前記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ１個ずつ備えることを特徴とする請求項８に記載の積層型チップキャパシタ。
10. 前記第１及び第２内部電極に備えられたリードは、前記積層方向に沿って下部から上部へ進行するほど前記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び前記一側縁へ進行する形態で配列されたことを特徴とする請求項９に記載の積層型チップキャパシタ。
11. 前記第１及び第２内部電極がそれぞれ３個ずつ、総６個の内部電極が１つのブロックを成し、前記ブロックが繰り返し積層されることを特徴とする請求項１０に記載の積層型チップキャパシタ。
12. 前記第１及び第２内部電極は、前記キャパシタ本体の一面方向に延長されたリードを１個ずつ備えることを特徴とする請求項８に記載の積層型チップキャパシタ。
13. 前記第１及び第２内部電極に備えられたリードは、前記積層方向に沿って下部から上部へ進行するほど前記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び前記一側縁へ進行する形態で配列されたことを特徴とする請求項１２に記載の積層型チップキャパシタ。
14. 前記第１及び第２内部電極がそれぞれ４個ずつ、総８個の内部電極が１つのブロックを成し、前記ブロックが繰り返し積層されることを特徴とする請求項１３に記載の積層型チップキャパシタ。
15. 前記第１及び第２内部電極は、前記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ２個ずつ備えることを特徴とする請求項８に記載の積層型チップキャパシタ。
16. 複数の誘電体層が積層された構造を有するキャパシタ本体と、
    前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、
    前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されてそれぞれ前記第１及び第２外部電極と連結されたリードを備える第１及び第２内部電極と、を含み、
    前記リードは１回以上曲げられた形状を有し、前記積層方向視において隣接した異なる極性または同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は２０〜６０μｍであり、前記第１内部電極に備えられたリードは、前記電極プレートの前記第２外部電極に対応する位置またはそれより前記第１内部電極から遠く離れた位置で延長されて前記第１外部電極と連結され、前記第２内部電極に備えられたリードは、前記電極プレートの前記第１外部電極に対応する位置またはそれより前記第２内部電極から遠く離れた位置で延長されて前記第２外部電極と連結されたことを特徴とする積層型チップキャパシタ。
17. 複数の誘電体層が積層された構造を有するキャパシタ本体と、
    前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、
    前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されてそれぞれ前記第１及び第２外部電極と連結されたリードを備える第１及び第２内部電極と、を含み、
    前記キャパシタ本体は直方体形状を有し、前記第１及び第２外部電極は前記キャパシタ本体の第１側面とこれに対向する第２側面にそれぞれ形成され、
    前記第１及び第２内部電極に備えられたリードは、１回以上曲げられた形状を有し、前記積層方向視において隣接した同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は２０〜６０μｍであることを特徴とする積層型チップキャパシタ。
18. 複数の誘電体層が積層された構造を有するキャパシタ本体と、
    前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、
    前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されてそれぞれ前記第１及び第２外部電極と連結されたリードを備える第１及び第２内部電極と、を含み、
    前記キャパシタ本体は直方体形状を有し、前記第１及び第２外部電極は前記キャパシタ本体の第１側面とこれに対向する第２側面にそれぞれ形成され、
    前記第１及び第２内部電極に備えられたリードは、１回以上曲げられた形状を有し、前記積層方向視において隣接した異なる極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は２０〜６０μｍであることを特徴とする積層型チップキャパシタ。
19. 前記第１及び第２内部電極に備えられた電極プレートは、前記積層方向視において長方形形状を有し、前記第１及び第２内部電極に備えられたリードは、それぞれ前記第１側面及び第２側面に垂直である前記電極プレートの面から延長されたことを特徴とする請求項１７または請求項１８に記載の積層型チップキャパシタ。
20. 前記第１及び第２内部電極に備えられた電極プレートは、前記積層方向視において長方形形状を有し、前記第１及び第２内部電極に備えられたリードは、それぞれ前記第１側面及び第２側面に向かう前記電極プレートの面から延長されたことを特徴とする請求項１７または請求項１８に記載の積層型チップキャパシタ。
21. 前記第１及び第２内部電極に備えられたリードは、前記第１及び第２側面に垂直な部分のうち前記第１及び第２外部電極とそれぞれ連結された部分が前記第１及び第２側面に平行な部分より大きい幅を有することを特徴とする請求項１７または請求項１８に記載の積層型チップキャパシタ。

Images