JP5039772B2 - Multilayer chip capacitor - Google Patents

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Description

本発明は、積層型チップキャパシタに関するもので、特に、ＥＳＬが低い水準に維持されながらもＥＳＲは大きい幅に増加された積層型チップキャパシタに関するものである。   The present invention relates to a multilayer chip capacitor, and more particularly to a multilayer chip capacitor in which ESR is increased to a large width while ESL is maintained at a low level.

ＭＰＵの電力分配網（Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｎｅｔｗｏｒｋ：ＰＤＮ）の設計はＭＰＵの高速化、集積化により次第に難しくなっている。特に、ＭＰＵの集積化による電源電圧の減少とＭＰＵ消耗電流の増加は、次の関係式から分かるように、ターゲットインピーダンス（Ｔａｒｇｅｔ Ｉｍｐｅｄａｎｃｅ：Ｚｔａｒｇｅｔ）を次第に落としている。 The design of an MPU power distribution network (Power Distribution Network: PDN) is becoming increasingly difficult due to the high speed and integration of the MPU. In particular, the decrease in the power supply voltage and the increase in the MPU consumption current due to the integration of the MPU gradually decrease the target impedance (Target Impedance: Z target ) as can be seen from the following relational expression.

Ｚｔａｒｇｅｔ＝Ｖｐ×ＡＲ／Ｉ＝Ｖｒ／Ｉ Z target = Vp × AR / I = Vr / I

上記関係式において、Ｖｐは電源電圧であり、ＡＲは許容リップル（Ａｌｌｏｗｅｄ Ｒｉｐｐｌｅ）であり、ＩはＭＰＵ消耗電流で、Ｖｒは許容リップル電圧（ａｌｌｏｗｅｄ ｒｉｐｐｌｅ ｖｏｌｔａｇｅ）である。この場合、通常の許容リップル電圧（Ｖｒ）は、電源電圧の５乃至１０％程度の値である。ターゲットインピーダンス（Ｚｔａｒｇｅｔ）は、直流電流（ＤＣ）だけではなく、過渡電流（ｔｒａｎｓｉｔｉｏｎ ｃｕｒｒｅｎｔ）が存在するすべての周波数において満たされなければならない。パーソナルコンピューター（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ：ＰＣ）またはノートパンコンの場合、ＣＰＵ（ＭＰＵチップ）の高速化により非常に高い周波数領域まで過渡電流が存在し、これによって広い領域の周波数範囲までターゲットインピーダンスを満たさなければならない。 In the above relational expression, Vp is a power supply voltage, AR is an allowable ripple, I is an MPU consumption current, and Vr is an allowable ripple voltage. In this case, the normal allowable ripple voltage (Vr) is about 5 to 10% of the power supply voltage. The target impedance (Z target ) must be met at all frequencies where there is a transient current, not just a direct current (DC). In the case of a personal computer (PC) or notebook computer, a transient current exists up to a very high frequency range due to the high speed of the CPU (MPU chip), and thus the target impedance must be satisfied up to a wide frequency range. .

積層型チップキャパシタ（ＭＬＣＣ）は、ＭＰＵの電力分配網にデカップリングキャパシタとして使用されて、突然負荷電流の変化があった時、電流をＣＰＵに供給することによって電圧ノイズを抑制する役割をする。この場合、高周波においてデカップリングキャパシタがノイズ抑制の役割を忠実に果たすためには、デカップリングキャパシタの等価直列インダクタンス（以下、「ＥＳＬ」という）は低いことが好ましく、等価直列抵抗（以下、「ＥＳＲ」という）は一定の水準以上を確保して安全性を図る必要がある。しかし、ＥＳＬを低める場合ＥＳＲも共に低くなるのが一般的であり、その点から、積層型チップキャパシタではＥＳＬを低く維持しながらＥＳＲを増加させることは容易でないという問題がある。   The multilayer chip capacitor (MLCC) is used as a decoupling capacitor in the MPU power distribution network, and serves to suppress voltage noise by supplying current to the CPU when there is a sudden change in load current. In this case, in order for the decoupling capacitor to faithfully play the role of noise suppression at high frequencies, the equivalent series inductance (hereinafter referred to as “ESL”) of the decoupling capacitor is preferably low, and the equivalent series resistance (hereinafter referred to as “ESR”). ")" Needs to ensure safety by ensuring a certain level or more. However, when ESL is lowered, ESR is generally lowered. From this point, it is not easy for a multilayer chip capacitor to increase ESR while keeping ESL low.

本発明の一目的は、積層型チップキャパシタのＥＳＬを低い水準に維持しながらもＥＳＲは大きい幅に増加させることによって、負荷電流の突然の変化により発生する電圧ノイズの抑制能力を向上させるものである。  An object of the present invention is to improve the ability to suppress voltage noise generated by a sudden change in load current by increasing the ESR to a large width while maintaining the ESL of the multilayer chip capacitor at a low level. is there.

上記の技術的課題を実現するため、本発明の一実施形態は、複数の誘電体層が積層された構造を有するキャパシタ本体と、上記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、上記キャパシタ本体の内部に上記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと上記電極プレートから延長されて上記第１及び第２外部電極とそれぞれ連結されたリードを備える第１及び第２内部電極と、を含み、上記第１及び第２内部電極に備えられたリードは１回以上曲げられた形状を有し、上記積層方向視において隣接した異なる極性または同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在することを特徴とする積層型チップキャパシタを提供する。   In order to achieve the above technical problem, an embodiment of the present invention includes a capacitor main body having a structure in which a plurality of dielectric layers are stacked, and a first electrode formed on an outer surface of the capacitor main body and having different polarities. The first and second external electrodes are disposed inside the capacitor body so as to face each other with the dielectric layer interposed therebetween, and extend from the electrode plate and the electrode plate, respectively, forming a capacitance. Two first and second internal electrodes each having a lead connected to each of the two external electrodes, and the leads provided in the first and second internal electrodes have a shape bent at least once, Provided is a multilayer chip capacitor characterized in that there is a portion that overlaps with a lead provided in an internal electrode of different polarity or the same polarity adjacent in a direction view .

本発明の一実施例において、上記電極プレートは、上記積層方向視において長方形の形状を有し、上記リードは上記長方形の一辺と平行な部分を有することができる。   In one embodiment of the present invention, the electrode plate may have a rectangular shape when viewed in the stacking direction, and the lead may have a portion parallel to one side of the rectangle.

また、上記オーバーラップされる部分は、上記長方形の一辺と平行な部分に含まれることができる。   The overlapped portion may be included in a portion parallel to one side of the rectangle.

本発明の一実施例において、上記リードの幅は、２０〜６０μｍであることが好ましい。   In one embodiment of the present invention, the width of the lead is preferably 20 to 60 μm.

本発明の一実施例において、上記第１及び第２内部電極に備えられたリードと、上記第１及び第２外部電極それぞれとの連結領域に上記リードより大きい幅を有するように形成された連結部と、をさらに含むことができる。   In one embodiment of the present invention, the connection formed between the leads provided in the first and second internal electrodes and the first and second external electrodes so as to have a larger width than the lead. And a portion.

本発明の一実施例において、上記第１及び第２外部電極は、上記キャパシタ本体の一面及びこれに対向する面にそれぞれ複数個ずつ備えられ、交互に配置されることができる。   In one embodiment of the present invention, a plurality of the first and second external electrodes may be provided on one surface of the capacitor body and the surface facing the capacitor body, and may be alternately disposed.

また、上記第１及び第２外部電極は、上記キャパシタ本体の一面及びこれに対向する面にそれぞれ４個ずつ配置されることができる。   In addition, four first and second external electrodes may be disposed on one surface of the capacitor body and on a surface facing the first and second capacitor electrodes.

また、上記第１外部電極と向き合う位置には上記第２外部電極が形成されることができる。   The second external electrode may be formed at a position facing the first external electrode.

また、上記積層方向に互いに隣接した第１及び第２内部電極に備えられたリードにそれぞれ連結された第１及び第２外部電極は互いに隣接配置されることができる。  The first and second external electrodes connected to the leads provided in the first and second internal electrodes adjacent to each other in the stacking direction may be adjacent to each other.

また、上記第１及び第２内部電極は、上記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ１個ずつ備えることができる。   The first and second internal electrodes may each include one surface of the capacitor body and one lead extending in the surface direction opposite to the one surface.

この場合、上記第１及び第２内部電極に備えられたリードは、上記積層方向に沿って下部から上部へ進行するほど上記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態で配列されることができる。   In this case, the leads provided in the first and second internal electrodes sequentially advance from one side edge to the other side edge of the capacitor body as they progress from the bottom to the top along the stacking direction, and then again. It can arrange in the form which advances to the said one side edge.

また、上記第１及び第２内部電極がそれぞれ３個ずつ、総６個の内部電極が１つのブロックを成し、上記ブロックが繰り返し積層されることができる。  In addition, the first and second internal electrodes are each three, and a total of six internal electrodes form one block, and the blocks can be repeatedly stacked.

また、上記第１及び第２内部電極は、上記キャパシタ本体の一面方向に延長されたリードを１個ずつ備えることができる。   The first and second internal electrodes may each include one lead extending in one direction of the capacitor body.

この場合、上記第１及び第２内部電極に備えられたリードは、上記積層方向に沿って下部から上部へ進行するほど上記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態で配列されることができる。   In this case, the leads provided in the first and second internal electrodes sequentially advance from one side edge to the other side edge of the capacitor body as they progress from the bottom to the top along the stacking direction, and then again. It can arrange in the form which advances to the said one side edge.

また、上記第１及び第２内部電極がそれぞれ４個ずつ、総８個の内部電極が１つのブロックを成し、上記ブロックが繰り返し積層されることができる。   In addition, the first and second internal electrodes may each be four, and a total of eight internal electrodes may form one block, and the blocks may be stacked repeatedly.

また、上記第１及び第２内部電極は、上記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ２個ずつ備えることができる。   Each of the first and second internal electrodes may include two leads extending in one surface of the capacitor body and in a surface direction facing the capacitor body.

本発明の一実施例において、上記キャパシタ本体は直方体形状を有し、上記第１及び第２外部電極は上記キャパシタ本体の第１側面とこれに対向する第２側面にそれぞれ形成されることができる。   In one embodiment of the present invention, the capacitor body has a rectangular parallelepiped shape, and the first and second external electrodes may be formed on a first side surface of the capacitor body and a second side surface opposite thereto. .

また、上記第１及び第２内部電極に備えられた電極プレートは、上記積層方向視において長方形形状を有し、上記第１及び第２内部電極に備えられたリードは、それぞれ上記第１側面及び第２側面に垂直である上記電極プレートの面から延長されることができる。   The electrode plates provided on the first and second internal electrodes have a rectangular shape when viewed in the stacking direction, and the leads provided on the first and second internal electrodes respectively include the first side surface and the first side electrode. It can extend from the surface of the electrode plate that is perpendicular to the second side.

また、上記第１及び第２内部電極に備えられた電極プレートは、上記積層方向視において長方形形状を有し、上記第１及び第２内部電極に備えられたリードは、それぞれ上記第１側面及び第２側面に向かう上記電極プレートの面から延長されることができる。   The electrode plates provided on the first and second internal electrodes have a rectangular shape when viewed in the stacking direction, and the leads provided on the first and second internal electrodes respectively include the first side surface and the first side electrode. It can extend from the surface of the electrode plate towards the second side.

この場合、上記第１及び第２内部電極は、上記積層方向視において隣接した同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在することができ、これと共に、上記第１及び第２内部電極に備えられたリードは、上記第１及び第２側面に垂直な部分のうち上記第１及び第２外部電極とそれぞれ連結された部分が上記第１及び第２側面に平行な部分より大きい幅を有することができる。   In this case, the first and second internal electrodes may have a portion that overlaps with a lead provided in an internal electrode of the same polarity adjacent to each other in the stacking direction, and together with the first internal electrode, The leads provided in the second internal electrode are parallel to the first and second side surfaces of the portions perpendicular to the first and second side surfaces and connected to the first and second external electrodes, respectively. Can have a larger width than the portion.

一方、本発明の他の実施例による積層型チップキャパシタである場合、複数の誘電体層が積層された構造を有するキャパシタ本体と、上記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、上記キャパシタ本体の内部に上記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと上記電極プレートから延長されてそれぞれ上記第１及び第２外部電極と連結されたリードを備える第１及び第２内部電極と、を含み、上記リードは１回以上曲げられた形状を有するが、上記第１内部電極に備えられたリードは上記電極プレートの上記第２外部電極に対応する位置またはそれより上記第１内部電極から遠く離れた位置で延長されて上記第１外部電極と連結され、上記第２内部電極に備えられたリードは、上記電極プレートの上記第１外部電極に対応する位置またはそれより上記第２内部電極から遠く離れた位置で延長されて上記第２外部電極と連結されたことを特徴とする。   On the other hand, in the multilayer chip capacitor according to another embodiment of the present invention, a capacitor body having a structure in which a plurality of dielectric layers are stacked, and first capacitors formed on the outer surface of the capacitor body and having different polarities. The first and second external electrodes are disposed inside the capacitor body so as to face each other with the dielectric layer interposed therebetween, and extend from the electrode plate and the electrode plate, respectively, and form the first and second electrodes. First and second internal electrodes each having a lead connected to the second external electrode, wherein the lead has a shape bent at least once, and the lead provided in the first internal electrode is the electrode The plate is extended at a position corresponding to the second external electrode of the plate or a position farther away from the first internal electrode and connected to the first external electrode, and the second internal electrode The lead provided on the electrode is extended at a position corresponding to the first external electrode of the electrode plate or a position farther from the second internal electrode than the first external electrode, and is connected to the second external electrode. And

本発明によると、低いＥＳＬを具現しながらも、ＥＳＲは一定の水準以上が確保できる積層型チップキャパシタを得ることができる。このような積層型チップキャパシタをＭＰＵの電力分配網にデカップリングキャパシタとして使用する場合、特に、高周波においてＤＣ電圧ノイズを効果的に抑制することができる。  According to the present invention, it is possible to obtain a multilayer chip capacitor in which the ESR can be secured at a certain level or more while realizing a low ESL. When such a multilayer chip capacitor is used as a decoupling capacitor in an MPU power distribution network, DC voltage noise can be effectively suppressed particularly at high frequencies.

本発明の一実施形態による積層型チップキャパシタの外形を示した概略的な斜視図である。1 is a schematic perspective view illustrating an outer shape of a multilayer chip capacitor according to an embodiment of the present invention. 図１の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。FIG. 2 is a schematic plan view for explaining the shape of an internal electrode provided in the multilayer chip capacitor of FIG. 1. 図１の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。FIG. 2 is a schematic plan view for explaining the shape of an internal electrode provided in the multilayer chip capacitor of FIG. 1. 図１の積層型チップキャパシタがそれぞれ低周波及び高周波電流において動作する場合の電流経路を概略的に示したものである。2 schematically shows a current path when the multilayer chip capacitor of FIG. 1 operates at a low frequency and a high frequency current, respectively. 図１の積層型チップキャパシタがそれぞれ低周波及び高周波電流において動作する場合の電流経路を概略的に示したものである。2 schematically shows a current path when the multilayer chip capacitor of FIG. 1 operates at a low frequency and a high frequency current, respectively. 図１の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。FIG. 2 is a plan view schematically showing the shape of internal electrodes that can be employed in the multilayer chip capacitor of FIG. 1. 図１の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。FIG. 2 is a plan view schematically showing the shape of internal electrodes that can be employed in the multilayer chip capacitor of FIG. 1. 図１の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。FIG. 2 is a plan view schematically showing the shape of internal electrodes that can be employed in the multilayer chip capacitor of FIG. 1. 本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。6 is an impedance graph for comparing the performance of the multilayer chip capacitor according to the present invention and the prior art. 本発明の他の実施形態による積層型チップキャパシタを示す概略的な斜視図である。FIG. 6 is a schematic perspective view showing a multilayer chip capacitor according to another embodiment of the present invention. 図１０の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。FIG. 11 is a schematic plan view for explaining the shape of an internal electrode provided in the multilayer chip capacitor of FIG. 10. 図１０の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。FIG. 11 is a schematic plan view for explaining the shape of an internal electrode provided in the multilayer chip capacitor of FIG. 10. 図１２の積層型チップキャパシタが高周波電流において動作する場合の電流経路を概略的に示したものである。13 schematically shows a current path when the multilayer chip capacitor of FIG. 12 operates at a high frequency current. 本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。6 is an impedance graph for comparing the performance of the multilayer chip capacitor according to the present invention and the prior art.

以下、添付された図面を参照し、本発明の好ましい実施形態について説明する。   Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

しかし、本発明の実施形態は、様々な他の形態に変形されることができ、本発明の範囲が以下で説明する実施形態のみに限定されるわけではない。また、本発明の実施形態は、当該技術分野において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における構成要素の形状及びサイズなどは、より明確な説明のために誇張することもあり、図面上において同一の符号で示される構成要素は同一の構成要素である。   However, the embodiments of the present invention can be modified in various other forms, and the scope of the present invention is not limited to only the embodiments described below. In addition, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the components in the drawings may be exaggerated for a clearer description, and the components indicated by the same reference numerals in the drawings are the same components.

図１は、本発明の一実施形態による積層型チップキャパシタの外形を示した概略的な斜視図であり、図２及び図３は、図１の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図である。   FIG. 1 is a schematic perspective view showing an outer shape of a multilayer chip capacitor according to an embodiment of the present invention. FIGS. 2 and 3 are shapes of internal electrodes provided in the multilayer chip capacitor of FIG. It is a schematic plan view for demonstrating.

図１を参照すると、本実施形態による積層型チップキャパシタ１００は、キャパシタ本体１１０と、キャパシタ本体１１０の側面に形成された複数の外部電極１３１、１３２（以下、これらをそれぞれ「第１及び第２外部電極」という）とを含む。キャパシタ本体１１０は、複数の誘電体層が積層されて形成され、直方体またはこれに類似した形状を有することができる。互いに異なる極性を有する第１及び第２外部電極１３１、１３２は、図１に図示されたように、キャパシタ本体１１０の第１側面とこれに対向する第２側面に交互に配置されることができる。この場合、これに制限されるものではないが、第１及び第２外部電極１３１、１３２が互いに向き合うように、第１外部電極１３１の対向する位置に第２外部電極１３２が形成されることができる。本実施形態の場合、上記第１及び第２側面にそれぞれ４つの外部電極が形成された８端子の構造を示しているが、端子の数はこれに限定されず、例えば、６端子や１０端子以上の構造も使用されることができる。   Referring to FIG. 1, the multilayer chip capacitor 100 according to the present embodiment includes a capacitor body 110 and a plurality of external electrodes 131 and 132 formed on side surfaces of the capacitor body 110 (hereinafter referred to as “first and second”, respectively). External electrode ”). The capacitor body 110 is formed by laminating a plurality of dielectric layers, and may have a rectangular parallelepiped shape or a similar shape. As shown in FIG. 1, the first and second external electrodes 131 and 132 having different polarities may be alternately disposed on the first side surface of the capacitor body 110 and the second side surface facing the first side surface. . In this case, although not limited thereto, the second external electrode 132 may be formed at a position facing the first external electrode 131 so that the first and second external electrodes 131 and 132 face each other. it can. In the case of the present embodiment, an eight-terminal structure in which four external electrodes are formed on each of the first and second side surfaces is shown, but the number of terminals is not limited to this, for example, six terminals or ten terminals. The above structure can also be used.

図２及び図３を参照すると、キャパシタ本体１１０の内部には複数の内部電極１２１、１２２（以下、これらそれぞれを「第１及び第２内部電極」という）が誘電体層を介して互いに分離して配置されている。第１及び第２内部電極１２１、１２２は、同一極性の外部電極、即ち、それぞれ第１及び第２外部電極１３１、１３２と電気的に連結される。このために、第１及び第２内部電極１２１、１２２は静電容量を形成する電極プレートと、これから延長されて形成された引き出し電極に該当するリードＲ１、Ｒ２をそれぞれ備えることができる。本実施形態の場合、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２は１回以上曲げられた形状を有し、特に、図４及び図５に示されたように、互いに異なる極性を有するリードＲ１、Ｒ２が内部電極の積層方向に沿って上部または下部視でオーバーラップ（ｏｖｅｒｌａｐ）される部分を有する。   Referring to FIGS. 2 and 3, a plurality of internal electrodes 121 and 122 (hereinafter referred to as “first and second internal electrodes”) are separated from each other through a dielectric layer in the capacitor body 110. Are arranged. The first and second internal electrodes 121 and 122 are electrically connected to external electrodes having the same polarity, that is, the first and second external electrodes 131 and 132, respectively. For this purpose, the first and second internal electrodes 121 and 122 may include an electrode plate that forms a capacitance and leads R1 and R2 corresponding to lead electrodes that are extended from the electrode plate. In the present embodiment, the leads R1 and R2 provided on the first and second internal electrodes 121 and 122 have a shape bent one or more times, in particular, as shown in FIGS. The leads R1 and R2 having different polarities have a portion that overlaps in the upper or lower view along the stacking direction of the internal electrodes.

ＥＳＬを低めるための目的で多端子の構造を使用する場合、リードの個数が増えるにつれてＥＳＲも減少し、このように減少したＥＳＲにより電源供給回路の安全性が低下する可能性がある。このような問題を鑑み、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２を曲げてその長さを増加させることによってＥＳＲを大きくすることができる。この場合、リードＲ１、Ｒ２の長さと幅Ｗを調節することによってＥＳＲを所望する水準に適切に調節できる。例えば、ＥＳＲを増加させるための側面で、リードＲ１、Ｒ２の幅Ｗは狭いほど有利であるため、スクリーンプリンティング工程で安定的に具現可能な水準である２０〜６０μｍ程度でリードＲ１、Ｒ２の幅Ｗを形成することができる。但し、本実施形態において必ず要求されるものではないが、リードＲ１、Ｒ２と外部電極１３１、１３２を安定的に連結するために、リードＲ１、Ｒ２と外部電極１３１、１３２の連結部Ｃは、それより大きい幅、例えば、１００μｍの水準で形成することが好ましく、連結部Ｃを採用する場合はＥＳＬをさらに低めることができる。   When a multi-terminal structure is used for the purpose of lowering the ESL, the ESR also decreases as the number of leads increases, and the safety of the power supply circuit may decrease due to the reduced ESR. In view of such a problem, the ESR can be increased by bending the leads R1 and R2 provided in the first and second internal electrodes 121 and 122 and increasing their lengths. In this case, the ESR can be appropriately adjusted to a desired level by adjusting the length and width W of the leads R1 and R2. For example, in terms of increasing the ESR, the narrower the width W of the leads R1 and R2, the more advantageous. W can be formed. However, although not necessarily required in the present embodiment, in order to stably connect the leads R1 and R2 and the external electrodes 131 and 132, the connecting portion C between the leads R1 and R2 and the external electrodes 131 and 132 is: It is preferable to form it with a larger width, for example, a level of 100 μm. When the connecting portion C is adopted, the ESL can be further reduced.

一方、リードＲ１、Ｒ２が曲げられる形状は、その長さが増加可能な条件で多様に採用することができ、一例として、図２及び図３に図示されたように、２回曲げられて一般的に矩形状を有する電極プレートの一辺と平行な部分を有することができる。また、別途で図示してはいないが、リードＲ１、Ｒ２は、Ｓ字状、電極プレートの一辺に対して傾いた形状等を有することができる。   On the other hand, the leads R1 and R2 can be bent in various shapes under the condition that the length can be increased. As an example, the leads R1 and R2 are bent twice as shown in FIGS. In particular, it may have a portion parallel to one side of the electrode plate having a rectangular shape. Although not shown separately, the leads R1 and R2 can have an S shape, a shape inclined with respect to one side of the electrode plate, or the like.

ＥＳＲが高くなるようにリードＲ１、Ｒ２の長さを増加させる場合、ＥＳＬも増加されることができ、これによって高い周波数でデカップリング性能が低下される可能性がある。このようにＥＳＬが増加する問題を最小化するために、上述したように、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２は、積層方向視においてオーバーラップされる部分が存在するようにすることができる。即ち、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２は、上記積層方向視において隣接した異なる極性の内部電極に備えられたリードとオーバーラップされる部分が存在する。リードＲ１、Ｒ２が積層方向に沿ってオーバーラップされることによりその周波数での電流経路を減らすことができ、図４及び図５を参照してこれを具体的に説明する。   If the lengths of the leads R1, R2 are increased so that the ESR is increased, the ESL can also be increased, which may reduce the decoupling performance at a higher frequency. In order to minimize the problem of increase in ESL as described above, the leads R1 and R2 provided in the first and second internal electrodes 121 and 122 have overlapping portions in the stacking direction as described above. Can exist. That is, the leads R1 and R2 provided in the first and second internal electrodes 121 and 122 have a portion that overlaps with the leads provided in the adjacent internal electrodes of different polarities when viewed in the stacking direction. Since the leads R1 and R2 are overlapped in the stacking direction, the current path at the frequency can be reduced, which will be described in detail with reference to FIGS.

図４及び図５は、図１の積層型チップキャパシタがそれぞれ低周波及び高周波電流において動作する場合の電流経路を概略的に示したものである。この場合、第１及び第２外部電極１３１、１３２はそれぞれ（＋）及び（−）極性を有することを基準とした。まず、図４を参照すると、周波数が相対的に低い場合、第１外部電極１３１から注入された電流は、第１内部電極１２１のリードＲ１、電極プレート及び第２内部電極１２２のリードＲ２を経て第２外部電極１３２へ進行する。これとは異なって、図５を参照すると、相対的に高い周波数を有する電流は、上記オーバーラップされる部分を通じて第１内部電極１２１のリードＲ１から第２内部電極１２２のリードＲ２へ進行することができる。これによって、電流経路が短くなるので、ＥＳＬがインピーダンスに主な影響を及ぼす高周波においてＥＳＬが低く維持されることができる。   4 and 5 schematically show current paths when the multilayer chip capacitor of FIG. 1 operates at low frequency and high frequency currents, respectively. In this case, the first and second external electrodes 131 and 132 were based on having (+) and (−) polarities, respectively. First, referring to FIG. 4, when the frequency is relatively low, the current injected from the first external electrode 131 passes through the lead R1 of the first internal electrode 121, the electrode plate, and the lead R2 of the second internal electrode 122. The process proceeds to the second external electrode 132. In contrast, referring to FIG. 5, a current having a relatively high frequency travels from the lead R1 of the first internal electrode 121 to the lead R2 of the second internal electrode 122 through the overlapped portion. Can do. This shortens the current path so that the ESL can be kept low at high frequencies where the ESL has a major effect on the impedance.

一方、リードＲ１、Ｒ２が曲げられながら異種極性同士に互いにオーバーラップされることができる構造は、本実施形態のように、第１内部電極１２１のリードＲ１は、第２外部電極１３２に対応する位置またはそれより第１内部電極１２１から遠く離れた位置の電極プレートから始まって第１外部電極１３１に連結され、第２内部電極１２２のリードＲ２は、第１外部電極１３１に対応する位置またはそれより第２内部電極１２２から遠く離れた位置の電極プレートから始まって第２外部電極１３２に連結されるようにすることによって容易に具現できる。   On the other hand, in the structure in which the leads R1 and R2 can be mutually overlapped with different polarities while being bent, the lead R1 of the first internal electrode 121 corresponds to the second external electrode 132 as in this embodiment. The lead R2 of the second internal electrode 122 is connected to the first external electrode 131 at the position corresponding to the first external electrode 131 or the position thereof. It can be easily implemented by starting from an electrode plate farther away from the second internal electrode 122 and being connected to the second external electrode 132.

図２及び図３には、内部電極１個当たりに１つのリードが備えられた構造を図示しているが、リードの個数及び位置は多様に変化できる。図６乃至８は、図１の積層型チップキャパシタで採用できる内部電極の形状を概略的に示す平面図である。まず、図６に図示されたように、第１及び第２内部電極１２１、１２２は、それぞれ２つのリードＲ１、Ｒ２を備え、具体的には、キャパシタ本体１１０の第１側面に引き出された１つと、これに対向する第２側面に引き出された１つである。上述したように、リードＲ１、Ｒ２はＥＳＲを高めるために曲げられた形状であり、さらに、積層方向にオーバーラップされた構造を有することによって高周波でＥＳＬを低めることができる。   FIGS. 2 and 3 illustrate a structure in which one lead is provided for each internal electrode, but the number and position of the leads can be variously changed. 6 to 8 are plan views schematically showing shapes of internal electrodes that can be employed in the multilayer chip capacitor of FIG. First, as illustrated in FIG. 6, each of the first and second internal electrodes 121 and 122 includes two leads R <b> 1 and R <b> 2. Specifically, the first and second internal electrodes 121 and 122 are drawn to the first side surface of the capacitor body 110. And one drawn to the second side surface opposite to this. As described above, the leads R1 and R2 are bent to increase the ESR, and further, the ESL can be lowered at a high frequency by having a structure overlapped in the stacking direction.

また、上記積層方向に互いに隣接した第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２にそれぞれ連結された第１及び第２外部電極１３１、１３２は互いに隣接配置され、これによって、高周波電流により発生する磁束（ｍａｇｎｅｔｉｃ ｆｌｕｘ）が互いに相殺されてＥＳＬが減少し得る。さらに、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２は、積層方向に沿って下部から上部へ進行するほど（図６において矢印方向）上記キャパシタ本体１１０の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態、即ち、ジグザグ形態に配列されることができ、第１及び第２内部電極１２１、１２２が３個ずつ、総６個の内部電極を１つのブロックとすることによって、上記ブロックが繰り返し積層された構造となることができる。図６を基準として、上記一側縁は左端に配置された第１外部電極１３１であり、上記他側縁は右端に配置された第２外部電極１３２に該当する。   The first and second external electrodes 131 and 132 connected to the leads R1 and R2 provided on the first and second internal electrodes 121 and 122 adjacent to each other in the stacking direction are disposed adjacent to each other. The magnetic fluxes generated by the high-frequency current can cancel each other and the ESL can be reduced. Furthermore, the leads R1 and R2 provided on the first and second internal electrodes 121 and 122 progress from the lower side to the upper side in the stacking direction (in the arrow direction in FIG. 6) from one side edge of the capacitor body 110. After sequentially proceeding to the other side edge, it can be arranged in the zigzag shape again, that is, proceeding to the one side edge again, and the first and second internal electrodes 121 and 122 are three in total, six in total. By making the internal electrodes of one block into one block, a structure in which the blocks are repeatedly stacked can be obtained. With reference to FIG. 6, the one side edge corresponds to the first external electrode 131 disposed at the left end, and the other side edge corresponds to the second external electrode 132 disposed at the right end.

これとは異なって、図７に図示されたように、第１及び第２内部電極１２１、１２２は、ただ１つのリードＲ１、Ｒ２を備えることもできる。この場合、図６の例と同様に、積層方向に互いに隣接した第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２にそれぞれ連結された第１及び第２外部電極１３１、１３２は互いに隣接配置され、第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２は、積層方向に沿って下部から上部へ進行するほど（図７で矢印方向）上記キャパシタ本体１１０の一側縁から他側縁へ順次に進行した後、再び上記一側縁へ進行する形態で配列されることができる。但し、図７の例では、第１及び第２内部電極１２１、１２２が４個ずつ、総８個の内部電極を１つのブロックとすることによって上記ブロックが繰り返し積層された構造となることができる。リードＲ１、Ｒ２の数を１つに制限することにより、具現可能なＥＳＲを大きくすることができる。   In contrast, as shown in FIG. 7, the first and second internal electrodes 121 and 122 may include only one lead R1 and R2. In this case, similarly to the example of FIG. 6, the first and second external electrodes 131 and 132 respectively connected to the leads R1 and R2 provided in the first and second internal electrodes 121 and 122 adjacent to each other in the stacking direction. Are arranged adjacent to each other, and the leads R1 and R2 provided on the first and second internal electrodes 121 and 122 progress from the bottom to the top along the stacking direction (in the direction of the arrow in FIG. 7) of the capacitor body 110. After sequentially progressing from one side edge to the other side edge, it can be arranged in such a manner that it proceeds again to the one side edge. However, in the example of FIG. 7, each of the first and second internal electrodes 121 and 122 is four, and a total of eight internal electrodes are formed as one block, so that the above blocks can be repeatedly stacked. . By limiting the number of leads R1 and R2 to one, the realizable ESR can be increased.

次に、図８に図示されたように、第１及び第２内部電極１２１、１２２は、リードＲ１、Ｒ２を４個ずつ備えることができ、キャパシタ本体１１０の第１側面に引き出された２つと、これに対向する第２側面に引き出された２つである。この場合、積層方向に互いに隣接した第１及び第２内部電極１２１、１２２に備えられたリードＲ１、Ｒ２にそれぞれ連結された第１及び第２外部電極１３１、１３２は互いに隣接配置され、これによって、高周波電流により発生する磁束が互いに相殺されてＥＳＬが減少されることができる。   Next, as illustrated in FIG. 8, the first and second internal electrodes 121 and 122 may include four leads R <b> 1 and R <b> 2, each of which is drawn to the first side surface of the capacitor body 110. These are two drawn out to the second side surface facing this. In this case, the first and second external electrodes 131 and 132 respectively connected to the leads R1 and R2 provided in the first and second internal electrodes 121 and 122 adjacent to each other in the stacking direction are disposed adjacent to each other. The magnetic fluxes generated by the high-frequency currents cancel each other and the ESL can be reduced.

図９は、本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。図９において、実線で表示したのは図６の構造を有する積層型チップキャパシタであり、点線で表示したのは図６の構造においてリードを一般的な構造、即ち、曲げ及びオーバーラップ構造を採用していない積層型チップキャパシタに該当する。図９を参照すると、従来、約１１ｍΩ水準のＥＳＲは図６の構造を採用する時に約１１０ｍΩの程度で大きい幅に増加し、ＥＳＬは５９ｐＨから８１ｐＨに増加したが、ＥＳＲに比べてその増加幅は小さいことが分かる。このように、本実施形態で提案した積層型チップキャパシタを使用する場合、ＥＳＬは相対的に低い水準に維持した状態でＥＳＲを大きい幅に増加させることができる。   FIG. 9 is an impedance graph for comparing the performance of the multilayer chip capacitor according to the present invention and the prior art. In FIG. 9, the solid line indicates the multilayer chip capacitor having the structure of FIG. 6, and the dotted line indicates the lead having a general structure in the structure of FIG. 6, that is, a bending and overlapping structure. This corresponds to the multilayer chip capacitor that is not. Referring to FIG. 9, the ESR of about 11 mΩ level has increased to a large range of about 110 mΩ when the structure of FIG. 6 is used, and the ESL has increased from 59 pH to 81 pH. Is small. As described above, when the multilayer chip capacitor proposed in this embodiment is used, the ESR can be increased to a large width while the ESL is maintained at a relatively low level.

図１０は、本発明の他の実施形態による積層型チップキャパシタを示す概略的な斜視図である。また、図１１及び図１２は、図１０の積層型チップキャパシタに備えられた内部電極の形状を説明するための概略的な平面図であり、図１３は、図１２の積層型チップキャパシタが高周波電流において動作する場合の電流経路を概略的に示したものである。まず、図１０を参照すると、本実施形態による積層型チップキャパシタ２００は、キャパシタ本体２１０と、キャパシタ本体２１０の側面に形成された第１及び第２外部電極２３１、２３２と、を含む２端子の構造である。キャパシタ本体２１０は、複数の誘電体層が積層されて形成され、直方体またはこれに類似した形状を有することができる。互いに異なる極性を有する第１及び第２外部電極２３１、２３２は、キャパシタ本体の第１側面とこれに対向する第２側面にそれぞれ形成されることができる。本実施形態の場合、第１及び第２外部電極２３１、２３２は、キャパシタ本体２１０の長側面に形成されているが、これと異なって、キャパシタ本体２１０の短側面に形成されることもできる。ここで、長側面は直方体形状のキャパシタ本体２１０において長さがより長い辺を有する側面であり、短側面はこれと垂直した側面に該当する。   FIG. 10 is a schematic perspective view showing a multilayer chip capacitor according to another embodiment of the present invention. 11 and 12 are schematic plan views for explaining the shape of the internal electrode provided in the multilayer chip capacitor of FIG. 10, and FIG. 13 is a diagram showing the high frequency of the multilayer chip capacitor of FIG. Fig. 3 schematically shows a current path when operating with current. First, referring to FIG. 10, the multilayer chip capacitor 200 according to the present embodiment has a two-terminal structure including a capacitor body 210 and first and second external electrodes 231 and 232 formed on a side surface of the capacitor body 210. Structure. The capacitor body 210 is formed by laminating a plurality of dielectric layers, and may have a rectangular parallelepiped shape or a similar shape. The first and second external electrodes 231 and 232 having different polarities may be formed on the first side surface of the capacitor body and the second side surface facing the first side surface, respectively. In the present embodiment, the first and second external electrodes 231 and 232 are formed on the long side surface of the capacitor body 210, but may be formed on the short side surface of the capacitor body 210. Here, the long side surface is a side surface having a longer side in the rectangular parallelepiped capacitor main body 210, and the short side surface corresponds to a side surface perpendicular thereto.

図１１を参照して内部電極に対して説明すると、第１及び第２内部電極２２１、２２２は電極プレートとリードＲ１、Ｒ２を備え、以前の実施形態と同様に、第１及び第２内部電極２２１、２２２に備えられたリードＲ１、Ｒ２は曲げた形状で積層方向にオーバーラップされる領域を有する。この場合、リードＲ１、Ｒ２は、積層方向視において長方形形状である電極プレートの上記第１及び第２側面に垂直した面から延長されることができる。   Referring to FIG. 11, the first and second inner electrodes 221 and 222 include an electrode plate and leads R1 and R2, and the first and second inner electrodes are the same as in the previous embodiment. Leads R1 and R2 provided in 221 and 222 have a bent shape and an overlapping region in the stacking direction. In this case, the leads R1 and R2 can be extended from surfaces perpendicular to the first and second side surfaces of the electrode plate having a rectangular shape when viewed in the stacking direction.

一方、図１２に図示されたように、第１及び第２内部電極２２１、２２２に備えられたリードＲ１、Ｒ２は、積層方向視において長方形形状である電極プレートの上記第１及び第２側面に向かう面から延長されることもできる。この場合は、上述した例と異なって、互いに同一極性のリードＲ１、Ｒ２がオーバーラップされる。即ち、第１内部電極２２１のリードＲ１は、第２内部電極２２２を介して隣接した他の第１内部電極２２１のリードＲ１とオーバーラップされる。同一極性のリードがオーバーラップされる場合、図１３に示されたように、高い周波数の電流は第１内部電極２２１のリードＲ１から隣接した他の第１内部電極２２１のリードＲ１へオーバーラップ領域を経ることなく進行することができ、これによって、電流経路が短くなってＥＳＬ減少効果を得ることができる。この場合、第１及び第２内部電極２２１、２２２のリードＲ１、Ｒ２において高周波電流の経路として提供される部分、即ち、上記第１及び第２側面に垂直な部分のうち、第１及び第２外部電極２３１、２３２にそれぞれ連結された部分の幅を上記第１及び第２側面に平行な部分より大きくすることによってＥＳＬをさらに低めることができる。   On the other hand, as shown in FIG. 12, the leads R1 and R2 provided on the first and second internal electrodes 221 and 222 are formed on the first and second side surfaces of the electrode plate having a rectangular shape when viewed in the stacking direction. It can also be extended from the facing side. In this case, unlike the example described above, leads R1 and R2 having the same polarity are overlapped with each other. That is, the lead R1 of the first internal electrode 221 overlaps the lead R1 of another adjacent first internal electrode 221 through the second internal electrode 222. When leads of the same polarity are overlapped, as shown in FIG. 13, the high frequency current is overlapped from the lead R1 of the first internal electrode 221 to the lead R1 of another adjacent first internal electrode 221. Thus, the current path is shortened and an ESL reduction effect can be obtained. In this case, the first and second of the portions provided as high-frequency current paths in the leads R1 and R2 of the first and second internal electrodes 221 and 222, that is, the portions perpendicular to the first and second side surfaces. The ESL can be further reduced by making the width of the portion connected to each of the external electrodes 231 and 232 larger than the portion parallel to the first and second side surfaces.

図１４は、本発明と従来技術による積層型チップキャパシタの性能を比較するためのインピーダンスグラフである。図１４において、実線で表示したのは図１２の構造を有する積層型チップキャパシタであり、点線で表示したのは図１２の構造においてリード無しに電極プレートが外部電極と直接接触する積層型チップキャパシタに該当する。図１４を参照すると、従来、約６．３ｍΩ水準のＥＳＲは、図１２の構造を採用する時に約１０９ｍΩ程度で大きい幅に増加し、ＥＳＬは１０８ｐＨから１１０ｐＨに小幅増加したが、ＥＳＲに比べてその増加幅は非常に小さいことが分かる。   FIG. 14 is an impedance graph for comparing the performance of the multilayer chip capacitor according to the present invention and the prior art. In FIG. 14, the solid line represents the multilayer chip capacitor having the structure of FIG. 12, and the dotted line represents the multilayer chip capacitor in which the electrode plate is in direct contact with the external electrode without a lead in the structure of FIG. It corresponds to. Referring to FIG. 14, the conventional ESR of about 6.3 mΩ level increases to a large width at about 109 mΩ when the structure of FIG. 12 is adopted, and the ESL increases slightly from 108 pH to 110 pH. It can be seen that the increase is very small.

本発明は、上述した実施形態及び添付された図面によって限定されるものではなく、添付された請求範囲によって限定される。従って、請求範囲に記載の本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者には自明であり、これも添付された請求範囲に記載された技術的思想に属する。   The present invention is not limited by the above-described embodiments and the accompanying drawings, but is limited by the appended claims. Accordingly, it is obvious to those skilled in the art that various forms of substitution, modification, and change are possible without departing from the technical idea of the present invention described in the claims. This also belongs to the technical idea described in the appended claims.

１１０、２１０ キャパシタ本体
１２１、２２１ 第１内部電極
１２２、２２２ 第２内部電極
１３１、２３１ 第１外部電極
１３２、２３２ 第２外部電極
Ｒ１、Ｒ２ リード
Ｃ 連結部
Ｗ リード幅 110, 210 Capacitor body 121, 221 First internal electrode
122, 222 Second internal electrode
131, 231 First external electrode
132, 232 Second external electrode
R1, R2 lead
C connecting part
W Lead width

Claims (21)

複数の誘電体層が積層された構造を有するキャパシタ本体と、
前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、
前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されて前記第１及び第２外部電極とそれぞれ連結されたリードを備える第１及び第２内部電極と、を含み、
前記第１及び第２内部電極に備えられたリードは１回以上曲げられた形状を有し、前記積層方向視において隣接した異なる極性または同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は２０〜６０μｍであることを特徴とする積層型チップキャパシタ。 A capacitor body having a structure in which a plurality of dielectric layers are laminated;
First and second external electrodes formed on an external surface of the capacitor body and having different polarities;
The capacitor body is disposed opposite to each other through the dielectric layer, and is connected to the first and second external electrodes extending from the electrode plate and forming the capacitance, respectively. First and second internal electrodes with leads, and
The leads provided in the first and second internal electrodes have a shape bent one or more times, and are overlapped with the leads provided in the internal electrodes having different polarities or the same polarity adjacent in the stacking direction view. that portion is present, multilayer chip capacitors width of the lead, characterized in 20~60μm der Rukoto. 前記電極プレートは、前記積層方向視において長方形の形状を有し、前記リードは前記長方形の一辺と平行な部分を有することを特徴とする請求項１に記載の積層型チップキャパシタ。   2. The multilayer chip capacitor according to claim 1, wherein the electrode plate has a rectangular shape as viewed in the stacking direction, and the lead has a portion parallel to one side of the rectangle. 前記オーバーラップされる部分は、前記長方形の一辺と平行な部分に含まれることを特徴とする請求項２に記載の積層型チップキャパシタ。   The multilayer chip capacitor according to claim 2, wherein the overlapped portion is included in a portion parallel to one side of the rectangle. 前記第１及び第２内部電極に備えられたリードと、前記第１及び第２外部電極それぞれとの連結領域に前記リードより大きい幅を有するように形成された連結部と、をさらに含むことを特徴とする請求項１に記載の積層型チップキャパシタ。   And a lead provided in the first and second internal electrodes, and a connecting part formed to have a larger width than the lead in a connecting region between the first and second external electrodes. The multilayer chip capacitor according to claim 1, wherein: 前記第１及び第２外部電極は、前記キャパシタ本体の一面及びこれに対向する面にそれぞれ複数個ずつ備えられ、交互に配置されたことを特徴とする請求項１に記載の積層型チップキャパシタ。   2. The multilayer chip capacitor according to claim 1, wherein a plurality of the first and second external electrodes are provided on one surface of the capacitor body and a surface facing the capacitor body, and are alternately arranged. 前記第１及び第２外部電極は、前記キャパシタ本体の一面及びこれに対向する面にそれぞれ４個ずつ配置されたことを特徴とする請求項５に記載の積層型チップキャパシタ。 6. The multilayer chip capacitor according to claim 5 , wherein four first and second external electrodes are disposed on one surface of the capacitor main body and four surfaces facing the first and second external electrodes, respectively. 前記第１外部電極と向き合う位置には前記第２外部電極が形成されたことを特徴とする請求項５または６に記載の積層型チップキャパシタ。 The multilayer chip capacitor of claim 5 or 6 at a position facing the first external electrode and said second external electrode is formed. 前記積層方向に互いに隣接した第１及び第２内部電極に備えられたリードにそれぞれ連結された第１及び第２外部電極は互いに隣接配置されたことを特徴とする請求項５または６に記載の積層型チップキャパシタ。 According to claim 5 or 6 the first and second external electrodes, characterized in that disposed adjacent to each other, which are respectively connected to leads provided on the first and second internal electrodes adjacent to each other in the stacking direction Multilayer chip capacitor. 前記第１及び第２内部電極は、前記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ１個ずつ備えることを特徴とする請求項８に記載の積層型チップキャパシタ。 9. The multilayer chip capacitor according to claim 8 , wherein each of the first and second internal electrodes includes one lead extending in one surface of the capacitor main body and a surface facing the capacitor main body. 前記第１及び第２内部電極に備えられたリードは、前記積層方向に沿って下部から上部へ進行するほど前記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び前記一側縁へ進行する形態で配列されたことを特徴とする請求項９に記載の積層型チップキャパシタ。 The leads provided in the first and second internal electrodes sequentially advance from one side edge to the other side edge of the capacitor body as the value advances from the lower part to the upper part along the stacking direction, and then the one side again. The multilayer chip capacitor according to claim 9 , wherein the multilayer chip capacitor is arranged in a form that proceeds to an edge. 前記第１及び第２内部電極がそれぞれ３個ずつ、総６個の内部電極が１つのブロックを成し、前記ブロックが繰り返し積層されることを特徴とする請求項１０に記載の積層型チップキャパシタ。 11. The multilayer chip capacitor according to claim 10 , wherein each of the first and second internal electrodes is three, and a total of six internal electrodes form one block, and the blocks are repeatedly stacked. . 前記第１及び第２内部電極は、前記キャパシタ本体の一面方向に延長されたリードを１個ずつ備えることを特徴とする請求項８に記載の積層型チップキャパシタ。 9. The multilayer chip capacitor of claim 8 , wherein each of the first and second internal electrodes includes one lead extending in one direction of the capacitor body. 前記第１及び第２内部電極に備えられたリードは、前記積層方向に沿って下部から上部へ進行するほど前記キャパシタ本体の一側縁から他側縁へ順次に進行した後、再び前記一側縁へ進行する形態で配列されたことを特徴とする請求項１２に記載の積層型チップキャパシタ。 The leads provided in the first and second internal electrodes sequentially advance from one side edge to the other side edge of the capacitor body as the value advances from the lower part to the upper part along the stacking direction, and then the one side again. The multilayer chip capacitor according to claim 12 , wherein the multilayer chip capacitor is arranged in a form that proceeds to an edge. 前記第１及び第２内部電極がそれぞれ４個ずつ、総８個の内部電極が１つのブロックを成し、前記ブロックが繰り返し積層されることを特徴とする請求項１３に記載の積層型チップキャパシタ。 14. The multilayer chip capacitor according to claim 13 , wherein each of the first and second internal electrodes is four, and a total of eight internal electrodes form one block, and the blocks are repeatedly stacked. . 前記第１及び第２内部電極は、前記キャパシタ本体の一面及びこれに対向する面方向に延長されたリードをそれぞれ２個ずつ備えることを特徴とする請求項８に記載の積層型チップキャパシタ。 9. The multilayer chip capacitor according to claim 8 , wherein each of the first and second internal electrodes includes two leads each extending in one surface of the capacitor main body and a surface facing the capacitor body. 複数の誘電体層が積層された構造を有するキャパシタ本体と、
前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、
前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されてそれぞれ前記第１及び第２外部電極と連結されたリードを備える第１及び第２内部電極と、を含み、
前記リードは１回以上曲げられた形状を有し、前記積層方向視において隣接した異なる極性または同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は２０〜６０μｍであり、前記第１内部電極に備えられたリードは、前記電極プレートの前記第２外部電極に対応する位置またはそれより前記第１内部電極から遠く離れた位置で延長されて前記第１外部電極と連結され、前記第２内部電極に備えられたリードは、前記電極プレートの前記第１外部電極に対応する位置またはそれより前記第２内部電極から遠く離れた位置で延長されて前記第２外部電極と連結されたことを特徴とする積層型チップキャパシタ。 A capacitor body having a structure in which a plurality of dielectric layers are laminated;
First and second external electrodes formed on an external surface of the capacitor body and having different polarities;
The capacitor body is disposed opposite to each other through the dielectric layer, and is extended from the electrode plate and connected to the first and second external electrodes, respectively, forming a capacitance. First and second internal electrodes with leads, and
The lead will have a one or more curved shape, wherein the portion is read overlaps provided inside electrodes of different polarity or the same polarity adjacent exists in the stacking direction as viewed, the width of the lead The lead provided in the first internal electrode is extended in a position corresponding to the second external electrode of the electrode plate or a position farther away from the first internal electrode than the first internal electrode. The lead connected to the first external electrode and provided in the second internal electrode is extended at a position corresponding to the first external electrode of the electrode plate or a position farther away from the second internal electrode than the lead. A multilayer chip capacitor connected to a second external electrode. 複数の誘電体層が積層された構造を有するキャパシタ本体と、A capacitor body having a structure in which a plurality of dielectric layers are laminated;
前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、First and second external electrodes formed on an external surface of the capacitor body and having different polarities;
前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されてそれぞれ前記第１及び第２外部電極と連結されたリードを備える第１及び第２内部電極と、を含み、The capacitor body is disposed opposite to each other through the dielectric layer, and is extended from the electrode plate and connected to the first and second external electrodes, respectively, forming a capacitance. First and second internal electrodes with leads, and
前記キャパシタ本体は直方体形状を有し、前記第１及び第２外部電極は前記キャパシタ本体の第１側面とこれに対向する第２側面にそれぞれ形成され、The capacitor body has a rectangular parallelepiped shape, and the first and second external electrodes are respectively formed on a first side surface of the capacitor body and a second side surface opposite thereto.
前記第１及び第２内部電極に備えられたリードは、１回以上曲げられた形状を有し、前記積層方向視において隣接した同一の極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は２０〜６０μｍであることを特徴とする積層型チップキャパシタ。The lead provided in the first and second internal electrodes has a shape bent at least once, and overlaps with the lead provided in the adjacent internal electrode of the same polarity in the stacking direction view. And the width of the lead is 20 to 60 μm. 複数の誘電体層が積層された構造を有するキャパシタ本体と、A capacitor body having a structure in which a plurality of dielectric layers are laminated;
前記キャパシタ本体の外部面に形成され、互いに異なる極性を有する第１及び第２外部電極と、First and second external electrodes formed on an external surface of the capacitor body and having different polarities;
前記キャパシタ本体の内部に前記誘電体層を介して互いに対向して配置され、それぞれ静電容量を形成する電極プレートと前記電極プレートから延長されてそれぞれ前記第１及び第２外部電極と連結されたリードを備える第１及び第２内部電極と、を含み、The capacitor body is disposed opposite to each other through the dielectric layer, and is extended from the electrode plate and connected to the first and second external electrodes, respectively, forming a capacitance. First and second internal electrodes with leads, and
前記キャパシタ本体は直方体形状を有し、前記第１及び第２外部電極は前記キャパシタ本体の第１側面とこれに対向する第２側面にそれぞれ形成され、The capacitor body has a rectangular parallelepiped shape, and the first and second external electrodes are respectively formed on a first side surface of the capacitor body and a second side surface opposite thereto.
前記第１及び第２内部電極に備えられたリードは、１回以上曲げられた形状を有し、前記積層方向視において隣接した異なる極性の内部電極に備えられたリードとオーバーラップされる部分が存在し、前記リードの幅は２０〜６０μｍであることを特徴とする積層型チップキャパシタ。The leads provided in the first and second internal electrodes have a shape bent one or more times, and a portion overlapping with the leads provided in adjacent internal electrodes of different polarities in the stacking direction view. The multilayer chip capacitor according to claim 1, wherein the lead has a width of 20 to 60 μm. 前記第１及び第２内部電極に備えられた電極プレートは、前記積層方向視において長方形形状を有し、前記第１及び第２内部電極に備えられたリードは、それぞれ前記第１側面及び第２側面に垂直である前記電極プレートの面から延長されたことを特徴とする請求項１７または請求項１８に記載の積層型チップキャパシタ。The electrode plates provided on the first and second internal electrodes have a rectangular shape as viewed in the stacking direction, and the leads provided on the first and second internal electrodes respectively include the first side surface and the second side electrode. The multilayer chip capacitor according to claim 17, wherein the multilayer chip capacitor is extended from a surface of the electrode plate that is perpendicular to a side surface. 前記第１及び第２内部電極に備えられた電極プレートは、前記積層方向視において長方形形状を有し、前記第１及び第２内部電極に備えられたリードは、それぞれ前記第１側面及び第２側面に向かう前記電極プレートの面から延長されたことを特徴とする請求項１７または請求項１８に記載の積層型チップキャパシタ。The electrode plates provided on the first and second internal electrodes have a rectangular shape as viewed in the stacking direction, and the leads provided on the first and second internal electrodes respectively include the first side surface and the second side electrode. 19. The multilayer chip capacitor according to claim 17, wherein the multilayer chip capacitor is extended from a surface of the electrode plate toward a side surface. 前記第１及び第２内部電極に備えられたリードは、前記第１及び第２側面に垂直な部分のうち前記第１及び第２外部電極とそれぞれ連結された部分が前記第１及び第２側面に平行な部分より大きい幅を有することを特徴とする請求項１７または請求項１８に記載の積層型チップキャパシタ。The leads provided in the first and second internal electrodes have portions connected to the first and second external electrodes in portions perpendicular to the first and second side surfaces, respectively. 19. The multilayer chip capacitor according to claim 17, wherein the multilayer chip capacitor has a larger width than a portion parallel to the multilayer chip capacitor.
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