KR102029498B1 - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것으로, 본 발명의 일 실시 예를 따르는 적층 세라믹 전자 부품은, 제1 및 제2 전극 판 및 상기 제1 및 제2 전극 판에 연결되고 상기 세라믹 본체의 일면으로 노출되고 절곡된 형상을 포함하는 제1 및 제2 리드부를 포함하고, 상기 제1 리드부는 상기 제2 전극 판과 중첩되고, 상기 제2 리드부는 상기 제1 전극 판과 중첩되는 제1 및 제2 내부 전극을 포함한다.
Description
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.
상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
상기 적층 세라믹 커패시터는 회로에서 전압 노이즈를 억제하는 역할을 수행할 수 있다. 고주파 환경에서 사용되는 경우에는 등가 직렬 인덕턴스(이하, 'ESL'이라 함. ESL: Equivalent Serial Inductance)은 낮은 것이 바람직하며, 등가직렬저항(이하, 'ESR'이라 함. ESR: Equivalent Series Resistor)은 일정 수준 이상을 확보하여 안정성을 도모할 필요가 있다. 그러나, ESR과 ESL은 도전 라인이 길어질수록 증가되는 경향을 보이므로, 일반적으로, ESL을 낮출 경우, ESR도 함께 낮아진다. 따라서, ESL을 낮게 유지하면서 ESR을 증가시키는 것이 요구된다.
이와 같이, 적층 세라믹 전자 부품에서는 ESL 및 ESR을 다양하게 조절하는 것이 필요하다.
아래의 선행기술문헌은 ESR 및 ESL 조절을 목적으로 하는 적층형 칩 커패시터에 관한 발명을 개시하고 있다.
본 발명의 일 실시 예의 목적은 낮은 ESL 및 높은 용량을 갖는 적층 세라믹 전자 부품 및 그 실장 기판을 제안하는 것이다.
본 발명의 일 실시 예를 따르는 적층 세라믹 전자 부품은, 제1 및 제2 전극 판 및 상기 제1 및 제2 전극 판에 연결되고 상기 세라믹 본체의 일면으로 노출되고 절곡된 형상을 포함하는 제1 및 제2 리드부를 포함하고, 상기 제1 리드부는 상기 제2 전극 판과 중첩되고, 상기 제2 리드부는 상기 제1 전극 판과 중첩되는 제1 및 제2 내부 전극을 포함한다.
본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품의 실장 기판에 실장되는 적층 세라믹 전자 부품은, 제1 및 제2 전극 판 및 상기 제1 및 제2 전극 판에 연결되고 상기 세라믹 본체의 일면으로 노출되고 절곡된 형상을 포함하는 제1 및 제2 리드부를 포함하고, 상기 제1 리드부는 상기 제2 전극 판과 중첩되고, 상기 제2 리드부는 상기 제1 전극 판과 중첩되는 제1 및 제2 내부 전극을 포함한다.
본 발명의 일 실시 예에 따르는 적층 세라믹 전자 부품 및 그 실장 기판을 제공함으로써 낮은 ESL 및 높은 용량을 갖도록 하고자 한다.
도 1은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 사시도이다.
도 2는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 적층관계를 도시한 평면도이다.
도 3 내지 5는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품에 적층되는 제1 및 제2 내부 전극이 배치된 유전체층의 평면도이다.
도 6은 본 발명의 실시 예를 따르지 않는 적층 세라믹 전자 부품에 적층되는 제1 및 제2 내부 전극이 배치된 유전체층의 평면도이다.
도 7 내지 9는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품에 적층되는 제1 및 제2 내부 전극이 배치된 유전체층의 평면도이다.
도 10은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 사시도이다.
도 11은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 실장 기판의 사시도이다.
도 2는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 적층관계를 도시한 평면도이다.
도 3 내지 5는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품에 적층되는 제1 및 제2 내부 전극이 배치된 유전체층의 평면도이다.
도 6은 본 발명의 실시 예를 따르지 않는 적층 세라믹 전자 부품에 적층되는 제1 및 제2 내부 전극이 배치된 유전체층의 평면도이다.
도 7 내지 9는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품에 적층되는 제1 및 제2 내부 전극이 배치된 유전체층의 평면도이다.
도 10은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 사시도이다.
도 11은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 실장 기판의 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다. 또한, 설명에 앞서, 본 발명의 방향에 대해 정의하면 도 1에 나타난 L은 길이 방향이고, W는 폭 방향이며, T는 두께 방향을 의미한다.
적층 세라믹 전자 부품
도 1은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 사시도이고, 도 2는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 적층 관계를 도시한 평면도이고, 도 3 내지 5는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)에 적층되는 제1 및 제2 내부 전극(121, 122)이 배치된 유전체층(111)의 평면도이다.
도 1 내지 5를 참조하면, 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 유전체층(111)을 포함하는 세라믹 본체(110) 및 상기 유전체층(111)을 사이에 두고 배치된 제1 및 제2 내부 전극(121, 122);을 포함하고, 상기 제1 내부 전극(121)은 제1 전극 판(131) 및 상기 제1 전극 판(131)에 연결되고 상기 세라믹 본체(110)의 일면으로 노출되고 절곡된 형상을 포함하는 제1 리드부(141)를 포함하고, 상기 제2 내부 전극(122)은 제2 전극 판(132) 및 상기 제2 전극 판(132)에 연결되고 상기 세라믹 본체(110)의 일면으로 노출되고 절곡된 형상을 포함하는 제2 리드부(142)를 포함하고, 상기 제1 리드부(141)는 상기 제2 전극 판(132)과 중첩되고, 상기 제2 리드부는 상기 제1 전극 판(131)과 중첩된다.
도 1에 도시된 세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111)은 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다. 이때, 세라믹 본체(110)는 육면체 형상을 가질 수 있다.
도 2를 참조하면, 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)은 유전체층(111)과 유전체층(111)의 상면에 배치된 제1 및 제2 내부 전극(121, 122)이 적층되어 있다. 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 교대로 배치되고, 유전체층(111)의 일 변으로 노출되도록 배치된다. 적층되는 유전체층(111) 및 제1 및 제2 내부 전극(121, 122)은 다양하게 변경될 수 있으며 도 2의 실시 예에 한정되는 것은 아니다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다. 또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요 시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트에 서로 이격되도록 형성될 수 있다.
제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 전극 판(131, 132)과 제1 및 제2 리드부(141, 142)를 포함한다. 제1 및 제2 전극 판(131, 132)은 유전체층(111)을 사이에 두고 중첩되도록 배치된다. 제1 및 제2 내부 전극(121, 122)은 제1 및 제2 리드부(141, 142)를 통하여 제1 및 제2 외부 전극(151, 152)과 전기적으로 접속하게 되고, 제1 및 제2 외부 전극(151, 152)에 의해 서로 다른 전류가 인가된다. 이때, 제1 및 제2 전극 판(131, 132)이 중첩된 부분에 의해 용량이 형성된다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)은 제1 및 제2 리드부(141, 142)를 포함한다. 도 2를 참조하면, 제1 리드부(141)는 세라믹 본체(110)의 동일한 측면으로 노출되지만, 세라믹 본체의 폭(W) 방향을 기준으로 할 때, 노출되는 위치가 서로 다를 수 있다. 도 2를 참조하면, 세라믹 본체(110)의 일 측면으로 노출되는 위치가 서로 다른 2가지 형태의 제1 리드부(141)가 개시되어 있다. 다만, 본 발명이 상기 실시 예에 한정하는 것은 아니며, 다양한 노출 위치를 가질 수 있다. 이러한 점은 제2 리드부(142)에 대해서도 동일하게 적용된다.
적층 세라믹 전자 부품(100)에 있어서, ESL을 낮추기 위한 목적으로 다 단자 구조를 사용할 경우, 리드의 개수가 늘어남에 따라 ESR 역시 감소하며, 이렇게 감소된 ESR에 의해 전원 공급 회로의 안정성이 저하될 수 있다. 이러한 문제를 감안하여 제1 및 제2 내부 전극(121, 122)에 구비된 제1 및 제2 리드부(141, 142)를 절곡시켜 그 길이를 증가시킴으로써 ESR의 감소를 최소화할 수 있다. 다시 말하면, 제1 및 제2 리드부(141, 142)의 길이와 폭을 조절함으로써 ESR을 원하는 수준으로 적절히 조절할 수 있다. 예컨대, 제1 및 제2 리드부(141, 142) 의 폭을 좁게하여 ESR을 증가시킬 수 있다. 스크린 프린팅 공정에서 안정적으로 구현 가능한 수준인 30 ~ 50㎛ 정도로 제1 및 제2 리드부(141, 142)의 폭을 형성할 수 있다.
도 3을 참조하면, 제1 및 제2 리드부(141, 142)의 폭은 제1 및 제2 전극 판(131, 132)의 폭 보다 작기 때문에 ESR 감소를 방지할 수 있다. 또한, 상기 제1 및 제2 리드부(141, 142)는 절곡된 부분 A 및 B를 포함한다. 절곡된 부분은 제1 및 제2 리드부(141, 142)의 길이를 증가시키기 때문에 ESR 감소를 방지하게 된다.
절곡된 부분은 제1 및 제2 리드부(141, 142)의 길이가 증가될 수 있도록 다양하게 변형될 수 있다. 일 예로, 도 3에 도시된 것과 같이 절곡된 부분(A, B)을 2개 포함할 수 있다. 제1 및 제2 전극 판(131, 132)은 사각형 형상을 가질 수 있으며, 상기 제1 및 제2 리드부(141, 142)는 상기 제1 및 제2 전극 판(131, 132)의 일 변과 평행한 부분을 가질 수 있다. 따로 도시하지는 않았으나, 제1 및 제2 리드부(141, 142)는 S자 형상 또는 제1 및 제2 전극 판(131, 132)의 일 변에 대하여 기울어진 형상 등을 가질 수 있다.
도 3에 의하면 제1 및 제2 리드부(141, 142)는 각각 제2 및 제1 전극 판(132, 131)의 길이 방향의 변에서 연장하여 배치된다. 또한, 상기 세라믹 본체(110)의 폭-길이 단면을 기준으로 할 때, 상기 제1 및 제2 리드부(141, 142)는 각각 상기 제1 및 제2 전극 판의 폭과 동일한 범위에서 배치될 수 있다. 또한, 절곡된 부분은 90도 각도로 구부러진 것일 수 있다. 이는 제1 및 제2 리드부(141, 142)가 유전체층(111)의 외부로 벗어나 배치되어 전기적 쇼트가 발생하는 문제를 방지하고, 제품 설계 및 제품 제조 공정상 편의를 위함이다.
도 4에 의하면, 제1 및 제2 리드부(141, 142)는 상기 세라믹 본체(110)의 폭-길이 단면을 기준으로 할 때, 상기 제1 및 제2 리드부(141, 142)는 각각 상기 제1 및 제2 전극 판의 폭 범위보다 좁은 범위에서 배치될 수 있다. 이는 제1 및 제2 리드부(141, 142)가 유전체층(111)의 외부로 벗어나 배치되어 전기적 쇼트가 발생하는 문제를 방지하기 위함이다.
제1 및 제2 리드부(141, 142)는 절곡된 부분을 2회 이상 포함할 수 있다. 도 5는 절곡된 부분을 C, D, E, F로 각각 4회 포함하는 제1 및 제2 리드부(141, 142)를 도시하고 있다. 이와 같이 제1 및 제2 리드부(141, 142)를 절곡시켜 그 길이를 증가시킴으로써 ESR의 감소를 최소화할 수 있다.
한편, 상기 제1 및 제2 리드부(141, 142)를 각각 제2 및 제1 전극 판(132, 131)에 중첩하도록 배치하면 ESL을 낮추면서 용량을 증가시킬 수 있다. 이와 같이 배치함으로써 제1 및 제2 리드부(141, 142)가 용량 형성에 기여할 수 있게 되고 주파수의 전류 경로를 줄일 수 있어 ESL 등의 전기적 특성이 개선된다. 제1 및 제2 내부 전극(121, 122)을 통해 흐르는 전류는 일정한 조건하에서 제1 및 제2 리드부(141, 142)와 제1 및 제2 전극 판(131, 132)이 중첩되는 부분을 통하여 흐를 수 있기 때문에 전류 경로가 짧아지게 되어 ESL이 낮게 유지될 수 있다.
도 3에 도시된 바와 같이, 제1 및 제2 리드부(141, 142)는 제1 및 제2 전극 판(131, 132)으로부터 연장되어 배치되어 첫 번째 절곡 부분 A를 가질 수 있고, 이후 제1 및 제2 전극 판(131, 132)의 폭 방향과 평행한 부분을 가질 수 있다. 이후 제1 및 제2 전극 판(131, 132)의 폭 범위 내에서 두 번째 절곡 부분 B를 가질 수 있다. 제1 및 제2 리드부(141, 142)가 각각 제2 및 제1 전극 판(132, 131)과 중첩되는 부분은, 상기 첫 번째 절곡 부분 A 이전에 위치하는 제1 및 제2 전극 판(131, 132)의 길이 방향과 평행한 부분에 한정될 수 있다 (도 7 및 도 8 참조). 또는, 제1 및 제2 리드부(141, 142)가 각각 제2 및 제1 전극 판(132, 131)과 중첩되는 부분은, 상기 첫 번째 절곡 부분 A 및 두 번째 절곡 부분 B 사이에 위치하는 제1 및 제2 전극 판(131, 132)의 폭 방향과 평행한 부분을 포함할 수 있다 (도 3 및 도 9 참조).
표 1은 제1 및 제2 리드부(141, 142)가 제2 및 제1 전극 판(132, 131)과 중첩되는 정도에 따른 ESL 및 용량의 변화를 보여주는 데이터이다.
표 1의 비교 예 및 실시 예 1 내지 3은, 칩 사이즈 1.0mm ×0.5mm, 제1 및 제2 리드부(141, 142)의 폭은 50μｍ인 적층 세라믹 전자 부품(100)을 사용하였다. ESL은 자기 공진 주파수(SRF: Self Resonance Frequency)에서 3GHz까지의 ESL의 평균 값을 표시하였고, 용량은 30kHz에서 자기 공진 주파수(SRF: Self Resonance Frequency)까지의 용량의 평균 값을 표시하였다.
도 6 내지 도 9는 상기 비교 예 및 실시 예 1 내지 3을 도시하고 있다. 도 6은 비교 예에 사용된 적층 세라믹 전자 부품(100)의 제1 및 제2 리드부(141, 142) 및 제2 및 제1 전극 판(132, 131)의 중첩 영역을 도시한 것으로, 본 발명의 실시 예에 해당하지 않는다. 비교 예에 사용된 적층 세라믹 전자 부품(100)은 제1 및 제2 리드부(141, 142)가 제2 및 제1 전극 판(132, 131)과 중첩되지 않는다. 도 7 내지 도 9는 각각 실시 예 1 내지 3에 사용된 적층 세라믹 전자 부품(100)의 제1 및 제2 리드부(141, 142) 및 제2 및 제1 전극 판(132, 131)의 중첩 영역을 도시한 것이다. 도 7 내지 도 9를 참조하면, 실시 예 1이 중첩 면적이 가장 작고, 실시 예 3이 중첩 면적이 가장 크다.
| 비교 예 및 실시 예 번호 | ESL (pH) | 용량 (nF) |
| 비교 예 | 202 | 44 |
| 실시 예 1 | 193 | 46 |
| 실시 예 2 | 184 | 48 |
| 실시 예 3 | 153 | 53 |
표 1에 의하면, 제1 및 제2 리드부(141, 142)와 제2 및 제1 전극 판(132, 131)의 중첩 영역이 없는 비교 예에서 ESL이 202 pH로 가장 큰 값을 가지며, 용량은 44 nF로 가장 작은 값을 갖는다.
실시 예 1 내지 3은 모두 ESL이 200 pH 미만의 값을 가지며, 용량은 45 nF 초과의 값을 갖는다. 또한, 중첩된 면적이 넓을 수록 ESL이 작아지고 용량이 커지는 것을 알 수 있다. 결과적으로, 제1 및 제2 리드부(141, 142)와 제2 및 제1 전극 판(132, 131)의 중첩 영역을 조절함으로써 ESL 및 용량을 조절할 수 있게 된다.
도 10은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품(100)의 사시도이다. 도 10을 참조하면, 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 상기 세라믹 본체(110)의 외부 면에서, 상기 제1 및 제2 리드부(141, 142)의 노출된 부분과 각각 연결되도록 배치된 제1 및 제2 외부 전극(151, 152)을 더 포함할 수 있다. 제1 및 제2 외부 전극(151, 152)은 제1 및 제2 리드부(141, 142)와 연결됨으로써 제1 및 제2 내부 전극(121, 122)과 전기적으로 연결된다.
제1 및 제2 외부 전극(151, 152)은 길이 방향 양 측면을 통해 노출된 제1 및 제2 리드부(141, 142)를 덮어 각각 전기적으로 접속되도록 세라믹 본체(110)의 길이 방향 양 측면에 각각 형성될 수 있다.
이러한 제1 및 제2 외부 전극(151, 152)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(151, 152) 상에는 필요 시 제1 및 제2 도금층(미 도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(151, 152) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 전자 부품(100)을 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
본 발명은 도 2 내지 5 및 도 10에 도시된 실시 예에 한정하는 것은 아니며, 제1 및 제2 리드부(141, 142)의 개수 및 위치는 다양하게 변화될 수 있다. 또한, 이에 따라 제1 및 제2 외부 전극(151, 152)의 개수 및 위치도 다양하게 변화될 수 있다.
적층 세라믹 전자 부품의 실장 기판
도 11은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 실장 기판(200)의 사시도이다.
도 11을 참조하면, 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 실장 기판(200)은, 인쇄회로기판(210), 상기 인쇄회로기판(210)의 일면에 배치된 제1 및 제2 기판 전극(211, 212) 및 상기 인쇄회로기판(210)에 실장되고, 상기 제1 및 제2 기판 전극(211, 212)과 전기적으로 접속된 적층 세라믹 전자 부품(100)을 포함한다. 상기 적층 세라믹 전자 부품(100)은, 유전체층(111)을 포함하는 세라믹 본체(110), 상기 유전체층(111)을 사이에 두고 배치된 제1 및 제2 내부 전극(121, 122) 및 상기 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(151, 152)을 포함하고, 상기 제1 내부 전극(121)은 제1 전극 판(131) 및 상기 제1 전극 판(131)에 연결되고 상기 세라믹 본체(110)의 일면으로 노출되어 상기 제1 외부 전극(151)과 연결되고 절곡된 형상을 포함하는 제1 리드부(141)를 포함하고, 상기 제2 내부 전극(122)은 제2 전극 판(132) 및 상기 제2 전극 판(132)에 연결되고 상기 세라믹 본체(110)의 일면으로 노출되어 상기 제2 외부 전극(152)과 연결되고 절곡된 형상을 포함하는 제2 리드부(142)를 포함하고, 상기 제1 리드부(141)는 상기 제2 전극 판(132)과 중첩되고, 상기 제2 리드부(142)는 상기 제1 전극 판(131)과 중첩된다.
제1 및 제2 외부 전극(151, 152)은 각각 인쇄회로기판(210)의 제1 및 제2 기판 전극(211, 212)과 솔더(220)를 통하여 접합될 수 있다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 실장 기판(200)에 실장되는 적층 세라믹 전자 부품(100)은 앞서 설명한 실시 예의 적층 세라믹 전자 부품(100)과 동일하다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층 세라믹 전자 부품
110: 세라믹 본체
111: 유전체층
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 전극 판
132: 제2 전극 판
141: 제1 리드부
142: 제2 리드부
151: 제1 외부 전극
152: 제2 외부 전극
200: 적층 세라믹 전자 부품의 실장 기판
210: 인쇄회로기판
211: 제1 기판 전극
212: 제2 기판 전극
220: 솔더
110: 세라믹 본체
111: 유전체층
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 전극 판
132: 제2 전극 판
141: 제1 리드부
142: 제2 리드부
151: 제1 외부 전극
152: 제2 외부 전극
200: 적층 세라믹 전자 부품의 실장 기판
210: 인쇄회로기판
211: 제1 기판 전극
212: 제2 기판 전극
220: 솔더
Claims (12)
- 유전체층을 포함하는 세라믹 본체; 및
상기 유전체층을 사이에 두고 배치된 제1 및 제2 내부 전극;을 포함하고,
상기 제1 내부 전극은 제1 전극 판 및 상기 제1 전극 판에 연결되고 상기 세라믹 본체의 일 단면으로 노출되고 절곡된 형상을 포함하는 제1 리드부를 포함하고,
상기 제2 내부 전극은 제2 전극 판 및 상기 제2 전극 판에 연결되고 상기 세라믹 본체의 타 단면으로 노출되고 절곡된 형상을 포함하는 제2 리드부를 포함하고,
상기 제1 리드부는 상기 제2 전극 판과 중첩되고, 상기 제2 리드부는 상기 제1 전극 판과 중첩되는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부는 2회 이상 절곡된 형상을 포함하는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 절곡된 형상은 90도 각도로 구부러진 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부의 폭은 제1 및 제2 내부 전극의 폭보다 작은 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 세라믹 본체의 폭-길이 단면을 기준으로 할 때, 상기 제1 및 제2 리드부는 각각 상기 제1 및 제2 전극 판의 폭 범위 이내에서 배치되는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 세라믹 본체의 폭-길이 단면을 기준으로 할 때, 상기 제1 및 제2 리드부는 각각 상기 제1 및 제2 전극 판의 일 변과 평행하도록 배치된 변을 포함하는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부는 상기 세라믹 본체의 마주보는 면으로 각각 노출된 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 전극 판은 서로 중첩되는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 세라믹 본체의 폭-길이 단면을 기준으로 할 때, 상기 제1 및 제2 전극 판은 직사각형 형상이고, 상기 제1 및 제2 리드부는 상기 제1 및 제2 전극 판의 길이 방향 측면과 연결된 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극은 각각 상기 세라믹 본체의 일 면 및 이와 대향하는 면에서 서로 교대로 배치된 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 세라믹 본체의 외부 면에, 상기 제1 및 제2 리드부의 노출된 부분과 각각 연결되도록 배치된 제1 및 제2 외부 전극을 더 포함하는 적층 세라믹 전자 부품.
- 인쇄회로기판;
상기 인쇄회로기판의 일면에 배치된 제1 및 제2 기판 전극; 및
상기 인쇄회로기판에 실장되고, 상기 제1 및 제2 기판 전극과 전기적으로 접속된 적층 세라믹 전자 부품을 포함하고,
상기 적층 세라믹 전자 부품은, 유전체층을 포함하는 세라믹 본체, 상기 유전체층을 사이에 두고 대향하도록 배치된 제1 및 제2 내부 전극 및 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극을 포함하고,
상기 제1 내부 전극은 제1 전극 판 및 상기 제1 전극 판에 연결되고 상기 세라믹 본체의 일 단면으로 노출되어 상기 제1 외부 전극과 연결되고 절곡된 형상을 포함하는 제1 리드부를 포함하고,
상기 제2 내부 전극은 제2 전극 판 및 상기 제2 전극 판에 연결되고 상기 세라믹 본체의 타 단면으로 노출되어 상기 제2 외부 전극과 연결되고 절곡된 형상을 포함하는 제2 리드부를 포함하고,
상기 제1 리드부는 상기 제2 전극 판과 중첩되고, 상기 제2 리드부는 상기 제1 전극 판과 중첩되는 적층 세라믹 전자 부품의 실장 기판.
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