KR102061505B1 - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

Info

Publication number
KR102061505B1
KR102061505B1 KR1020130035794A KR20130035794A KR102061505B1 KR 102061505 B1 KR102061505 B1 KR 102061505B1 KR 1020130035794 A KR1020130035794 A KR 1020130035794A KR 20130035794 A KR20130035794 A KR 20130035794A KR 102061505 B1 KR102061505 B1 KR 102061505B1
Authority
KR
South Korea
Prior art keywords
width
internal electrode
electrode
capacitor
conductive pattern
Prior art date
Application number
KR1020130035794A
Other languages
English (en)
Other versions
KR20140120111A (ko
Inventor
정세화
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020130035794A priority Critical patent/KR102061505B1/ko
Priority to US13/946,940 priority patent/US20140293501A1/en
Publication of KR20140120111A publication Critical patent/KR20140120111A/ko
Application granted granted Critical
Publication of KR102061505B1 publication Critical patent/KR102061505B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면에 각각 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제2 내부 전극은, 상기 세라믹 본체의 일 단면을 통해 노출된 리드부와 상기 제1 내부 전극과 오버랩되는 용량부를 포함하며, 상기 용량부의 길이 및 폭이 상기 제1 내부 전극의 길이 및 폭 보다 각각 작으며, 상기 제2 내부 전극의 리드부와 용량부를 연결하는 연결부가 병목 형태로 형성된 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND MANUFACTURING METHOD THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서로 사용될 수 있다.
특히, 전자 회로의 임피던스 매칭용으로 사용되는 적층 세라믹 커패시터는 초소형 및 초저용량의 특성이 요구되는데, 협편차의 좁은 용량 구간만 양산품으로 채용하므로 용량 산포의 중요성이 더욱 커진다. 또한, 용량 산포의 개선은 높은 수율을 위해서도 중요하다.
일반적으로 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 적층 세라믹 커패시터의 용량 산포는 내부 전극의 해상도 및 적층기 정밀도에 의해 크게 좌우된다.
따라서, 적층 세라믹 커패시터의 용량 산포를 개선하기 위해 내부 전극의 해상도 및 적층기 정밀도를 최적화할 수 있는 설계가 요구된다.
하기 특허문헌 1은 제1 및 제2 내부 전극이 폭 방향으로 서로 비켜지도록 위치가 배열되어 폭 방향으로 서로 오버랩 되지 않는 부분을 일부 가지긴 하나, 제2 내부 전극의 용량부의 길이 및 폭이 제1 내부 전극의 길이 및 폭 보다 각각 작게 형성되어 제1 내부 전극의 양측 길이 방향 및 폭 방향에 대해 오버랩 되지 않는 부분을 가지는 구성은 개시하지 않으며, 하기 특허문헌 2는 내부 전극의 리드부 자체가 병목 형태로 이루어진 것을 개시하며, 하기 특허문헌 1 및 2는 둘 다 용량 산포를 개선하기 위한 과제와 해결수단을 제시하지 않는다.
일본공개특허 제2004-022859호
한국등록특허 제10-0587006호
삭제
당 기술 분야에서는, 적층 세라믹 커패시터에서 내부 전극의 해상도 산포가 유발되어도 오버랩 되는 면적 변화를 최소화할 수 있으며, 적층 공정에서 길이 및 두께 방향으로의 얼라이먼트 불량이 발생하더라도 용이하게 보정할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면에 각각 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제2 내부 전극은, 상기 세라믹 본체의 일 단면을 통해 노출된 리드부와 상기 제1 내부 전극과 오버랩되는 용량부를 포함하며, 상기 용량부의 길이 및 폭이 상기 제1 내부 전극의 길이 및 폭 보다 각각 작으며, 상기 제2 내부 전극의 리드부와 용량부를 연결하는 연결부가 병목 형태로 형성된 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제2 내부 전극의 용량부의 폭을 a로, 상기 제2 내부 전극의 연결부의 폭을 b로 규정할 때, 상기 연결부의 폭과 상기 용량부의 폭 사이의 비율, b/a는 0.1≤b/a<1.0 의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 전극의 용량부의 폭을 a로, 상기 제1 내부 전극의 폭을 c로 규정할 때, 상기 제2 내부 전극의 용량부의 폭과 상기 제1 내부 전극의 폭 사이의 비율, a/c는 0.1≤a/c<1.0 의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 전극은 용량부의 모서리가 곡면이거나, 또는 연결부를 향해 테이퍼진 형상으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 전극은 리드부의 모서리가 곡면이거나, 또는 연결부를 향해 테이퍼진 형상으로 형성될 수 있다.
본 발명의 다른 측면은, 세라믹 시트 상에 제1 도전 패턴 및 상기 제1 도전 패턴에 비해 길이 및 폭이 각각 작으며 병목 형태의 연결 패턴을 통해 서로 연결된 제2 도전 패턴으로 이루어진 전극 패턴 복수 개를 길이 방향을 따라 일정 간격으로 형성하는 단계; 상기 전극 패턴이 형성된 복수의 세라믹 시트를 두께 방향을 따라 상기 제1 및 제2 도전 패턴이 서로 교호하도록 적층하여 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여, 상기 전극 패턴의 절단면을 기준으로 제2 도전 패턴 및 연결 패턴을 갖는 부분은 적층체의 일 단면을 통해 노출된 제2 내부 전극이 되고, 다른 부분은 적층체의 타 단면을 통해 노출된 제1 내부 전극이 되며, 상기 제1 및 제2 내부 전극이 양 단면을 통해 번갈아 노출된 세라믹 본체를 마련하는 단계; 및 상기 세라믹 본체의 양 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 전극 패턴 형성 단계는, 상기 제2 도전 패턴의 폭을 a로, 연결 패턴의 폭을 b로 규정할 때, 상기 연결 패턴의 폭과 상기 제2 도전 패턴의 폭 사이의 비율, b/a는 0.1≤b/a<1.0 의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 전극 패턴 형성 단계는, 상기 제2 도전 패턴의 폭을 a로, 상기 제1 도전 패턴의 폭을 c로 규정할 때, 상기 제2 도전 패턴의 폭과 상기 제1 도전 패턴의 폭 사이의 비율, a/c는 0.1≤a/c<1.0 의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 전극 패턴 형성 단계는, 상기 제2 도전 패턴의 모서리가 곡면을 갖도록 형성하거나, 또는 상기 연결 패턴을 향해 테이퍼진 형상이 되도록 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 전극 패턴 형성 단계는, 상기 제1 도전 패턴의 모서리가 곡면을 갖도록 형성하거나, 또는 상기 제1 도전 패턴의 모서리가 상기 연결 패턴을 향해 테이퍼진 형상이 되도록 형성할 수 있다.
본 발명의 일 실시 형태에 따르면, 제2 내부 전극의 용량부의 길이 및 폭을 제1 내부 전극의 길이 및 폭 보다 각각 작게 하고, 제2 내부 전극의 리드부와 용량부를 연결하는 연결부를 병목 형태로 형성함으로써, 제1 및 제2 내부 전극 간의 해상도 산포가 유발되어도 오버랩 되는 면적 변화를 최소화할 수 있으며, 적층 공정에서 길이 및 두께 방향으로의 얼라이먼트 불량이 발생하더라도 이를 용이하게 보정하여 적층 세라믹 커패시터의 용량 산포를 개선하고 높을 수율을 구현할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3a는 도 1의 적층 세라믹 커패시터에 적용되는 제1 내부 전극을 나타낸 평면도이다.
도 3b는 도 1의 적층 세라믹 커패시터에 적용되는 제2 내부 전극을 나타낸 평면도이다.
도 4a는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 제1 내부 전극을 나타낸 평면도이다.
도 4b는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 제2 내부 전극을 나타낸 평면도이다.
도 5는 도 1의 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극을 포개어 나타낸 평면도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법에서 세라믹 시트 상에 복수의 전극 패턴이 형성된 것을 개략적으로 나타낸 평면도이다.
도 7은 도 6의 전극 패턴 중 1개를 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
또한, 설명에 앞서, 본 발명의 방향에 대해 정의하면 도 1에 나타난 L은 길이 방향이고, W는 폭 방향이며, T는 두께 방향을 의미한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 적층된 세라믹 본체(110)와, 복수의 제1 및 제2 내부 전극(121, 122)과, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다. 이때, 세라믹 본체(110)는 육면체 형상을 가질 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
도 2를 참조하면, 적층 세라믹 커패시터(100)의 길이-두께 단면에서, 제1 및 제2 내부 전극(121, 122)이 미형성된 부분을 마진부로 정의할 수 있다.
이때, 상기 마진부 중에서 두께 방향으로 세라믹 본체(110)의 상단 및 하단부에 위치한 마진부는 상부 및 하부 커버층으로 정의할 수 있다.
상기 상부 및 하부 커버층은 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111)과 마찬가지로 복수의 세라믹 시트가 소결되어 형성될 수 있으며, 내부 전극이 미형성된다는 점을 제외하고는 세라믹 본체(110)의 중앙부에 위치한 유전체층(111)과 유사한 구조를 가진다.
그리고, 도 2를 참조하면, 제1 및 제2 외부 전극(131, 132)은 양 단면을 통해 각각 노출된 복수의 제1 내부 전극(121) 및 후술하는 제2 내부 전극(122)의 리드부를 각각 덮어 전기적으로 접속되도록 세라믹 본체(110)의 양 단면에 형성된다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 제1 및 제2 도금층(미도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
도 3a는 도 1의 적층 세라믹 커패시터에 적용되는 제1 내부 전극을 나타낸 평면도이고, 도 3b는 도 1의 적층 세라믹 커패시터에 적용되는 제2 내부 전극을 나타낸 평면도이다.
도 3a 및 도 3b를 참조하면, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(100) 내에서 각각의 유전체층(111)을 사이에 두고 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 3a를 참조하면, 제1 내부 전극(121)은 직사각형 형상으로 형성되며, 그 일 단부가 유전체층(111)의 일면을 통해 노출된다.
도 3b를 참조하면, 제2 내부 전극(122)은 유전체층(111)의 타면을 통해 노출된 리드부(122b)와, 제1 내부 전극(121)과 오버랩 되는 용량부(122a)를 포함하며, 이때 제2 내부 전극(122)의 용량부(122a)의 길이 및 폭, 즉 전체적인 면적은 제1 내부 전극(121)의 길이, 폭 및 면적 보다 각각 작다.
또한, 용량부(122a)와 리드부(122b)는 연결부(122c)를 통해 서로 연결되며, 연결부(122c)는 병목 형태로 형성될 수 있다.
따라서, 이러한 제1 및 제2 내부 전극(121, 122)의 구조에 따라, 내부 전극 해상도 및 적층기 정밀도가 용량 산포에 미치는 영향을 최소화시킬 수 있으며, 내부 전극 해상도 산포가 유발되더라도 제1 및 제2 내부 전극(121, 122) 간의 오버랩 되는 면적 변화를 최소화할 수 있다.
이때, 제1 내부 전극(121)과 오버랩 되는 연결부(122c)의 폭을 넓게 하면 용량 산포가 커지게 되고, 반대로 연결부(122c)의 폭을 좁게 하면 용량 산포를 더 줄일 수 있다.
이때, 제2 내부 전극(122)의 용량부(122a)의 폭을 a로, 제2 내부 전극(122)의 연결부(122c)의 폭을 b로 규정할 때, 연결부(122c)의 폭과 용량부(122a)의 폭 사이의 비율, b/a는 0.1≤b/a<1.0일 수 있다.
또한, 제2 내부 전극(122)의 용량부(122a)의 폭을 a로, 제1 내부 전극(121)의 폭을 c로 규정할 때, 제2 내부 전극(122)의 용량부(122a)의 폭과 제1 내부 전극(121)의 폭(c) 사이의 비율, a/c는 0.1≤b/a<1.0일 수 있다.
이때, 제2 내부 전극(122)의 용량부(122a)의 모서리는 곡면을 가지며, 리드부(122b)의 모서리는 모따기 된 형태로 연결부(122c)를 향해 테이퍼진 형상으로 형성될 수 있다.
그러나, 본 발명은 이에 한정되는 것은 아니며, 도 4a 도시된 바와 같이, 제1 내부 전극(121)은 그 형상을 그대로 유지하면서, 도 4b에 도시된 바와 같이, 제2 내부 전극(122)의 용량부(122a)의 모서리는 연결부(122a)를 향해 테이퍼진 형상으로 형성되며, 리드부(122b)의 모서리는 곡면을 갖도록 형성될 수 있다.
도 5는 도 1의 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극을 포개어 나타낸 평면도이다.
도 5를 참조하면, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
즉, 제1 및 제2 내부 전극(121, 122)은 두께 방향으로 연속하여 적층되어 세라믹 본체(110) 내에서 적층 방향을 따라 서로 오버랩 되는 제1 내부 전극(121)과 제2 내부 전극(122)의 용량부(122a)에 의해 정전 용량을 형성하는 액티브 영역을 구성할 수 있다.
적층 세라믹 커패시터의 제조 방법
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법에서 세라믹 시트 상에 복수의 전극 패턴이 형성된 것을 개략적으로 나타낸 평면도이고, 도 7은 도 6의 전극 패턴 중 1개를 나타낸 평면도이다.
이하, 도 6 및 도 7을 참조하여, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저, 복수의 세라믹 시트(1110)를 마련한다.
세라믹 시트(1110)는 세라믹 본체(110)의 유전체층(111) 및 상하 마진부의 상하부 커버층을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
다음으로, 세라믹 시트(1110)의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 길이 방향을 따라 일정 간격을 두고 복수의 전극 패턴(EP)을 형성한다.
전극 패턴(EP)은 대체로 직사각형 형상으로 이루어진 제1 도전 패턴(1210)과, 제1 도전 패턴(1210)에 비해 길이, 폭 및 면적이 각각 작으며 병목 형태의 연결 패턴(1230)을 통해 서로 연결된 제2 도전 패턴(1220)을 포함한다.
또한, 전극패턴(EP)을 형성하기 위한 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제2 도전 패턴(1220)의 폭을 a로, 연결 패턴(1230)의 폭을 b로 규정할 때, 연결 패턴(1230)의 폭과 제2 도전 패턴(1220)의 폭 사이의 비율, b/a는 0.1≤b/a<1.0일 수 있다.
또한, 제2 도전 패턴(1220)의 폭을 a로, 제1 도전 패턴(1210)의 폭을 c로 규정할 때, 제2 도전 패턴(1220)의 폭과 제1 도전 패턴(1210)의 폭(c) 사이의 비율, a/c는 0.1≤b/a<1.0일 수 있다.
다음으로, 전극 패턴(EP)이 형성된 복수의 세라믹 시트(1110)를 두께 방향을 따라 제1 및 제2 도전 패턴(1210, 1220)이 서로 교호하도록 번갈아 적층하고 적층 방향으로부터 가압하여 적층체를 마련한다.
다음으로, 상기 적층체를 절단선(CL1, CL2)을 따라 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성한 후 연마하여 제1 및 제2 내부 전극(121, 122)을 갖는 세라믹 본체(110)를 마련한다.
이때, 전극 패턴(EP)의 절단면을 기준으로 제2 도전 패턴(1220) 및 연결 패턴(1230)을 갖는 부분은 적층체의 일 단면을 통해 노출된 제2 내부 전극(122)의 용량부(122a) 및 연결부(122c)가 되고, 나머지 부분은 적층체의 타 단면을 통해 노출된 제1 내부 전극(121)이 되며, 제1 도전 패턴(1210)에서 절단되어 제1 내부 전극(121)이 되지 못하는 부분은 제1 내부 전극(121)의 리드부(122b)가 되며, 세라믹 본체(110)는 이러한 제1 및 제2 내부 전극(121, 122)이 두께 방향으로 양 단면을 통해 번갈아 노출되도록 적층된 구조를 갖는다.
따라서, 이러한 제1 및 제2 내부 전극(121, 122)의 구조에 따라, 내부 전극 해상도 및 적층기 정밀도가 용량 산포에 미치는 영향을 최소화시킬 수 있으며, 내부 전극 해상도 산포가 유발되더라도 제1 및 제2 내부 전극(121, 122) 간의 오버랩 되는 면적 변화를 최소화할 수 있다.
또한, 세라믹 시트를 적층하는 과정에서 길이 및 두께 방향으로 내부 전극 간의 얼라이먼트 불량이 발생하더라도 이를 용이하게 보상할 수 있다.
다음으로, 세라믹 본체(110)의 두께-길이 단면에 제1 내부 전극(121) 및 제2 내부 전극(122)의 리드부(122b)의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성한다.
이때, 필요시 제1 및 제2 외부 전극(131, 132)을 형성하는 단계 이후에, 제1 및 제2 외부 전극(131, 132)의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층(미도시)을 형성할 수 있다.
상기 도금에 사용되는 물질로는 니켈 또는 주석, 니켈-주석-합금 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 필요시 상기 제1 및 제2 도금층은 니켈 도금층과 주석 도금층을 제1 및 제2 외부 전극(131, 132)의 표면에 순서대로 적층하여 구성할 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
121 ; 제1 내부 전극 122 ; 제2 내부 전극
122a ; 용량부 122b ; 리드부
122c ; 연결부 131, 132 ; 제1 및 제2 외부 전극
1110 ; 세라믹 시트 1210 ; 제1 도전 패턴
1220 ; 제2 도전 패턴 1230 ; 연결 패턴

Claims (15)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 본체의 양 단면에 각각 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제2 내부 전극은, 상기 세라믹 본체의 일 단면을 통해 노출된 리드부와 상기 제1 내부 전극과 오버랩되는 용량부를 포함하며, 상기 용량부의 폭이 상기 제1 내부 전극의 폭 보다 작으며, 상기 제2 내부 전극의 리드부와 용량부를 연결하는 연결부가 병목 형태로 형성되고,
    상기 제2 내부 전극은 상기 제1 내부 전극의 경계선이 상기 제2 내부 전극의 연결부 내를 오버랩하도록 배치되는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제2 내부 전극의 용량부의 폭을 a로, 상기 제2 내부 전극의 연결부의 폭을 b로 규정할 때,
    상기 연결부의 폭과 상기 용량부의 폭 사이의 비율, b/a는 0.1≤b/a<1.0 의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제2 내부 전극의 용량부의 폭을 a로, 상기 제1 내부 전극의 폭을 c로 규정할 때,
    상기 제2 내부 전극의 용량부의 폭과 상기 제1 내부 전극의 폭 사이의 비율, a/c는 0.1≤a/c<1.0의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제2 내부 전극은 용량부의 모서리가 곡면을 갖고,
    상기 제1 내부 전극의 모서리는 상기 제2 내부 전극의 대응되는 부분보다 더 각진 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제2 내부 전극은 용량부의 모서리가 연결부를 향해 테이퍼진 형상으로 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제2 내부 전극은 리드부의 모서리가 곡면을 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제2 내부 전극은 리드부의 모서리가 연결부를 향해 테이퍼진 형상으로 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 세라믹 시트 상에 제1 도전 패턴 및 상기 제1 도전 패턴에 비해 폭이 작으며 병목 형태의 연결 패턴을 통해 서로 연결된 제2 도전 패턴으로 이루어진 전극 패턴 복수 개를 길이 방향을 따라 일정 간격으로 형성하는 단계;
    상기 전극 패턴이 형성된 복수의 세라믹 시트를 두께 방향을 따라 상기 제1 및 제2 도전 패턴이 서로 교호하도록 적층하여 적층체를 마련하는 단계;
    상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여, 상기 전극 패턴의 절단면을 기준으로 제2 도전 패턴 및 연결 패턴을 갖는 부분은 적층체의 일 단면을 통해 노출된 제2 내부 전극이 되고, 다른 부분은 적층체의 타 단면을 통해 노출된 제1 내부 전극이 되며, 상기 제1 및 제2 내부 전극이 양 단면을 통해 번갈아 노출된 세라믹 본체를 마련하는 단계; 및
    상기 세라믹 본체의 양 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하고,
    상기 제2 도전 패턴은 상기 제1 도전 패턴의 경계선이 상기 제2 도전 패턴의 연결 패턴 내를 오버랩하도록 배치되는 적층 세라믹 커패시터의 제조 방법.
  9. 제8항에 있어서,
    상기 전극 패턴 형성 단계는,
    상기 제2 도전 패턴의 폭을 a로, 연결 패턴의 폭을 b로 규정할 때,
    상기 연결 패턴의 폭과 상기 제2 도전 패턴의 폭 사이의 비율, b/a는 0.1≤b/a<1.0 의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  10. 제8항에 있어서,
    상기 전극 패턴 형성 단계는,
    상기 제2 도전 패턴의 폭을 a로, 상기 제1 도전 패턴의 폭을 c로 규정할 때,
    상기 제2 도전 패턴의 폭과 상기 제1 도전 패턴의 폭 사이의 비율, a/c는 0.1≤a/c<1.0 의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  11. 제8항에 있어서,
    상기 전극 패턴 형성 단계는,
    상기 제2 도전 패턴의 모서리가 곡면을 갖도록 형성하고,
    상기 제1 도전 패턴의 모서리가 상기 제2 도전 패턴의 대응되는 부분보다 더 각지도록 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  12. 제8항에 있어서,
    상기 전극 패턴 형성 단계는,
    상기 제2 도전 패턴의 모서리가 상기 연결 패턴을 향해 테이퍼진 형상이 되도록 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  13. 제8항에 있어서,
    상기 전극 패턴 형성 단계는,
    상기 제1 도전 패턴의 모서리가 곡면을 갖도록 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  14. 제8항에 있어서,
    상기 전극 패턴 형성 단계는,
    상기 제1 도전 패턴의 모서리가 상기 연결 패턴을 향해 테이퍼진 형상이 되도록 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  15. 제1항에 있어서,
    상기 제2 내부 전극의 리드부의 폭은 상기 제1 내부 전극의 상기 제1 외부 전극에 대한 전기적 연결 부분의 폭과 동일한 적층 세라믹 커패시터.
KR1020130035794A 2013-04-02 2013-04-02 적층 세라믹 커패시터 및 그 제조 방법 KR102061505B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130035794A KR102061505B1 (ko) 2013-04-02 2013-04-02 적층 세라믹 커패시터 및 그 제조 방법
US13/946,940 US20140293501A1 (en) 2013-04-02 2013-07-19 Multilayer ceramic capacitor and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130035794A KR102061505B1 (ko) 2013-04-02 2013-04-02 적층 세라믹 커패시터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140120111A KR20140120111A (ko) 2014-10-13
KR102061505B1 true KR102061505B1 (ko) 2020-01-02

Family

ID=51620633

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130035794A KR102061505B1 (ko) 2013-04-02 2013-04-02 적층 세라믹 커패시터 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20140293501A1 (ko)
KR (1) KR102061505B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104715924B (zh) * 2015-03-16 2017-10-27 广东风华高新科技股份有限公司 多层陶瓷电容器
US10431508B2 (en) 2015-07-19 2019-10-01 Vq Research, Inc. Methods and systems to improve printed electrical components and for integration in circuits
US10128047B2 (en) * 2015-07-19 2018-11-13 Vq Research, Inc. Methods and systems for increasing surface area of multilayer ceramic capacitors
KR102620526B1 (ko) * 2018-08-14 2024-01-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR20220048221A (ko) * 2020-10-12 2022-04-19 삼성전기주식회사 적층형 커패시터

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021677A (ja) * 1998-06-29 2000-01-21 Kyocera Corp 積層セラミックコンデンサ
JP2004103655A (ja) * 2002-09-05 2004-04-02 Ngk Spark Plug Co Ltd 積層セラミック電子部品製造方法及びセラミックシート積層装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3391312A (en) * 1966-07-06 1968-07-02 Erie Technological Prod Inc Module capacitor
JPS5927517A (ja) * 1982-08-05 1984-02-14 富士通株式会社 多層セラミツクコンデンサの内部電極構造
US4894746A (en) * 1987-06-06 1990-01-16 Murata Manufacturing Co., Ltd. Laminated capacitor with fuse function
JPH02152212A (ja) * 1988-12-02 1990-06-12 Murata Mfg Co Ltd ヒューズ機能付積層型コンデンサ
JPH0897079A (ja) * 1994-09-27 1996-04-12 Murata Mfg Co Ltd 積層コンデンサの製造方法
JPH08181035A (ja) * 1994-12-26 1996-07-12 Sumitomo Metal Ind Ltd 積層チップコンデンサ
JPH11354368A (ja) * 1998-06-03 1999-12-24 Tokin Corp 積層セラミックコンデンサ
JP2002198249A (ja) * 2000-12-26 2002-07-12 Kyocera Corp 積層型電子部品
JP4375006B2 (ja) * 2003-12-10 2009-12-02 株式会社村田製作所 積層セラミックコンデンサおよびその製造方法
JP3747940B2 (ja) * 2004-06-03 2006-02-22 株式会社村田製作所 積層コンデンサおよびその製造方法
DE102004029411B4 (de) * 2004-06-18 2006-07-06 Epcos Ag Keramischer Mehrschichtkondensator
JP2006190774A (ja) * 2005-01-05 2006-07-20 Murata Mfg Co Ltd 積層セラミック電子部品
US7688567B2 (en) * 2005-08-05 2010-03-30 Tdk Corporation Method of manufacturing multilayer capacitor and multilayer capacitor
KR101390426B1 (ko) * 2006-03-07 2014-04-30 엑스2와이 어테뉴에이터스, 엘.엘.씨 에너지 컨디셔너 구조물들
JP2012059800A (ja) * 2010-09-07 2012-03-22 Panasonic Corp 積層セラミック電子部品
KR101843184B1 (ko) * 2011-06-16 2018-03-29 삼성전기주식회사 적층형 칩 소자 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021677A (ja) * 1998-06-29 2000-01-21 Kyocera Corp 積層セラミックコンデンサ
JP2004103655A (ja) * 2002-09-05 2004-04-02 Ngk Spark Plug Co Ltd 積層セラミック電子部品製造方法及びセラミックシート積層装置

Also Published As

Publication number Publication date
KR20140120111A (ko) 2014-10-13
US20140293501A1 (en) 2014-10-02

Similar Documents

Publication Publication Date Title
KR101548813B1 (ko) 적층 세라믹 커패시터
KR102122935B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR102067173B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR102076147B1 (ko) 적층 세라믹 커패시터
KR102319596B1 (ko) 적층형 커패시터 및 그 실장 기판
KR101444615B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR20180009997A (ko) 커패시터 및 그 실장 기판
JP2017098524A (ja) 積層セラミック電子部品及びその製造方法
KR102067174B1 (ko) 3단자 적층형 커패시터
KR102061505B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
US20150179339A1 (en) Multilayer ceramic capacitor
JP2017195392A (ja) 積層セラミックキャパシタ
KR102122927B1 (ko) 적층형 커패시터
US9595385B2 (en) Multilayer ceramic capacitor and board with the same mounted thereon
KR101422945B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR20180068911A (ko) 커패시터 및 그 실장 기판
KR102194726B1 (ko) 적층 세라믹 커패시터
KR102029498B1 (ko) 적층 세라믹 전자 부품 및 그 실장 기판
KR102029476B1 (ko) 어레이형 적층 세라믹 전자 부품, 그 실장 기판 및 그 제조 방법
KR20160142035A (ko) 적층 세라믹 전자 부품
US11222748B2 (en) Multi-layered ceramic electronic component
US10388459B2 (en) Multilayer electronic component
KR20190136678A (ko) 커패시터 부품
KR102426209B1 (ko) 적층 세라믹 전자부품
US11031184B2 (en) Capacitor component including external electrode having extended pattern and connection pattern extending from extended pattern

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant