KR102037268B1

KR102037268B1 - 적층 세라믹 커패시터 및 그 실장 기판

Info

Publication number: KR102037268B1
Application number: KR1020140139025A
Authority: KR
Inventors: 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2014-10-15
Filing date: 2014-10-15
Publication date: 2019-10-29
Also published as: KR20160044250A; US9653213B2; US20160111214A1

Abstract

본 개시는 폭방향으로 제1, 제2 유전체층 및 제3 유전체층이 적층된 세라믹 본체; 상기 제1 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 제1 및 제3 내부 전극; 상기 제2 유전체층에 배치되며 상기 세라믹 본체의 하면으로 일부가 노출되는 제2 및 제4 내부 전극; 상기 제3 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 내부 저항 전극; 상기 세라믹 본체의 상면에 배치되며, 상기 제1 및 제3 내부 전극과 각각 연결되는 제1 및 제3 외부 전극; 상기 세라믹 본체의 하면에 배치되며, 상기 제2 및 제4 내부 전극과 각각 연결되는 제2 및 제4 외부 전극;을 포함하고, 상기 제1 외부 전극과 상기 제3 외부 전극은 상기 내부 저항 전극을 통해 전기적으로 연결되는 적층 세라믹 커패시터에 관한 것이다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi layered ceramic capacitor and board having the same mounted thereon}

본 개시는 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.

적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD:Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants), 스마트폰 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.

이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.

근래에 전자 부품의 소형화 또는 박형화에 따라 내부 회로에서 발생하는 고주파 소음이 문제되고 있다.

고주파 소음 문제를 해결하기 위해서 커패시터의 ESR(Equivalent Serial Resistance)를 조절할 필요가 있다.

한국 공개특허공보 제2009-0059748호 일본 공개특허공보 제2012-138415호

본 개시의 목적은 원하는 ESR을 용이하게 얻을 수 있는 적층 세라믹 커패시터를 제공하고자 한다.

본 개시의 일 실시 예에 따른 적층 세라믹 커패시터는 폭방향으로 제1, 제2 유전체층 및 제3 유전체층이 적층된 세라믹 본체; 상기 제1 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 제1 내부 전극; 상기 제2 유전체층에 배치되며 상기 세라믹 본체의 하면으로 일부가 노출되는 제2 내부 전극; 상기 제1 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 제3 내부 전극; 상기 제2 유전체층에 배치되며 상기 세라믹 본체의 하면으로 일부가 노출되는 제4 내부 전극; 상기 제3 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 내부 저항 전극; 상기 세라믹 본체의 상면에 배치되며, 상기 제1 내부 전극과 연결되는 제1 외부 전극; 상기 세라믹 본체의 하면에 배치되며, 상기 제2 내부 전극과 연결되는 제2 외부 전극; 상기 세라믹 본체의 상면에 배치되며, 상기 제3 내부 전극과 연결되고 상기 제1 외부 전극과 이격되어 배치되는 제3 외부 전극; 및 상기 세라믹 본체의 하면에 배치되며, 상기 제4 내부 전극과 연결되고 상기 제2 외부 전극과 이격되어 배치되는 제4 외부 전극;를 포함하고, 상기 제1 외부 전극과 상기 제3 외부 전극은 상기 내부 저항 전극을 통해 전기적으로 연결된다.

본 개시의 일 실시 예에 따른 적층 세라믹 커패시터의 실장 기판은 상부에 제1 및 제2 전극 패드를 갖는 기판; 및 상기 기판 위에 배치되는 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는, 폭방향으로 제1, 제2 유전체층 및 제3 유전체층이 적층된 세라믹 본체; 상기 제1 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 제1 내부 전극; 상기 제2 유전체층에 배치되며 상기 세라믹 본체의 하면으로 일부가 노출되는 제2 내부 전극; 상기 제1 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 제3 내부 전극; 상기 제2 유전체층에 배치되며 상기 세라믹 본체의 하면으로 일부가 노출되는 제4 내부 전극; 상기 제3 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 내부 저항 전극; 상기 세라믹 본체의 상면에 배치되며, 상기 제1 내부 전극과 연결되는 제1 외부 전극; 상기 세라믹 본체의 하면에 배치되며, 상기 제2 내부 전극과 연결되는 제2 외부 전극; 상기 세라믹 본체의 상면에 배치되며, 상기 제3 내부 전극과 연결되고 상기 제1 외부 전극과 이격되어 배치되는 제3 외부 전극; 및 상기 세라믹 본체의 하면에 배치되며, 상기 제4 내부 전극과 연결되고 상기 제2 외부 전극과 이격되어 배치되는 제4 외부 전극;를 포함하고, 상기 제1 외부 전극과 상기 제3 외부 전극은 상기 내부 저항 전극을 통해 전기적으로 연결된다.

본 개시의 일 실시 예에 따른 적층 세라믹 커패시터는 세라믹 본체의 내부에 내부 저항 전극을 형성하여 원하는 ESR을 얻을 수 있다.

도 1은 본 개시의 일 실시예에 따른 적층 세라믹 커패시터의 개략적인 사시도를 도시한 것이다.
도 2는 도 1의 적층 세라믹 커패시터의 내부 전극의 일 실시 형태를 개략적으로 도시한 단면도이다.
도 3은 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터의 회로도를 도시한 것이다.
도 4는 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터의 내부 저항 전극의 저항값에 따른 ESR을 측정한 그래프이다.
도 5는 본 개시의 다른 실시 예에 따른 적층 세라믹 커패시터의 개략적인 사시도를 도시한 것이다.
도 6 및 7은 더미 전극이 형성된 유전체 층(111)의 단면도를 개략적으로 도시한 것이다.
도 8 및 9는 본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 내부 전극의 실시형태를 개략적으로 도시한 단면도이다.
도 10은 본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 회로도를 도시한 것이다.
도 11은 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터의 실장 기판의 개략적인 사시도를 도시한 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.

적층 세라믹 커패시터

도 1은 본 개시의 일 실시예에 따른 적층 세라믹 커패시터(100)의 개략적인 사시도를 도시한 것이고, 도 2는 도 1의 적층 세라믹 커패시터의 내부 전극의 일 실시 형태를 개략적으로 도시한 단면도이다.

도 1을 참조하면, 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터(100)는 하면(1)과 상면(2)을 가지는 세라믹 본체(110) 및 제1 내지 제4 외부 전극(131, 132, 133, 134)을 포함할 수 있다.

세라믹 본체(110)의 하면(1)은 기판에 실장될 때, 실장면으로 제공될 수 있다.

세라믹 본체(110)는 하면(1)과 상면(2)을 가질 수 있으며, 길이 방향으로 양 단면(3, 4)과 폭 방향으로 양 단면(5, 6)을 가지는 육면체일 수 있으나, 이에 제한되는 것은 아니다.

구체적으로, 본 발명의 일 실시 형태에서는 세라믹 본체(110)의 서로 마주보는 두께 방향의 면을 제1 및 제2 주면(1, 2)으로, 제1 및 제2 주면(1, 2)을 연결하며 서로 마주보는 길이 방향의 면을 제1 및 제2 단면(3, 4)으로, 서로 마주보는 폭 방향의 면을 제1 및 제2 측면(5, 6)으로 정의하기로 한다.

도 1 및 2를 참조하면, 세라믹 본체(110)는 복수의 유전체 층(111, 112, 113)를 폭 방향으로 적층한 다음 소성하여 형성된다.

다만, 본 개시의 세라믹 본체(110)의 형상, 및 유전체 층(111, 112, 113)의 적층 수가 본 개시에 도시된 것으로 한정된 것은 아니다.

세라믹 본체(110)를 형성하는 유전체 층(111, 112, 113)은 인접하는 유전체층(111, 112, 113)과 사이의 경계가 주사전자현미경(SEM; Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

제1 유전체층(111)에는 제1 내부 전극(121)과 제3 내부 전극(123)이 배치되며, 제2 유전체층(112)에는 제2 내부 전극(122)과 제4 내부 전극(124)이 배치된다.

즉, 제1 및 제3 내부 전극(121, 123)은 서로 이격되어 동일한 제1 유전체 층(111)에 배치되며, 제2 및 제4 내부 전극(122, 124)은 서로 이격되어 동일한 제2 유전체 층(122)에 배치될 수 있다.

각 내부 전극(121, 122, 123, 124)은 적어도 일면으로 노출되도록 배치된다.

각 내부 전극(121, 122, 123, 124)은 커패시터의 용량 형성에 기여하는 용량부(121a, 122a, 123a, 124a)와 일면으로 노출되는 리드부(121b, 122b, 123b, 124b)를 포함할 수 있다.

제1 리드부(121b)는 세라믹 본체(110)의 상면(2)을 통해 인출되도록 제1 용량부(121a)에서 상면(2)으로 연장 형성되며, 제2 리드부(122b)는 세라믹 본체(110)의 하면(1)을 통해 인출되도록 제2 용량부(122a)에서 하면(1)으로 연장 형성된다.

제1 내부 전극(121)의 제1 리드부(121b)는 제1 외부 전극(131)과 전기적으로 연결되고, 제2 내부 전극(122)의 제2 리드부(122b)는 제2 외부 전극(132)과 전기적으로 연결될 수 있다.

제1 내부 전극(121)의 제1 용량부(121a)와 제2 내부 전극(122)의 제2 용량부(122a)가 폭방향으로 서로 겹치며, 서로 다른 극성을 가짐으로써 용량 형성에 기여하게 된다.

이와 마찬가지로, 제3 리드부(123b)는 세라믹 본체(110)의 상면(2)을 통해 인출되도록 제3 용량부(123a)에서 상면(2)으로 연장 형성되며, 제4 리드부(124b)는 세라믹 본체(110)의 하면(1)을 통해 인출되도록 제4 용량부(124a)에서 하면(1)으로연장 형성된다.

제3 내부 전극(123)의 제3 리드부(123b)는 제3 외부 전극(133)과 전기적으로 연결되고, 제4 내부 전극(124)의 제4 리드부(124b)는 제4 외부 전극(134)과 전기적으로 연결될 수 있다.

제3 내부 전극(123)의 제3 용량부(123a)와 제4 내부 전극(124)의 제4 용량부(124a)가 폭방향으로 서로 겹치며, 서로 다른 극성을 가짐으로써 용량 형성에 기여하게 된다.

이 때, 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극이 오버랩되는 면적과 제3 및 제4 내부 전극이 오버랩되는 면적과 비례하게 된다.

또한, 적층 세라믹 커패시터(100)의 총 정전 용량은 (제1 및 제2 내부 전극의 정전용량 × 제3 및 제4 내부 전극의 정전 용량)/(제1 및 제2 내부 전극의 정전용량 + 제3 및 제4 내부 전극의 정전 용량)이 된다.

제3 유전체층(113)에는 내부 저항 전극(125)이 형성될 수 있다.

내부 저항 전극(125)은 저항 페이스트를 이용하여 형성될 수 있다.

내부 저항 전극(125)은 세라믹 본체의 상면(2)으로 제5 및 제6 리드부(125b, 125c)를 통해 인출될 수 있다.

내부 저항 전극(125)의 저항값은 저항부(125a)의 재질, 폭 또는 길이를 조절하여 결정할 수 있다.

필요에 따라 제5 및 제6 리드부(125b, 125c)도 저항 페이스트를 이용하여 형성될 수 있다.

내부 저항 전극(125)은 전류의 흐름을 방해하여 저항 특성이 구현되도록 하는 것으로 적정한 저항값이 구현될 수 있도록 조절될 수 있다.

내부 저항 전극(125)의 저항값을 조절하기 위하여, 내부 저항 전극(125)의 재료를 달리하여 도전성을 조절하거나, 내부 저항 전극(125)의 폭 또는 길이를 조절하여 저항값을 조절할 수 있다.

제1 내지 제4 내부 전극(121, 122, 123, 124)은 유전체층(111, 112)을 형성하는 세라믹 시트 상의 적어도 일면에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.

상기 도전성 페이스트의 도전성 금속은, 예를 들어, 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

도시하지 않았으나, 세라믹 본체(110)의 폭방향으로 양 단부에는 내부 전극이 형성되지 않은 유전체층, 즉 커버층이 형성될 수 있다.

커버층은 물리적 또는 화학적 스트레스에 의해 제1 내지 4 내부 전극(121, 122, 123, 124)이 손상되는 것을 방지하는 역할을 수행할 수 있다.

유전체층(111, 112, 113)은 고유전률의 세라믹 재료를 포함할 수 있다.

예를 들어, 유전체층(111, 112, 113)은 티탄산바륨(BaTiO₃)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111, 112, 113)에는 상기 세라믹 재료와 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있다.

여기서, 상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류를 사용할 수 있다.

본 개시의 일 실시 예에 따른 적층 세라믹 커패시터(100)의 내부 전극의 일 실시 형태는 제1 및 제3 내부 전극(121, 123)이 형성된 제1 유전체층(111)과 제2 및 제3 내부 전극(122, 124)이 형성된 제2 유전체층(112) 및 내부 저항 전극(125)이 형성된 제3 유전체층(113)을 적층하여 형성될 수 있다.

제1 및 제2 유전체층(111, 112)를 교대로 적층하고, 그 후에 제3 유전체층(113)을 적층하는 것도 가능하며, 이와 달리 제1 및 제2 유전체층(111, 112)이 적층된 사이에 제3 유전체층(113)을 배치하는 것도 가능하다.

제1 및 제3 외부 전극(131, 133)은 세라믹 본체(110)의 상면(2)에 길이 방향으로 서로 이격되게 형성되며, 제1 외부 전극(131)은 제1 내부 전극(121)의 제1 리드부(121b)와 연결되고, 제3 외부 전극(133)은 제3 내부 전극(123)의 제3 리드부(123b)와 연결된다.

제2 및 제4 외부 전극(132, 134)은 세라믹 본체(110)의 하면(1)에 길이 방향으로 서로 이격되게 형성되며, 제2 외부 전극(132)은 제2 내부 전극(122)의 제2 리드부(122b)와 연결되고, 제4 외부 전극(134)은 제4 내부 전극(124)의 제4 리드부(124b)와 연결된다.

이때, 제1 및 제3 외부 전극(131, 133)은 고착 강도를 향상시키기 위해 세라믹 본체(110)의 상면(2)에서 세라믹 본체(110)의 길이 방향으로의 측면(5, 6)의 일부까지 연장되게 형성될 수 있다.

또한, 제2 및 제4 외부 전극(132, 134)은 고착 강도를 향상시키기 위해 세라믹 본체(110)의 하면(1)에서 세라믹 본체(110)의 길이 방향으로의 측면(5,6)의 일부까지 연장되게 형성될 수 있다.

위와 같은 전극 구조를 갖는 적층 세라믹 커패시터(100)는 전류 루프가 감소하여 ESL을 감소시킬 수 있다.

또한, 본 실시 형태에서는 적층 세라믹 커패시터를 구성하는 커패시터 중 하나에 쇼트 불량이 발생하더라도, 다른 커패시터는 정상적으로 동작할 수 있는 효과가 있다.

이러한 제1 내지 제4 외부 전극(131, 132, 133, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.

상기 도전성 금속은 이에 제한되는 것은 아니나, 예컨대 니켈(Ni), 구리(Cu), 주석(Sn) 중 하나 또는 이들의 합금 등일 수 있다.

상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있다.

예를 들어, 절연성 물질은 글라스(glass)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

또한, 본 발명에서 제1 내지 제4 외부 전극(131, 132, 133, 134)을 형성하는 방법은 특별히 제한되지 않으며, 세라믹 본체(110)를 도전성 페이스트에 디핑(dipping)하여 형성하거나, 도금하는 등의 다른 여러가지 방법을 사용할 수 있음은 물론이다.

한편, 제1 내지 제4 외부 전극(131-134) 상에 전기 도금 등의 방법으로 도금층(미도시)이 더 형성될 수 있다.

상기 도금층은 제1 내지 제4 외부 전극(131-134) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.

상기 도금층은 적층 세라믹 커패시터(100)를 기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것이다.

도 3은 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터의 회로도를 도시한 것이며, 도 4는 본 개시의 적층 세라믹 커패시터의 ESR을 측정한 그래프이다.

도 1 내지 4를 참조하면, 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터(100)는 제1 및 제3 외부 전극(131, 133)이 내부 저항 전극(125)에 의해 연결되는 것을 알 수 있다.

즉, 도 4에서 보는 바와 같이, 내부 저항 전극의 저항값을 조절하여 실시예 1 내지 3과 같이 ESR을 조절할 수 있다.

도 3를 참조하면, 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터는 커패시터 C1와 커패시터 C2가 저항 R1을 사이에 두고 직렬로 접속한 구조를 가지는 것을 알 수 있다.

저항 R1의 저항값은 내부 저항 전극(125)의 도전성, 폭, 또는 길이에 의해서 조절되며, 이에 따라 적층 세라믹 커패시터의 ESR 값을 조절할 수 있다.

또한, 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터는 커패시터가 직렬로 배치되기 때문에 과전압이나 기계적 스트레스에 의해 어느 일방의 커패시터가 단락(short)되더라도 절연 저항이 유지되어 높은 신뢰성을 가질 수 있다.

도 5는 본 개시의 다른 실시 예에 따른 적층 세라믹 커패시터(100)의 개략적인 사시도를 도시한 것이다.

본 개시의 일 실시예에 따른 적층 세라믹 커패시터(100)의 제1 및 제3 외부 전극(131, 133)은 내부 저항 전극(100)을 통해 전기적으로 연결되기 때문에 세라믹 본체(110)의 외관상 이를 구별하는 것이 어렵다.

즉, 세라믹 본체(110)의 상면과 하면의 구별이 어렵기 때문에 실장 공정에서 불량이 발생하는 원인이 되기도 한다.

도 5를 참조하면, 본 개시의 다른 실시 예에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110)의 측면에는 상면과 가까운 부분에 마킹(140)이 형성된다.

즉, 마킹(140)이 적층 세라믹 커패시터의 상면과 하면을 외관상으로 구분지을 수 있는 역할을 수행할 수 있다.

마킹(140)은 세라믹 본체(110)의 소결 후 색상 또는 재질과 구별될 수 있는 재료를 이용하면 충분하고, 이에 제한되지 않는다.

도 6 및 7은 더미 전극(151, 152, 153)이 형성된 유전체 층(111)의 단면도를 개략적으로 도시한 것이다.

도 6 및 7은 제1 유전체층(111)을 기준으로 도시하였으나, 제2 유전체층(112)과 제3 유전체층(113)에도 더미 전극(151, 152, 153)이 형성될 수 있다.

도 6를 참조하면, 더미 전극(151, 152)은 유전체층(111)의 길이 방향으로의 양 끝단에 형성될 수 있다.

즉, 더미 전극이 유전체층(111)의 양 끝단에 형성됨으로써, 유전체층(111)을 적층하여 세라믹 본체(110)를 완성하였을 때, 더미 전극(151, 152)이 세라믹 본체(110)의 길이 방향으로의 단부에 형성될 수 있다.

특히, 더미 전극(151, 152)은 세라믹 본체(110)의 상면에 가?도록 또는 상면에 노출되도록 배치될 수 있다.

따라서 즉, 더미 전극(151, 152)이 적층 세라믹 커패시터의 상면과 하면을 외관상으로 구분지을 수 있는 역할을 수행할 수 있다.

또한, 더미 전극(151, 152)은 유전체층(111)에 형성된 내부 전극들 사이에 형성될 수 있다.

도 7을 참조하면, 더미 전극(153)은 제1 및 제3 내부 전극(121, 123)의 사이에 형성되어, 세라믹 본체(110)의 상면으로 노출되도록 배치될 수 있다.

즉, 더미 전극(153)이 적층 세라믹 커패시터의 상면과 하면을 외관상으로 구분지을 수 있는 역할을 수행할 수 있다.

더미 전극(151, 152, 153)은 세라믹 본체(110)의 상면과 하면을 구분하는 역할 외에도 내부 전극으로 인해 적층시 발생하는 단차를 해소하는 역할을 수행할 수 있다.

변형 예

도 8 및 도 9는 본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 내부 전극의 실시형태를 개략적으로 도시한 단면도이다.

도 8을 참조하면, 도 2와 달리 도 8의 내부 전극은 제1 및 제3 내부 전극(126, 128)은 서로 다른 제1 유전체 층(111)에 배치되며, 제2 및 제4 내부 전극(127, 129)은 서로 다른 제2 유전체 층(122)에 배치될 수 있다.

제1 및 제3 내부 전극(126, 128)은 서로 다른 제1 유전체 층(111)에 배치되며, 제2 및 제4 내부 전극(127, 129)은 서로 다른 제2 유전체 층(122)에 배치될 수 있다.

각 내부 전극(126, 127, 128, 129)은 적어도 일면으로 노출되도록 배치된다.

각 내부 전극(126, 127, 128, 129)은 커패시터의 용량 형성에 기여하는 용량부(126a, 127a, 128a, 129a)와 일면으로 노출되는 리드부(126b, 127b, 128b, 129b)를 포함할 수 있다.

제1 리드부(126b)는 세라믹 본체(110)의 상면(2)을 통해 인출되도록 제1 용량부(126a)에서 상면(2)으로 연장 형성되며, 제2 리드부(127b)는 세라믹 본체(110)의 하면(1)을 통해 인출되도록 제2 용량부(127a)에서 하면(1)으로 연장 형성된다.

제1 내부 전극(126)의 제1 리드부(126b)는 제1 외부 전극(131)과 전기적으로 연결되고, 제2 내부 전극(126)의 제2 리드부(127b)는 제2 외부 전극(132)과 전기적으로 연결될 수 있다.

제1 내부 전극(126)의 제1 용량부(126a)와 제2 내부 전극(127)의 제2 용량부(127a)가 폭방향으로 서로 겹치며, 서로 다른 극성을 가짐으로써 용량 형성에 기여하게 된다.

이와 마찬가지로, 제3 리드부(128b)는 세라믹 본체(110)의 상면(2)을 통해 인출되도록 제3 용량부(128a)에서 상면(2)으로 연장 형성되며, 제4 리드부(129b)는 세라믹 본체(110)의 하면(1)을 통해 인출되도록 제4 용량부(129a)에서 하면(1)으로연장 형성된다.

제3 내부 전극(128)의 제3 리드부(128b)는 제3 외부 전극(133)과 전기적으로 연결되고, 제4 내부 전극(129)의 제4 리드부(129b)는 제4 외부 전극(134)과 전기적으로 연결될 수 있다.

제3 내부 전극(128)의 제3 용량부(128a)와 제4 내부 전극(129)의 제4 용량부(129a)가 폭방향으로 서로 겹치며, 서로 다른 극성을 가짐으로써 용량 형성에 기여하게 된다.

따라서 도 8에 도시된 제1 및 제2 유전체층(111, 112)과 도 2에 도시된 내부 저항 전극(125)을 포함하는 제3 유전체층(113)을 쌓아 세라믹 본체를 만듬으로써, ESR을 조정하고 높은 유전 용량을 가지는 적층 세라믹 커패시터를 제공할 수 있다.

또한, 도 9에서 보는 바와 같이 도 2에 도시된 내부 전극의 실시 형태와 도 8에 도시된 내부 전극의 실시 형태를 조합하여 적층 세라믹 커패시터를 제작할 수 있다.

도 9과 같이 내부 전극의 실시형태를 조합하는 경우, 도 10에서 도시한 바와 같은 회로도를 가지게 된다.

즉, 커패시터 C3에 의해 광대역 주파수 영역에 있어서 임피던스의 조정을 용이하게 할 수 있다.

적층 세라믹 커패시터의 실장 기판

도 11은 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터의 실장 기판의 개략적인 사시도를 도시한 것이다.

도 11을 참조하면, 본 개시의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판은 적층 세라믹 커패시터(100)가 수평하게 실장되는 기판(210)과 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.

이 때, 적층 세라믹 커패시터(100)는 제3 및 제4 외부 전극(133, 134)이 기판(210) 쪽에 배치되며 제3 및 제4 외부 전극(313, 314)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.

이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

100: 적층 세라믹 커패시터 110: 세라믹 본체
111, 112: 유전체 층 121-124, 126-129: 내부 전극
125: 내부 저항 전극 131-136: 외부 전극
140: 마킹 151-153: 더미 전극
210: 기판 221-223: 전극 패드
231-234: 솔더

Claims

폭방향으로 제1, 제2 유전체층 및 제3 유전체층이 적층된 세라믹 본체;
상기 제1 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 제1 내부 전극;
상기 제2 유전체층에 배치되며 상기 세라믹 본체의 하면으로 일부가 노출되는 제2 내부 전극;
상기 제1 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 제3 내부 전극;
상기 제2 유전체층에 배치되며 상기 세라믹 본체의 하면으로 일부가 노출되는 제4 내부 전극;
상기 제3 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 내부 저항 전극;
상기 세라믹 본체의 상면에 배치되며, 상기 제1 내부 전극과 연결되는 제1 외부 전극;
상기 세라믹 본체의 하면에 배치되며, 상기 제2 내부 전극과 연결되는 제2 외부 전극;
상기 세라믹 본체의 상면에 배치되며, 상기 제3 내부 전극과 연결되고 상기 제1 외부 전극과 이격되어 배치되는 제3 외부 전극; 및
상기 세라믹 본체의 하면에 배치되며, 상기 제4 내부 전극과 연결되고 상기 제2 외부 전극과 이격되어 배치되는 제4 외부 전극;를 포함하고,
상기 제1 외부 전극과 상기 제3 외부 전극은 상기 내부 저항 전극을 통해 전기적으로 연결되며,
상기 내부 저항 전극은 상기 제1 내지 제4 내부 전극보다 높은 저항값을 가지고, 상기 내부 저항 전극의 도전성, 폭 또는 길이를 조절하여 ESR을 조절할 수 있는 적층 세라믹 커패시터.
삭제
제1항에 있어서,
상기 제1 및 제3 내부 전극은 서로 이격되어 동일한 상기 제1 유전체 층에 배치되며,
상기 제2 및 제4 내부 전극은 서로 이격되어 동일한 상기 제2 유전체 층에 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 및 제3 내부 전극은 서로 다른 상기 제1 유전체 층에 배치되며,
상기 제2 및 제4 내부 전극은 서로 다른 상기 제2 유전체 층에 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내지 제3 유전체층 중 적어도 일부는 상기 세라믹 본체의 길이 방향의 단면으로 노출되는 더미 전극을 더 포함하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내지 제3 유전체 층 중 적어도 일부는 상기 세라믹 본체의 상면으로 노출되는 더미 전극을 더 포함하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 세라믹 본체의 측면에는 상면과 가까운 부분에 형성되는 마킹을 더 포함하는 적층 세라믹 커패시터.
상부에 제1 및 제2 전극 패드를 갖는 기판; 및
상기 기판 위에 배치되는 적층 세라믹 커패시터;를 포함하며,
상기 적층 세라믹 커패시터는,
폭방향으로 제1, 제2 유전체층 및 제3 유전체층이 적층된 세라믹 본체;
상기 제1 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 제1 내부 전극;
상기 제2 유전체층에 배치되며 상기 세라믹 본체의 하면으로 일부가 노출되는 제2 내부 전극;
상기 제1 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 제3 내부 전극;
상기 제2 유전체층에 배치되며 상기 세라믹 본체의 하면으로 일부가 노출되는 제4 내부 전극;
상기 제3 유전체층에 배치되며 상기 세라믹 본체의 상면으로 일부가 노출되는 내부 저항 전극;
상기 세라믹 본체의 상면에 배치되며, 상기 제1 내부 전극과 연결되는 제1 외부 전극;
상기 세라믹 본체의 하면에 배치되며, 상기 제2 내부 전극과 연결되는 제2 외부 전극;
상기 세라믹 본체의 상면에 배치되며, 상기 제3 내부 전극과 연결되고 상기 제1 외부 전극과 이격되어 배치되는 제3 외부 전극; 및
상기 세라믹 본체의 하면에 배치되며, 상기 제4 내부 전극과 연결되고 상기 제2 외부 전극과 이격되어 배치되는 제4 외부 전극;를 포함하고,
상기 제1 외부 전극과 상기 제3 외부 전극은 상기 내부 저항 전극을 통해 전기적으로 연결되며,
상기 내부 저항 전극은 상기 제1 내지 제4 내부 전극보다 높은 저항값을 가지고, 상기 내부 저항 전극의 도전성, 폭 또는 길이를 조절하여 ESR을 조절할 수 있는 적층 세라믹 커패시터의 실장 기판.
삭제
제8항에 있어서,
상기 제1 및 제3 내부 전극은 서로 이격되어 동일한 상기 제1 유전체 층에 배치되며,
상기 제2 및 제4 내부 전극은 서로 이격되어 동일한 상기 제2 유전체 층에 배치되는 적층 세라믹 커패시터의 실장 기판.
제8항에 있어서,
상기 제1 및 제3 내부 전극은 서로 다른 상기 제1 유전체 층에 배치되며,
상기 제2 및 제4 내부 전극은 서로 다른 상기 제2 유전체 층에 배치되는 적층 세라믹 커패시터의 실장 기판.
제8항에 있어서,
상기 제1 내지 제3 유전체층 중 적어도 일부는 상기 세라믹 본체의 길이 방향의 단면으로 노출되는 더미 전극을 더 포함하는 적층 세라믹 커패시터의 실장 기판.
제8항에 있어서,
상기 제1 내지 제3 유전체 층 중 적어도 일부는 상기 세라믹 본체의 상면으로 노출되는 더미 전극을 더 포함하는 적층 세라믹 커패시터의 실장 기판.
제8항에 있어서,
상기 세라믹 본체의 측면에는 상면과 가까운 부분에 형성되는 마킹을 더 포함하는 적층 세라믹 커패시터의 실장 기판.