KR102551242B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

적층 세라믹 커패시터 및 그 실장 기판 Download PDF

Info

Publication number
KR102551242B1
KR102551242B1 KR1020220095942A KR20220095942A KR102551242B1 KR 102551242 B1 KR102551242 B1 KR 102551242B1 KR 1020220095942 A KR1020220095942 A KR 1020220095942A KR 20220095942 A KR20220095942 A KR 20220095942A KR 102551242 B1 KR102551242 B1 KR 102551242B1
Authority
KR
South Korea
Prior art keywords
internal electrode
capacitor
capacitor body
multilayer ceramic
internal
Prior art date
Application number
KR1020220095942A
Other languages
English (en)
Other versions
KR20220111239A (ko
Inventor
오범석
최재열
안영규
유진영
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Publication of KR20220111239A publication Critical patent/KR20220111239A/ko
Application granted granted Critical
Publication of KR102551242B1 publication Critical patent/KR102551242B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 내지 제3 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극의 양단이 제3 및 제4 면을 통해 각각 노출되고, 상기 제2 내부 전극이 제5 또는 제6 면을 통해 노출되고, 상기 제3 내부 전극은 제5 및 제6면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 배치되고, 상기 제1 내부 전극과 접속되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제5 및 제6 면에 배치되고, 상기 제2 내부 전극 및 상기 제3 내부 전극과 접속되는 제3 및 제4 외부 전극; 을 포함하는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTILAYERED CERAMIC CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.
상기 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 내부 전극을 교대로 적층하여 적층체를 형성한 다음, 이 적층체를 소성하고 외부 전극을 설치하여 제조되며, 일반적으로 내부 전극의 적층 수에 따라 제품의 용량이 결정된다.
한편, 상기 적층 세라믹 커패시터를 인쇄 회로 기판에 실장하기 위해서는 일정한 면적이 요구된다.
이때, 다양한 전기적 특성을 갖는 복수의 적층 세라믹 커패시터를 하나의 인쇄 회로 기판에 실장하는 경우 각각의 적층 세라믹 커패시터가 제대로 동작하기 위해서는 일정한 공간을 확보해야 한다.
최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
그러나, 전자 제품이 슬림(slim)화 및 소형화되는 경우 적층 세라믹 커패시터를 실장할 수 있는 공간이 한정되어 제품 설계가 곤란하다.
특히, IT 제품의 크기가 소형화되고 지속 사용 시간의 증가를 위해 배터리 크기가 증가하면서 인쇄 회로 기판의 크기는 물론 수동 소자들의 개수와 크기에 제약이 커지고 있다.
이러한 배경으로 더 작은 크기의 제품에 더 높은 용량을 가지는 적층형 세라믹 커패시터(MLCC)의 요구가 증가되고 있다.
제조사에서는 시장의 요구에 맞추어 작은 크기에 높은 용량의 제품을 제작하기 위하여 커버 및 마진 두께를 감축하는 동시에 각 층의 두께를 박층화하여 고적층 설계로 발전해 가고 있다.
즉, 적층 세라믹 커패시터의 초고용량 및 소형화에 따라 박층화와 적층 수의 증가가 이루어져, 이에 전기적 특성을 구현하기 위한 리드부의 수가 함께 증가하고 있다.
이와 같이 리드부의 수가 증가하게 되면 적층체의 누적 단차가 증가하게 되고, 이에 리드부가 없는 주변부와의 역단차가 심화되어 제품의 수율 및 신뢰성에 악영향을 미치게 된다.
또한, 단위 부피당 용량의 증가를 위해 적층체의 커버 및 마진의 두께를 줄이는 추세인데, 이로 인해 앞서 단차에 의한 악영향은 더욱 커지고 있는 실정이다.
이러한 관점에서, 전기적 특성의 저하 없이 단차로 인해 방생하는 여러 가지 부작용을 제거할 수 있는 방안이 요구되고 있다.
예컨대, 네거티브(negative) 인쇄를 실시하여 내부 전극이 없는 부분에 유전체를 메워 주는 기술이 개시되어 있으나, 이 경우 공정이 복잡하여 실용적이지 못한 단점이 있다.
일본 공개특허공보 제2012-138415호 일본 공개특허공보 제2015-076591호
본 발명의 목적은 전기적 특성의 저하가 없으면서 단차를 감소시킬 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 내지 제3 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극의 양단이 제3 및 제4 면을 통해 각각 노출되고, 상기 제2 내부 전극이 제5 또는 제6 면을 통해 노출되고, 상기 제3 내부 전극은 제5 및 제6면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 배치되고, 상기 제1 내부 전극과 접속되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제5 및 제6 면에 배치되고, 상기 제2 내부 전극 및 상기 제3 내부 전극과 접속되는 제3 및 제4 외부 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제2 내부 전극은, 상기 제1 내부 전극과 오버랩되는 제1 바디부와, 상기 제1 바디부에서 상기 커패시터 바디의 제5 또는 제6 면을 향해 연장되는 제1 리드부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 내부 전극은, 상기 제1 또는 제2 내부 전극과 오버랩되는 제2 바디부와, 상기 제2 바디부에서 상기 커패시터 바디의 제5 및 제6 면을 향해 각각 연장되는 제2 및 제3 리드부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 전극은, 유전체층의 적층 방향을 따라 상기 커패시터 바디의 제5 및 제6 면을 통해 번갈아 노출되게 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 전극이 커패시터 바디의 제5 및 제6 면을 통해 노출되는 위치가 다수의 방향으로 이동하면서 변경될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부까지 연장되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 연장될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 및 제4 외부 전극이 상기 커패시터 바디의 제3 및 제4 면에서 이격되게 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 제1 또는 제2 면 중 적어도 한 면에 상기 제3 및 제4 외부 전극을 연결하도록 형성되는 연결 전극을 더 포함할 수 있다.
본 발명의 다른 측면은, 상면에 복수의 전극 패드를 가지는 기판; 및 상기 전극 패드에 각각의 대응하는 외부 전극이 접속되도록 상기 기판에 실장되는 상기 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터는 폭 방향에 배치된 외부 전극의 전기적 연결성은 유지하면서 커패시터 바디의 폭 방향으로 노출되는 내부 전극의 리드부의 개수를 줄임으로써, 동일 특성을 구현하면서도 내부 전극의 노출로 인한 커패시터 바디의 주변부의 단차를 개선할 수 있는 효과가 있다.
도 1은 비교예의 적층 세라믹 커패시터를 개략적으로 도시한 투시사시도이다.
도 2는 도 1의 내부 전극 구조를 개략적으로 도시한 분리사시도이다.
도 3은 도 1의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 투시사시도이다.
도 5는 도 4의 내부 전극 구조를 개략적으로 도시한 분리사시도이다.
도 6은 도 4의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 개략적으로 도시한 평면도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 커패시터 바디를 중앙부의 폭-두께 면의 절단면으로 도시한 단면도이다.
도 9a 내지 도 9d는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 개략적으로 도시한 평면도이다.
도 10은 도 8의 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 노출 부분을 촬영한 것이다.
도 11은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이다.
도 12는 도 4에 연결 전극이 추가된 것을 도시한 투시사시도이다.
도 13은 도 4의 적층 세라믹 커패시터가 실장된 기판을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 커패시터 바디의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 비교예의 적층 세라믹 커패시터를 개략적으로 도시한 투시사시도이며, 도 2는 도 1의 내부 전극 구조를 개략적으로 도시한 분리사시도이고, 도 3은 도 1의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이다.
도 1 내지 도 3을 참조하면, 비교예의 적층 세라믹 커패시터(1)는 복수의 유전체층(11)이 적층되어 형성되는 커패시터 바디(10)와, 커패시터 바디(10) 외측에 배치되는 제1 내지 제4 외부 전극(31-34)를 포함한다.
커패시터 바디(10)는 내측에 유전체층(11)을 사이에 두고 T방향으로 서로 대향하도록 번갈아 배치되는 제1 내부 전극(21) 및 제2 내부 전극(22)을 포함한다.
제1 내부 전극(21)은 양 단이 L방향의 양 단면을 통해 노출되고, 제2 내부 전극(22)은 W방향의 양 단면으로 리드부(22a)를 통해 노출된다.
이때, 제1 내부 전극(21)은 시그널(signal)부 일 수 있으며, 제2 내부 전극(22)은 접지(GND)부 일 수 있다.
이렇게 제1 내부 전극(21)과 제2 내부 전극(22)이 교차 적층되면 제2 내부 전극(22)의 리드부(22a) 중 일부가 부분적으로 잘려서 더미 패턴(25)을 형성하게 된다. 예컨대, 더미 패턴(25)은 제1 내부 전극(21)과 같은 층에서 리드부(22a)와 대응하는 위치에 배치될 수 있다.
이와 같은 커패시터 바디(10)의 폭 방향 마진에 배치되는 리드부(22a) 및 더미 패턴(25)으로 인해, 리드부(22a) 및 더미 패턴(25)이 형성되지 아니한 주변부와 리드부(22a) 및 더미 패턴(25)이 형성된 부분의 단차가 현저히 증가하게 되고 이에 극단적인 불균형이 발생할 수 있다.
이로 인해, 리드부(22a)의 주변에 미세한 갭(gap)이 발생할 수 있고, 리드부(22a)의 상하부는 크랙에 취약한 구조가 될 수 있다. 따라서, 이러한 단차의 증가를 방지할 수 있는 방안이 필요하다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 투시사시도이며, 도 5는 도 4의 내부 전극 구조를 개략적으로 도시한 분리사시도이고, 도 6은 도 4의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이고, 도 7a 내지 도 7c는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 개략적으로 도시한 평면도이다.
도 4 내지 도 7을 참조하여, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에 대해 설명하도록 한다.
본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 커패시터 바디(110), 제1 내지 제3 내부 전극(121-123), 제1 내지 제4 외부 전극(131-134)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 포함하며, 형상에 특별히 제한은 없지만, 도 4에 도시된 바와 같이 대체로 육면체 형상일 수 있다.
커패시터 바디(110)는, T방향으로 서로 대향하는 제1 및 제2 면(1, 2), 제1 및 제2 면(1, 2)과 연결되고 L방향으로 서로 대향하는 제3 및 제4 면(3, 4) 및 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 W방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
이때, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
또한, 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함할 수 있다.
상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
또한, 커패시터 바디(110)는 내부에 복수의 내부 전극이 유전체층(111)을 사이에 두고 서로 분리되어 배치될 수 있다.
본 실시 형태에서는 복수의 제1 및 제2 내부 전극(121, 122)이 유전체층(111)을 사이에 두고 T방향으로 번갈아 배치될 수 있다.
제1 내부 전극(121)은 양 단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출된다.
제2 내부 전극(122)은 커패시터 바디(110)의 제5 또는 제6 면(5, 6) 중 하나를 통해 노출될 수 있다. 본 실시 형태에서는 제2 내부 전극(122)이 커패시터 바디(110)의 제5 면(5)을 통해 노출되는 것으로 도시하여 설명하고 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
또한, 제2 내부 전극(122)은 제1 내부 전극(121)의 적어도 일부와 T방향으로 오버랩되는 제1 바디부(122a)와, 제1 바디부(122a)에서 커패시터 바디(110)의 제5 면(5)을 향해 노출되도록 연장되는 제1 리드부(122b)를 포함할 수 있다.
본 실시 형태에서, 제2 내부 전극(122) 은 제1 리드부(122b)가 커패시터 바디(110)의 W방향의 일측으로만 배치된다. 이렇게 제2 내부 전극(122)의 제1 리드부(122b)가 커패시터 바디(110)의 일측으로만 노출됨으로써 리드부가 형성되지 않은 주변부와의 단차를 감소시킬 수 있다.
제 3 내부 전극(123)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출될 수 있다.
제3 내부 전극(123)은 제1 및 제2 내부 전극(121, 122)이 적층되는 일정 구간의 중간마다 배치할 수 있으며, 그 사이에 위치한 제1 및 제2 내부 전극의 개수를 특정 개수로 한정하는 것은 아니다. 다만, 제3 내부 전극(123)의 개수가 지나치게 증가하면 단차 개선 효과가 감소될 수 있으므로 적절히 조정하는 것이 필요하다.
또한, 제3 내부 전극(123)은 제1 내부 전극(121)의 적어도 일부 또는 제2 내부 전극(122)의 제1 바디부(122a)와 T방향으로 오버랩되는 제2 바디부(123a)와, 제2 바디부(123a)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 향해 각각 노출되도록 연장되는 제2 및 제3 리드부(123b, 123c)를 포함할 수 있다.
만약, 적층 세라믹 커패시터(100)에 제3 및 제4 외부 전극(133, 134)을 동시에 연결하는 내부 전극이 전혀 존재하지 않는 경우, 비교 예에 비해 커패시턴스가 약 절반 정도로 감소하는 문제가 발생할 수 있다. 특히, 어플리케이션(application)에서는 그라운드(GND)를 회로로 연결하고 있어 문제가 없을 수도 있지만, 선별 과정에서는 문제가 발생하게 된다.
본 실시 형태의 제3 내부 전극(123)은 이러한 문제를 방지할 수 있다. 즉, 제3 내부 전극을 포함함으로써 선별에서 커패시턴스가 감소하는 것을 방지하고, 적층 세라믹 커패시터(100)의 용량이 저하 되는 것을 방지할 수 있다.
이러한 제1 내지 제3 내부 전극(121, 122, 123)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
본 실시 형태의 적층 세라믹 커패시터(100)는 커패시터 바디(110)의 외측에 형성되며 내부 전극과 선택적으로 접속되어 전기적으로 연결되는 제1 내지 제4 외부 전극(131-134)을 포함할 수 있다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치될 수 있다. 제1 및 제2 외부 전극(131, 132)에는 제1 내부 전극(121)의 양 단이 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장될 수 있다. 또한, 제1 및 제2 외부 전극(131, 132)은 필요시 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 배치될 수 있다. 제3 외부 전극(133)에는 제2 내부 전극(121)의 제1 리드부(122b)와 제3 내부 전극(123)의 제2 리드부(123b)가 접속되어 전기적으로 연결될 수 있다. 제4 외부 전극(134)에는 제3 내부 전극(123)의 제3 리드부(123c)가 접속되어 전기적으로 연결될 수 있다.
이때, 제3 및 제4 외부 전극(131, 132)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장될 수 있다.
또한, 제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에서 소정 간격 이격되게 배치될 수 있다.
또한, 제1 내지 제4 외부 전극(131-134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
이때, 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
또한. 상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
또한, 제1 내지 제4 외부 전극(131-134)을 형성하는 방법은 특별히 제한되지 않으며, 예컨대 커패시터 바디(110)를 디핑(dipping)하여 형성할 수 있으며, 스퍼터링 또는 도금 등의 다른 방법을 사용할 수도 있다.
또한, 제1 내지 제4 외부 전극(131-134) 위에 도금층이 형성될 수 있다. 상기 도금층은 외부 전극 상에 형성되는 니켈 도금층과 상기 니켈 도금층 상에 형성되는 주석 도금층을 포함할 수 있다.
이와 같이 구성된 본 실시 형태에 따른 적층 세라믹 커패시터는, 제2 내부 전극(122)의 제1 리드부(122b)가 폭 방향의 일측으로만 배치됨으로써 리드부에 의한 단차 문제를 해결할 수 있으며, 동시에 제3 내부 전극(123)이 제3 및 제4 외부 전극(131, 132)을 서로 연결하도록 형성됨으로써 전기적 연결성을 높여 선별에서 발생하는 문제를 해결할 수 있다.
특히, 내부 전극의 폭 방향으로 노출되는 리드부의 개수가 줄어들면서 커패시터 바디의 커버 영역의 손상을 감소시킬 수 있고, 리드부의 주변부에서 단차로 인해 말생할 수 있는 미세한 갭(gap) 및 크랙의 발생 또한 감소시킬 수 있다.
한편, 본 실시 형태에서는, 적층 세라믹 커패시터(100)가 총 4개의 외부 전극을 갖는 4단자 커패시터인 것으로 도시하여 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 필요시 더 많은 수의 외부 전극을 포함하게 변경할 수 있다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 커패시터 바디를 중앙부의 폭-두께 면의 절단면으로 도시한 단면도이고, 도 9a 내지 도 9d는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 개략적으로 도시한 평면도이다.
도 8 내지 도 9d를 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터는 제4 내부 전극(124)를 더 포함할 수 있다.
제4 내부 전극(124)은 제2 내부 전극(122)과 유사한 구조로서, 제1 바디부(122a)와 T방향으로 오버랩되는 제3 바디부(124a)와, 제3 바디부(124a)에서 커패시터 바디(110)의 제6 면(6)을 통해 노출되도록 연장되며 제1 리드부(122b)와 W방향으로 대향되게 형성되는 제4 리드부(124b)를 포함할 수 있다.
이처럼 제2 내부 전극(122) 및 제4 내부 전극(124)은 각 리드부가 W방향의 양측으로 교차하여 일측으로만 노출되도록 배치됨으로써, 비교 예에 따른 적층 세라믹 커패시터에 비해 커패시터 바디(110)의 일 측면으로 노출되는 리드부의 총 개수를 감소시킬 수 있다.
즉, 제2 내부 전극(122)의 제1 리드부(122b) 및 제4 내부 전극(124)의 제4 리드부(124b)가 커패시터 바디(110)의 일측으로만 각각 노출됨으로써, 리드부(122b, 124b)가 형성되지 않은 주변부와의 단차를 감소시킬 수 있다.
이때, 제2 및 제4 내부 전극(122, 124)의 제1 및 제4 리드부(122b, 124b)는 필요시 실제 적층시에 제1 및 제4 리드부(122b, 124b)의 위치를 분산시키기 위하여 다수의 방향으로 이동(shift)하면서 적층을 수행할 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
도 10은 도 8의 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 노출 부분을 촬영한 것이다.
도 10을 참조하면, 일측으로 노출되는 리드부의 수를 도 1의 비교 예에 따른 적층 세라믹 커패시터에 비해 1/2로 줄여서 평가한 결과, 도 10과 같이 커패시터 바디의 상하부의 커버의 바깥까지 리드부로 인한 단차가 영향을 주지 못하는 것을 확인할 수 있다.
도 11은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이다.
도 11을 참조하면, 제3 내부 전극(123)이 커패시터 바디(110)의 상하 커버 영역 내에 배치될 수 있다.
또한, 다른 실시 형태로서, 제3 내부 전극(123)는 커패시터 바디(110)의 중앙부와 상하 커버층에 동시에 배치되는 것도 가능하다.
이때, 제3 내부 전극(123)의 적층 수는 칩의 특성에 따라 1개에서 연속하여 수개까지 중복으로 배치되는 것이 가능하다. 본 실시 형태에서는 상하 커버 영역 마다 각각 3개가 중복 배치된 것으로 도시하여 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
도 12는 도 4에 연결 전극이 추가된 것을 도시한 투시사시도이다.
본 발명은, 상술한 선별에서 발생하는 문제를 해결하기 위하여, 도 12와 같이, 적층 세라믹 커패시터에서, 커패시터 바디(110)의 제1 면(1) 또는 제2 면(2)에 제3 및 제4 외부 전극(133, 134)를 연결하는 연결 전극(140)을 더 배치할 수 있다.
도 12에서는 연결 전극(140)이 커패시터 바디(110)의 제2 면(2)에 형성되어 제3 및 제4 외부 전극(133, 134)을 연결하는 것으로 도시하여 설명하고 있지만, 본 발명의 연결 전극(140)은 커패시터 바디(110)의 제1 면(1)에만 형성되거나, 또는 커패시터 바디(110)의 제1 및 제2 면(1, 2)에 둘 다 형성되는 구조로 이루어질 수 있다.
또한, 본 실시 형태에서, 연결 전극(140)은 직선형으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 필요시 연결 전극(140)은 곡선형 또는 지그재그형 등으로 구성될 수 있다.
또한, 필요시 연결 전극(140) 위에 연결 전극(140)을 커버하도록 유전체층(미도시)을 추가로 더 배치하여 연결 전극(140)이 외부로부터 노출되는 것을 방지하도록 구성할 수 있다.
이러한 연결 전극(140)의 재료는 특별히 제한되는 것은 아니며, 예를 들어 제1 내지 제4 내부 전극(121-124)에서와 유사하게 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
이때, 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
도 13은 도 4의 적층 세라믹 커패시터가 실장된 기판을 도시한 사시도이다.
도 13을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판은 일면에 제1 내지 제4 전극 패드(221-224)를 가지는 기판(210)과, 기판(210)의 일면에서 제1 내지 제4 외부 전극(131-134)가 제1 내지 제4 전극 패드(221-224) 상에 각각 접속되도록 실장되는 적층 세라믹 커패시터(100)를 포함한다. 도 13에서 도면부호 230은 전극 패드와 외부 전극을 접합시키기 위한 솔더를 나타낸다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터
110 ; 커패시터 바디
111 ; 유전체층
121, 122, 123, 124 ; 제1 내지 제4 내부 전극
122a, 123a, 124a ; 제1 내지 제3 바디부
122b, 123b, 123c, 124b ; 제1 내지 제4 리드부
131, 132, 133, 134 ; 제1 내지 제4 외부 전극
140: 연결 전극
210 ; 기판
221, 222, 223, 224 ; 제1 내지 제4 전극 패드

Claims (12)

  1. 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 내지 제3 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극의 양단이 제3 및 제4 면을 통해 각각 노출되고, 상기 제2 내부 전극이 제5 면을 통해 노출되고, 상기 제3 내부 전극은 제5 및 제6 면을 통해 노출되는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되고, 상기 제1 내부 전극과 접속되는 제1 및 제2 외부 전극;
    상기 커패시터 바디의 제5 및 제6 면에 각각 배치되고는 제3 및 제4 외부 전극; 을 포함하고,
    상기 제2 내부 전극은 상기 제3 외부 전극과 접속되고, 상기 제3 내부 전극은 상기 제3 및 제4 외부 전극과 동시에 접속되고,
    상기 커패시터 바디는 상하부에 각각 커버 영역을 가지고,
    상기 제3 내부 전극이 상기 커패시터 바디의 상하 커버 영역에만 배치되는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제2 내부 전극은, 상기 제1 내부 전극과 오버랩되는 제1 바디부와, 상기 제1 바디부에서 상기 커패시터 바디의 제5 면을 향해 연장되는 제1 리드부를 포함하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제3 내부 전극은, 상기 제1 또는 제2 내부 전극과 오버랩되는 제2 바디부와, 상기 제2 바디부에서 상기 커패시터 바디의 제5 및 제6 면을 향해 각각 연장되는 제2 및 제3 리드부를 포함하는 적층 세라믹 커패시터.
  4. 삭제
  5. 제1항에 있어서,
    상기 커패시터 바디는 상기 커패시터 바디의 제6 면을 통해 노출되는 제4 내부 전극을 더 포함하는 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 제4 내부 전극은, 상기 제1 내지 제3 내부 전극과 오버랩되는 제4 바디부와, 상기 제4 바디부에서 상기 커패시터 바디의 제6 면을 향해 연장되는 제4 리드부를 포함하는 적층 세라믹 커패시터.
  7. 제5항에 있어서,
    상기 제2 및 제4 내부 전극은, 유전체층의 적층 방향을 따라 번갈아가며 배치되는 적층 세라믹 커패시터.
  8. 제5항에 있어서,
    상기 제2 및 제4 내부 전극에서 상기 커패시터 바디의 제5 또는 제6 면을 통해 노출되는 위치가 다수의 방향으로 이동하면서 변경되는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부까지 연장되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 연장되는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 제3 및 제4 외부 전극이 상기 커패시터 바디의 제3 및 제4 면에서 이격되게 배치되는 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 커패시터 바디의 제1 또는 제2 면 중 적어도 한 면에 상기 제3 및 제4 외부 전극을 연결하도록 형성되는 연결 전극을 더 포함하는 적층 세라믹 커패시터.
  12. 상면에 복수의 전극 패드를 가지는 기판; 및
    상기 전극 패드에 각각의 대응하는 외부 전극이 접속되도록 상기 기판에 실장되는 제1항 내지 제3항, 제5항 내지 제11항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
KR1020220095942A 2017-06-02 2022-08-02 적층 세라믹 커패시터 및 그 실장 기판 KR102551242B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR20170069135 2017-06-02
KR1020170069135 2017-06-02
KR1020170101132A KR102449360B1 (ko) 2017-06-02 2017-08-09 적층 세라믹 커패시터 및 그 실장 기판

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170101132A Division KR102449360B1 (ko) 2017-06-02 2017-08-09 적층 세라믹 커패시터 및 그 실장 기판

Publications (2)

Publication Number Publication Date
KR20220111239A KR20220111239A (ko) 2022-08-09
KR102551242B1 true KR102551242B1 (ko) 2023-07-03

Family

ID=64670204

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170101132A KR102449360B1 (ko) 2017-06-02 2017-08-09 적층 세라믹 커패시터 및 그 실장 기판
KR1020220095942A KR102551242B1 (ko) 2017-06-02 2022-08-02 적층 세라믹 커패시터 및 그 실장 기판

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020170101132A KR102449360B1 (ko) 2017-06-02 2017-08-09 적층 세라믹 커패시터 및 그 실장 기판

Country Status (2)

Country Link
JP (1) JP7091582B2 (ko)
KR (2) KR102449360B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024018719A1 (ja) * 2022-07-22 2024-01-25 株式会社村田製作所 積層セラミック電子部品
WO2024018718A1 (ja) * 2022-07-22 2024-01-25 株式会社村田製作所 積層セラミック電子部品および積層セラミック電子部品の実装構造

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196263A (ja) * 2000-01-07 2001-07-19 Philips Japan Ltd 多層誘電体貫通型コンデンサ
JP2011181976A (ja) * 2007-09-28 2011-09-15 Samsung Electro-Mechanics Co Ltd 積層型キャパシタ
JP2015216343A (ja) * 2014-05-07 2015-12-03 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミックキャパシタ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK240084D0 (da) * 1984-05-15 1984-05-15 Ferrosan As New beta-carboline-3-oxadiazolyl derivatives
JP2694666B2 (ja) * 1989-03-24 1997-12-24 マルコン電子株式会社 電解コンデンサ駆動用電解液
JP2878919B2 (ja) * 1991-12-30 1999-04-05 韓國電子通信研究院 高周波ノイズ除去用チップ型キャパシター
JP3214072B2 (ja) * 1992-07-09 2001-10-02 日本ケミコン株式会社 電解コンデンサ用電解液
JPH07272975A (ja) * 1994-03-29 1995-10-20 Tdk Corp 複合コンデンサ
JP5218545B2 (ja) 2010-12-24 2013-06-26 Ｔｄｋ株式会社 積層コンデンサ
JP6343901B2 (ja) 2013-10-11 2018-06-20 Tdk株式会社 貫通コンデンサ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196263A (ja) * 2000-01-07 2001-07-19 Philips Japan Ltd 多層誘電体貫通型コンデンサ
JP2011181976A (ja) * 2007-09-28 2011-09-15 Samsung Electro-Mechanics Co Ltd 積層型キャパシタ
JP2015216343A (ja) * 2014-05-07 2015-12-03 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミックキャパシタ

Also Published As

Publication number Publication date
JP2018207091A (ja) 2018-12-27
KR20220111239A (ko) 2022-08-09
JP7091582B2 (ja) 2022-06-28
KR102449360B1 (ko) 2022-10-04
KR20180132490A (ko) 2018-12-12

Similar Documents

Publication Publication Date Title
US8891226B2 (en) Multilayer ceramic electronic component and method of manufacturing the same
KR101525645B1 (ko) 적층 세라믹 커패시터
KR101792385B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20230093188A (ko) 적층형 커패시터, 그 실장 기판 및 적층형 커패시터의 제조방법
KR102551242B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
CN109767916B (zh) 多层电容器
KR102319596B1 (ko) 적층형 커패시터 및 그 실장 기판
KR102061504B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US10468185B2 (en) Multilayer ceramic capacitor and board having the same mounted thereon
JP6342286B2 (ja) 積層セラミックキャパシタ
KR101963283B1 (ko) 커패시터 부품
KR102067174B1 (ko) 3단자 적층형 커패시터
JP6233887B2 (ja) 積層セラミックキャパシタ及びその実装基板
KR101792362B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US9460856B2 (en) Multilayer ceramic capacitor and board having the same
KR102089696B1 (ko) 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판
KR102380836B1 (ko) 적층형 커패시터 및 그 실장 기판
KR102048101B1 (ko) 적층 칩 전자부품 및 그 실장 기판
KR102037268B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
JP2014204115A (ja) 積層セラミックキャパシタ、その製造方法及び電子部品が実装された回路基板
US11222748B2 (en) Multi-layered ceramic electronic component
KR102391585B1 (ko) 커패시터 부품
KR102109639B1 (ko) 적층 세라믹 전자 부품 및 그 실장 기판
KR101525740B1 (ko) 적층 세라믹 커패시터

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant