KR101792362B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

적층 세라믹 커패시터 및 그 실장 기판 Download PDF

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Abstract

본 발명은, 복수의 유전체층과 복수의 제1 및 제2 내부 전극을 폭 방향으로 적층하여 바디를 형성하고, 상기 제1 및 제2 내부 전극은 상기 바디의 실장 면을 통해 노출되며 서로 이격되게 배치되는 리드부를 각각 가지며, 상기 바디의 실장 면에 상기 각각의 리드부와 접속되도록 제1 내지 제3 외부 전극이 배치되고, 상기 바디에서 상기 리드부가 형성되지 않은 부분 중 일부에 상기 바디의 실장 면을 통해 노출되도록 단차 보상 패턴이 형성되는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이고 고용량이 보장되며 실장이 용이한 특징을 갖는다.
상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 내부 전극을 적층하여 바디를 구성하는데, 이때 적층체에서 내부 전극이 형성되지 않은 마진 부분에 단차가 발생할 수 있다.
이렇게 단차가 발생되면 적층체를 압착하는 과정에서 내부 전극의 길이 방향의 양 단부가 적층체의 단차가 생긴 빈 공간을 채우기 위해 휘어지게 된다.
따라서, 바디에서 내부 전극의 단부가 위치한 길이 방향의 양쪽 가장자리 부분의 두께가 중앙 부분의 두께 보다 보다 얇아져 적층 세라믹 커패시터에 쇼트 및 적층 세라믹 커패시터에 고전압을 인가했을 때 유전체층 중 취약한 부분에 전계가 집중되어 그을린(burnt) 자국이 발생하는 HVS 불량을 야기 시킬 수 있다.
일본공개특허 제2012-151397호 국내공개특허 제2008-0073193호
본 발명의 목적은 적층체 압착시 발생되는 단차를 개선할 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 복수의 유전체층과 제1 및 제2 내부 전극을 폭 방향으로 적층하여 바디를 형성하고, 상기 제1 및 제2 내부 전극은 상기 바디의 실장 면을 통해 노출되며 서로 이격되게 배치되는 리드부를 각각 가지며, 상기 바디의 실장 면에 상기 각각의 리드부와 접속되도록 제1 내지 제3 외부 전극이 배치되고, 상기 바디에서 상기 리드부가 형성되지 않은 부분 중 적어도 일부에 상기 바디의 실장 면을 통해 노출되도록 단차 보상 패턴이 형성되는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 바디에서 리드부가 형성되지 않은 부분 중 일부에 바디의 실장 면을 통해 노출되도록 단차 보상 패턴을 형성하여 상기 단차 보상 패턴이 바디의 마진을 채워 적층 세라믹 커패시터의 적층 후 압차가는 과정에서 발생하는 단차를 최소화할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 세라믹 바디를 실장 면이 상측을 향하도록 나타낸 사시도이다.
도 3은 도 1의 제1 및 제2 내부 전극과 단차 보상층의 적층 구조를 나타낸 분리사시도이다.
도 4는 도 1의 I-I'선 단면도이다.
도 5는 도 1의 외부 전극의 다른 실시 형태를 나타낸 사시도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 세라믹 바디를 개략적으로 나타낸 투명사시도이다.
도 7A 내지 도 7C는 도 6의 제1 및 제2 내부 전극과 단차 보상층을 각각 나타낸 평면도이다.
도 8은 도 6의 세라믹 바디의 길이 방향의 양 면에 절연부가 배치되는 것을 나타낸 투명사시도이다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 나타낸 사시도이다.
도 10은 도 9의 제1 및 제2 내부 전극과 단차 보상층의 적층 구조를 나타낸 분리사시도이다.
도 11은 도 9의 II-II'선 단면도이다.
도 12는 도 9의 외부 전극의 다른 실시 형태를 나타낸 사시도이다.
도 13은 도 1의 적층 세라믹 커패시터가 기판에 실장되는 모습을 나타낸 사시도이다.
도 14는 도 9의 적층 세라믹 커패시터가 기판에 실장되는 모습을 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 폭 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 세라믹 바디를 실장 면이 상측을 향하도록 나타낸 사시도이고, 도 3은 도 1의 제1 및 제2 내부 전극과 단차 보상층의 적층 구조를 나타낸 분리사시도이고, 도 4는 도 1의 I-I'선 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 바디(110)와 제1 내지 제3 외부 전극(131-133)을 포함한다.
바디(110)는 폭 방향으로 적층되는 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 폭 방향을 따라 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 본 실시 형태의 적층 세라믹 커패시터(100)는, 바디(110)에서 제1 및 제2 내부 전극(121, 122)의 후술하는 제1 내지 제3 리드부가 형성되지 않은 부분 중 일부에 바디(110)의 실장 면을 통해 노출되도록 형성되는 단차 보상 패턴(141-143)을 더 포함한다.
바디(110)는 복수의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
본 실시 형태에서 바디(110)는 예컨대 0201, 0402, 0603, 1005, 1608, 2012 및 3216과 같은 사이즈일 수 있으며, 여기서 예를 들어 0603 사이즈는 길이ⅹ폭이 0.6ⅹ0.3(mm)인 것을 의미한다.
이때, 바디(110)는, 서로 대향되는 두께 방향(T)의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 대향되는 길이 방향(L)의 제3 면(S3) 및 제4 면(S4)과, 서로 대향되는 폭 방향(W)의 제5 면(S5) 및 제6 면(S6)을 가질 수 있다.
이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 바디(110)의 제1 면(S1)으로 정의하여 함께 설명하기로 한다.
유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1층의 두께는 소성 후 1.00㎛ 이하가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)의 적층 수는 예컨대 수십층 내지 수백층일 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말 또는 티탄산 마그네슘 등을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
또한, 바디(110)는 마진으로서 폭 방향의 양쪽 최외곽에 커버(112, 113)가 배치될 수 있다.
커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 바디(110)의 폭 방향의 양쪽 최외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행한다.
제1 내지 제3 외부 전극(131-133)은 바디(110)의 제1 면(S1)에 바디(110)의 길이 방향을 따라 서로 이격되게 순차적으로 배치된다.
또한, 제1 및 제3 외부 전극(131, 133)은 바디(110)의 제3 및 제4 면(S3, S4)으로부터 이격되게 배치될 수 있다.
이때, 제1 내지 제3 외부 전극(131-133)은 필요시 바디(110)의 제1 면(S1)에 형성되는 도금층(131a, 132a, 133a)와 도금층(131a, 132a, 133a) 상에 각각 형성되는 도금층을 포함할 수 있으며, 상기 도금층은 니켈(Ni) 도금층(131b, 132b, 133b)과 니켈(Ni) 도금층(131b, 132b, 133b) 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
일반적인 적층 세라믹 커패시터는 바디의 길이 방향으로 서로 대향되는 양단에 외부 전극이 배치되므로 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 보다 크게 형성되고, 이는 유도 자기장의 크기를 증가시켜 전자 부품의 인덕턴스를 증가시키는 원인이 될 수 있다.
본 실시 형태에서는 바디(110)의 제1 면(S1)에 제1 내지 제3 외부 전극(131-133)이 모두 배치되므로 전류의 경로를 단축하여 전류 루프를 감소시킴으로써 전자 부품의 인덕턴스를 저감시킬 수 있다.
한편, 도 5에 도시된 바와 같이, 적층 세라믹 커패시터(100')의 제1 내지 제3 외부 전극(131'-133')은 바디(110)의 제1 면(S1)에 형성되는 접속부(131a-133a)와, 접속부(131a-133a)에서 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 각각 연장되는 제1 내지 제3 밴드부(131b-133b)를 포함할 수 있으며, 이에 제1 내지 제3 외부 전극(131'-133')의 고착강도를 향상시킬 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 바디(110) 내부에 배치되며, 유전체층(111)을 사이에 두고 폭 방향으로 번갈아 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 본 실시 형태의 제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(S3, S4)로부터 일정거리 이격되게 배치될 수 있으며, 이에 이격된 거리만큼 바디(110)에 길이 방향의 마진이 형성된다.
제1 내부 전극(121)은 폭 방향으로 서로 이웃하게 배치되는 제2 내부 전극(122)의 후술하는 제2 바디부와 중첩되어 용량 형성에 기여하는 제1 바디부(121a)와, 제1 바디부(121a)에서 연장되어 바디(110)의 제1 면(S1)을 통해 각각 노출되는 제1 및 제2 리드부(121b, 121c)를 포함한다.
이때, 제1 및 제2 리드부(121b, 121c)는 바디(110)의 길이 방향을 따라 서로 이격되게 배치되고, 제1 및 제3 외부 전극(131, 133)과 각각 접촉되어 전기적으로 접속된다.
제2 내부 전극(122)은 폭 방향으로 서로 이웃하게 배치되는 제1 내부 전극(121)의 제1 바디부(121a)와 중첩되어 용량 형성에 기여하는 제2 바디부(122a)와, 제2 바디부(122a)에서 연장되어 바디(110)의 제1 면(S1)을 통해 노출되는 제3 리드부(122b)를 포함한다.
이때, 제3 리드부(122b)는 바디(110)의 길이 방향을 따라 제1 및 제2 리드부(121b, 121c) 사이에 배치되고, 제2 외부 전극(132)과 접촉되어 전기적으로 접속된다.
위와 같이, 본 실시 형태의 적층 세라믹 커패시터(100)는 제1 내부 전극(121)의 제1 및 제2 리드부(121b, 121c)와 제2 내부 전극(122)의 제3 리드부(122b)가 바디(110)의 제1 면(S1)에서 최대한 인접하게 배치되므로 적층 세라믹 커패시터(100)의 ESL을 낮출 수 있게 된다.
이하, 본 실시 형태의 단차 보상 패턴에 대해 설명하면, 제1 내지 제3 단차 보상 패턴(141-143)을 포함할 수 있다.
제1 내지 제3 단차 보상 패턴(141-143)은 제1 및 제2 내부 전극(121, 122)과 동일한 재료로 이루어질 수 있으며, 이하 설명하듯이 제1 및 제2 내부 전극과 소정 거리 이격되게 형성된다.
제1 단차 보상 패턴(141)은 제1 내부 전극(121)이 배치된 유전체층 상에 바디(110)의 길이 방향으로 제1 및 제2 리드부(121b, 121c) 사이에 배치되며, 제3 리드부(122b)와 폭 방향으로 오버랩 되게 형성될 수 있다.
제2 및 제3 단차 보상 패턴(142, 143)은 제2 내부 전극(122)이 배치된 유전체층 상에 바디(110)의 길이 방향으로 제3 리드부(122b)의 양측에 배치되며, 제1 및 제2 리드부(121b, 121c)와 각각 폭 방향으로 오버랩 되게 형성될 수 있다.
위와 같이 형성되는 제1 내지 제3 단차 보상 패턴(141-143)은 유전체층(111)의 마진 부분을 채우게 된다.
즉, 제1 단차 보상 패턴(141)은 제1 및 제2 리드부(121b, 121c) 사이에서 제3 리드부(122b) 크기만큼의 마진을 채우게 되고, 제2 및 제3 단차 보상 패턴(142, 143)은 제3 리드부(122b)의 양측에 있는 제1 및 제2 리드부(121b, 122c) 크기만큼의 마진을 채우게 된다.
한편, 본 실시 형태의 적층 세라믹 커패시터는, 바디(110)에 폭 방향으로 배치되는 적어도 한 층 이상의 단차 보상층(124)을 더 포함할 수 있다.
이때, 단차 보상층(124)은 폭 방향으로 2개 이상이 연달아 배치될 수 있고, 여러 개가 배치되더라도 각각 제1 및 제2 내부 전극(121, 122)에 의해 구분되어 폭 방향을 따라 개별적으로 이격되게 배치될 수 있다.
또한, 단차는 내부 전극의 두께에 의해 발생하며 단자 보상층(124)은 내부 전극과 동시에 인쇄되어 형성되는 것이므로 단차 보상층(124)의 두께 및 적층 수는 내부 전극의 두께 및 적층 수와 같을 수 있다.
이러한 단차 보상층(124)은 내부 전극을 포함하지 않는 것을 제외하고 유전체층과 동일한 재료로 이루어질 수 있으며, 이때 유전체층 상에 유전체 패턴(123)이 더 형성되는 것으로, 유전체 패턴(123)은 제1 및 제2 내부 전극(121, 122)과 폭 방향으로 오버랩 되지 않는 위치에서 바디(110)의 마진 부분에 형성될 수 있다.
이때, 유전체 패턴(123)은 절연성 재료로 이루어지며, 예컨대 바디(110)를 구성하는 유전체층과 동일한 재료로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
예컨대, 유전체 패턴(123)은, 제1 리드부(121b)와 제3 리드부(122b) 사이(123b), 제2 리드부(121c)와 제3 리드부(122b) 사이(123c), 그리고 제1 및 제 2 내부 전극의 길이 방향의 양쪽 마진(123a, 123d)과 실장 반대면 쪽의 마진(123e)에 해당하는 부분에 형성될 수 있다.
이에, 제1 내지 제3 단차 보상 패턴(141-143)과 단차 보상층(124)의 유전체 패턴(123)이 바디(110)에서 단차가 발생될 수 있는 마진 부분을 채워 내부 전극의 적층 수가 큰 커패시터에서도 바디(110)에 단차가 발생되는 것을 효과적으로 줄일 수 있게 된다.
한편, 단차 보상층의 적층 수와 유전체 패턴의 두께는 아래 식에 의해 바디의 마진 영역과 유전체 페이스트의 유동도에 따라 결정될 수 있다. 여기서, 바디의 마진 영역은 바디의 유전체 면적 중 내부 전극이 인쇄되지 않은 영역을 의미한다.
예컨대 종래의 바디의 적층 방향 중앙부에 버퍼층을 삽입하는 구조의 경우 전극인쇄두께ⅹ마진면적ⅹ내부전극 적층층수=유전체 인쇄두께ⅹ유동도일 수 있고, 본 실시 형태와 같이 단차 보상층을 적용하는 경우에는 전극인쇄두께ⅹ마진면적ⅹ적층층수=버퍼 두께가 될 수 있다.
변형 예
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 세라믹 바디를 개략적으로 나타낸 투명사시도이고, 도 7A 내지 도 7C는 도 6의 제1 및 제2 내부 전극과 단차 보상층을 각각 나타낸 평면도이고, 도 8은 도 6의 세라믹 바디의 길이 방향의 양 면에 절연부가 배치되는 것을 나타낸 투명사시도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극과 절연부 및 단차 보상층에 대해 구체적으로 설명한다.
도 6 내지 도 8을 참조하면, 제1 및 제2 내부 전극(1210, 1220)은 제1 및 제2 몸체부(1210a, 1220a)와 제1 및 제2 리드부(1210b, 1210c)의 길이 방향의 양 단이 유전체층(111)의 마진에 의해 커버되지 않고 바디(110)의 제3 면 및 제4 면(S3, S4)을 통해 각각 노출될 수 있다.
또한, 바디(110)의 제3 및 제4 면(S3, S4)에는 제1 및 제2 내부 전극(1210, 1220)의 노출된 부분을 커버하도록 절연부(151, 152)가 각각 배치될 수 있다.
이때, 제1 단차 보상 패턴(141')은 제1 내부 전극(1210)이 배치된 유전체층 상(111)에 바디(110)의 길이 방향으로 제1 및 제2 리드부(1210b, 1210c) 사이에 배치되어 제3 리드부(1220b)와 폭 방향으로 오버랩 되게 형성될 수 있다.
제2 및 제3 단차 보상 패턴(142', 143')은 제2 내부 전극(1220)이 배치된 유전체층(111) 상에 바디(110)의 길이 방향으로 제3 리드부(1220b)의 양측에 양단이 바디(110)의 제3 및 제4 면(S3, S4)을 통해 노출되도록 배치될 수 있다.
이때, 제2 및 제3 단차 보상 패턴(142', 143')은 제1 및 제2 리드부(1210b, 1210c)와 각각 폭 방향으로 오버랩 되게 형성될 수 있다.
한편, 본 실시 형태의 단차 보상층(1240)은 일면에 유전체 패턴(1230)이 형성되며, 유전체 패턴(1230)은 제1 및 제2 내부 전극(1210, 1220)과 폭 방향으로 오버랩 되지 않는 부분에 형성될 수 있다.
예컨대, 유전체 패턴(1230)은 제1 리드부(1210b)와 제3 리드부(1220b) 사이(1230a), 제2 리드부(1210c)와 제3 리드부(1220b) 사이(1230b), 그리고 실장 반대면 쪽의 마진(1230c)에 해당하는 부분에 형성될 수 있다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 나타낸 사시도이고, 도 10은 도 9의 제1 및 제2 내부 전극과 단차 보상층의 적층 구조를 나타낸 분리사시도이고, 도 11은 도 9의 II-II'선 단면도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극과 제4 내지 제6 외부 전극에 대해 구체적으로 설명한다.
도 9 및 도 11을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100")는 바디(110)의 제2 면(S2)에 배치되는 제4 내지 제6 외부 전극(134-136)을 포함할 수 있다.
제4 내지 제6 외부 전극(134-136)은 바디(110)의 길이 방향을 따라 서로 이격되게 순차적으로 배치된다.
이때, 제4 및 제6 외부 전극(134, 136)은 바디(110)의 제3 및 제4 면(S3, S4)으로부터 이격되게 배치될 수 있다.
또한, 도 12에 도시된 바와 같이, 적층 세라믹 커패시터(100"')의 제4 내지 제6 외부 전극(134'-136')은 바디(110)의 제2 면(S2)에 형성되는 접속부(134a-136a)와, 접속부(134a-136a)에서 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 각각 연장되는 제4 내지 제6 밴드부(134b-136b)를 포함할 수 있다. 이에 제4 내지 제6 외부 전극(134'-136')의 고착강도를 향상시킬 수 있다.
이때, 제4 내지 제6 외부 전극(134-136)은 필요시 바디(110)의 제2 면(S2)에 형성되는 도금층(134a, 135a, 136a)과 도금층(134a, 135a, 136a) 상에 각각 형성되는 도금층을 포함할 수 있다.
상기 도금층은 니켈(Ni) 도금층(134b, 135b, 136b)과 니켈(Ni) 도금층(134b, 135b, 136b) 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
제1 내부 전극(121)은 제1 바디부(121a)에서 연장되어 바디(110)의 제2 면(S2)을 통해 각각 노출되는 제4 및 제5 리드부(121d, 121e)를 포함한다.
이때, 제4 및 제5 리드부(121d, 121e)는 바디(110)의 길이 방향을 따라 서로 이격되게 배치되고, 제4 및 제6 외부 전극(134, 136)과 각각 접촉되어 전기적으로 접속된다.
제2 내부 전극(122)은 제2 바디부(122a)에서 연장되어 바디(110)의 제2 면(S2)을 통해 노출되는 제6 리드부(122c)를 포함한다.
이때, 제6 리드부(122c)는 바디(110)의 길이 방향을 따라 제4 및 제5 리드부(121d, 121e) 사이에 배치되고, 제5 외부 전극(135)과 접촉되어 전기적으로 접속된다.
또한, 본 실시 형태의 적층 세라믹 커패시터는, 앞서 설명한 제1 내지 제3 단차 보상 패턴(141-143) 이외에 제4 내지 제6 단차 보상 패턴(144-146)을 더 포함할 수 있다.
제4 단차 보상 패턴(144)은 제1 내부 전극(121)이 배치된 유전체층 상(111)에 바디(110)의 길이 방향으로 제4 및 제5 리드부(121d, 121e) 사이에 배치되어 제6 리드부(122c)와 폭 방향으로 오버랩 되게 형성될 수 있다.
제5 및 제6 단차 보상 패턴(145, 146)은 제2 내부 전극(122)이 배치된 유전체층(111) 상에 바디(110)의 길이 방향으로 제6 리드부(122c)의 양측에 배치되어 제4 및 제5 리드부(121d, 121e)와 각각 폭 방향으로 오버랩 되게 형성될 수 있다.
한편, 본 실시 형태의 단차 보상층(124')은 일면에 유전체 패턴(123')이 형성되며, 유전체 패턴(123')은 제1 및 제2 내부 전극(121, 122)과 폭 방향으로 오버랩 되지 않는 부분에 형성될 수 있다.
예컨대, 유전체 패턴(123')은 제1 리드부(121b)와 제3 리드부(122b) 사이(123b), 제2 리드부(121c)와 제3 리드부(122b) 사이(123c), 제4 리드부(121d)와 제6 리드부(122c) 사이(123f), 제5 리드부(121e)와 제6 리드부(122c) 사이(123g), 그리고 단차 보상층(124')의 길이 방향의 양 단부(123a, 123d)에 각각 형성될 수 있다.
상기 실시 형태와 같이, 적층 세라믹 커패시터(100"')의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 커패시터의 방향성을 제거할 수 있다.
따라서, 적층 세라믹 커패시터(100"')의 제1 및 제2 면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100"')를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
적층 세라믹 커패시터의 실장 기판
도 13은 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 13을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.
적층 세라믹 커패시터(100)는 제1 내지 제3 외부 전극(131-133)이 제1 내지 제3 전극 패드(221-223) 위에 각각 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.
한편, 본 실시 형태는 도 1의 적층 세라믹 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 일 예로서, 도 14에 도시된 바와 같이, 도 9에 도시된 적층 세라믹 커패시터 등도 도 13의 실장 기판(200)의 구조와 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100', 100”, 100"': 적층 세라믹 커패시터
110: 세라믹 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
123, 123': 단차 보상층
124, 124': 유전체 패턴
131-136: 제1 내지 제6 외부 전극
141-146: 제1 내지 제6 단차 보상 패턴
151, 152: 제1 및 제2 절연부
200: 실장 기판
210: 기판
221-223: 제1 내지 제3 전극 패드
230: 솔더

Claims (12)

  1. 폭 방향으로 적층되는 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 바디; 및
    상기 바디의 실장 면에 상기 바디의 길이 방향을 따라 이격되게 배치되는 제1 내지 제3 외부 전극; 을 포함하며,
    상기 제1 내부 전극은 상기 바디의 실장 면을 통해 노출되도록 연장되는 제1 및 제2 리드부를 가지며, 상기 제1 및 제2 리드부는 상기 바디의 길이 방향을 따라 서로 이격되게 배치되고 상기 제1 및 제3 외부 전극과 각각 접속되며,
    상기 제2 내부 전극은 상기 바디의 실장 면을 통해 노출되도록 연장되는 제3 리드부를 가지며, 상기 제3 리드부는 상기 제1 및 제2 리드부 사이에 배치되고 상기 제2 외부 전극과 접속되며,
    상기 바디에서 상기 제1 내지 제3 리드부가 형성되지 않은 부분 중 일부에 상기 바디의 실장 면을 통해 노출되도록 형성되는 단차 보상 패턴을 더 포함하며, 상기 복수의 제1 및 제2 내부 전극은 상기 바디의 실장 면의 반대 면으로부터 일정 거리 이격되게 배치되고, 상기 복수의 제1 및 제2 내부 전극과 상기 바디의 실장 면의 반대 면 사이 마진에는 상기 바디의 길이 방향 일면에서 타면까지 이어진 유전체 패턴이 배치되고, 상기 바디에 폭 방향으로 적어도 한 층 이상 배치되는 단차 보상층을 더 포함하며, 상기 단차 보상층은 유전체층과, 상기 유전체층 일면에서 상기 제1 및 제2 내부 전극과 오버랩 되지 않는 부분에 형성되는 유전체 패턴을 포함하고, 상기 유전체 패턴은 상기 단차 보상 패턴과 오버랩되지 않는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 단차 보상 패턴은 상기 바디의 길이 방향으로 상기 제1 및 제2 리드부 사이에 배치되는 제1 단차 보상 패턴과, 상기 바디의 길이 방향으로 상기 제3 리드부의 양측에 배치되는 제2 및 제3 단차 보상 패턴을 포함하는 적층 세라믹 커패시터.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2 내부 전극이 상기 바디의 길이 방향의 양 면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부 전극의 길이 방향의 양 단이 상기 바디의 길이 방향의 양면을 통해 노출되며, 상기 바디의 길이 방향의 양 면에 절연부가 배치되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제3 외부 전극이 상기 바디의 길이 방향의 양 면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 내지 제3 외부 전극이 상기 바디의 실장 면에서 상기 바디의 폭 방향의 양 면의 일부까지 각각 연장되는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 바디의 실장 면과 대향되는 면에 상기 바디의 길이 방향을 따라 이격되게 배치되는 제4 내지 제6 외부 전극을 더 포함하며,
    상기 제1 내부 전극은 상기 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되며 상기 제4 및 제6 외부 전극과 각각 접속되는 제4 및 제5 리드부를 가지고,
    상기 제2 내부 전극은 상기 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되며 상기 제5 외부 전극과 접속되는 제6 리드부를 가지는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 바디에서 상기 제4 내지 제6 리드부가 형성되지 않은 부분 중 일부에 상기 바디의 실장 면과 대향되는 면을 통해 노출되도록 형성되는 단차 보상 패턴을 더 포함하는 적층 세라믹 커패시터.
  10. 제8항에 있어서,
    상기 제4 및 제6 외부 전극이 상기 바디의 길이 방향의 양 면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
  11. 제8항에 있어서,
    상기 제4 내지 제6 외부 전극이 상기 바디의 실장 면과 대향되는 면에서 상기 바디의 폭 방향의 양 면의 일부까지 각각 연장되는 적층 세라믹 커패시터.
  12. 상부에 제1 내지 제3 전극 패드를 갖는 기판; 및
    상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 배치되어 상기 기판 상에 실장되는 제1항 내지 제11항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
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