KR20230093188A - 적층형 커패시터, 그 실장 기판 및 적층형 커패시터의 제조방법 - Google Patents

적층형 커패시터, 그 실장 기판 및 적층형 커패시터의 제조방법 Download PDF

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주진경
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Abstract

본 발명은, 유전체층, 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극 및 서로 대향되는 양면에 상기 유전체층이 적층되는 제1 방향을 따라 연장되게 형성되고 상기 제1 및 제2 내부 전극과 각각 접촉되는 제1 및 제2 홈부를 포함하는 커패시터 바디; 및 상기 제1 홈부 및 상기 제2 홈부에 각각 채워지고, 상기 제1 내부 전극 및 상기 제2 내부 전극과 각각 전기적으로 접속되는 제1 및 제2 비아 전극; 을 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터, 그 실장 기판 및 적층형 커패시터의 제조방법{MULTI-LAYERED CAPACITOR, BOARD HAVING THE SAME MOUNTED THEREON AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 적층형 커패시터, 그 실장 기판 및 적층형 커패시터의 제조방법에 관한 것이다.
적층 칩 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층형 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있으며, 최근 고용량 및 고신뢰성의 방향으로 개발이 진행되고 있다.
고용량의 적층형 커패시터를 구현하기 위해서는 커패시터 바디를 구성하는 재료의 유전율을 높이거나 유전체층 및 내부 전극의 두께를 박막화 하여 적층 수를 증가시키는 방법이 있다.
그러나, 고유전율 재료의 조성 개발이 쉽지 않고 현 공법상으로 유전체층의 두께를 낮추는 데 한계가 있기 때문에 이러한 방법으로 제품의 용량을 증가시키는데 한계가 있다.
이에, 커패시터의 초소형화 추세에 부합하면서도 제품의 용량은 높이기 위해 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시키는 방법에 대한 연구가 요구된다.
또한, 최근 기판의 실장 밀도가 높아짐에 따라 적층형 커패시터의 실장 면적 및 실장 높이를 감소시키려는 시도가 진행되고 있다.
국내특허공개공보 제10-2016-0000753호 일본특허공개공보 제2012-023752호
본 발명의 목적은, 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시켜 제품을 소형화하면서 제품의 용량을 증가시킬 수 있는 적층형 커패시터와 그 제조방법을 제공하는 것이다.
또한. 본 발명의 목적은 실장 면적을 감소시킬 수 있는 적층형 커패시터를 제공하는 것이다.
본 발명의 일 측면은, 유전체층, 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극 및 서로 대향되는 양면에 상기 유전체층이 적층되는 제1 방향을 따라 연장되게 형성되고 상기 제1 및 제2 내부 전극과 각각 접촉되는 제1 및 제2 홈부를 포함하는 커패시터 바디; 및 상기 제1 홈부 및 상기 제2 홈부에 각각 채워지고, 상기 제1 내부 전극 및 상기 제2 내부 전극과 각각 전기적으로 접속되는 제1 및 제2 비아 전극; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 다른 측면은, 유전체층, 상기 유전체층을 사이에 두고 번갈아 배치되며 서로 오버랩되는 제1 및 제2 바디부와 상기 제1 및 제2 바디부에서 커패시터 바디의 일면을 통해 노출되도록 연장되는 제1 및 제2 리드부를 각각 포함하는 제1 및 제2 내부 전극 및 상기 제1 및 제2 리드부가 노출되는 면에 상기 유전체층이 적층되는 제1 방향을 따라 연장되게 형성되고 상기 제1 및 제2 리드부와 각각 접촉되는 제1 및 제2 홈부를 포함하는 커패시터 바디; 및 상기 제1 홈부 및 상기 제2 홈부에 각각 채워지고, 상기 제1 리드부 및 상기 제2 리드부와 각각 전기적으로 접속되는 제1 및 제2 비아 전극; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에 따르면, 제1 및 제2 내부 전극은 유전체층의 적층 방향을 따라 형성되는 제1 및 제2 비아 전극을 통해 각각 전기적으로 접속되므로, 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시켜 유전체층 및 내부 전극의 두께를 얇게 하면서 유전체층의 적층 수를 증가시키거나 또는 유전율을 증가시키지 않고도 동일한 사이즈에서 제품의 용량을 증가시킬 수 있는 효과가 있다.
또한, 커패시터 바디의 실장 면에만 외부 단자가 배치되므로, 기판에 실장시 솔더의 접촉 면적이 작아 실장 면적을 감소시킬 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 적층형 커패시터를 뒤집어서 개략적으로 나타낸 분리사시도이다.
도 2(a) 및 도 2(b)는 도 1에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1에서 커패시터 바디의 일 측면도이다.
도 4는 도 1의 적층형 커패시터에서 홈부와 비아 전극의 다른 실시 형태를 나타낸 분리사시도이다.
도 5(a) 및 도 5(b)는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극의 다른 실시 형태를 각각 나타낸 평면도이다.
도 6은 도 5의 내부 전극이 적용되는 커패시터 바디의 일 측면을 나타낸 측면도이다.
도 7(a) 및 도 7(b)는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극의 또 다른 실시 형태를 각각 나타낸 평면도이다.
도 8은 도 7의 내부 전극이 적용되는 커패시터 바디의 일 측면을 나타낸 측면도이다.
도 9는 본 발명의 제2 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 10(a) 및 도 10(b)는 도 9의 적층형 커패시터에서 제1 및 제2 홈부가 형성되기 이전의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 11은 도 9에서 제1 및 제2 비아 전극을 제외한 커패시터 바디를 나타낸 사시도이다.
도 12 내지 도 14는 도 9의 적층형 커패시터를 제조하는 공정 중 일부를 나타낸 사시도 및 단면도이다.
도 15는 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 제1 및 제2 비아 전극의 다른 실시 형태를 나타낸 사시도이다.
도 16은 도 15에서 제1 및 제2 비아 전극을 제외한 커패시터 바디를 나타낸 사시도이다.
도 17은 도 15의 적층형 커패시터를 제조하는 공정 중 일부를 나타낸 사시도이다.
도 18은 도 1의 적층형 커패시터가 기판에 실장된 상태를 도시한 단면도이다.
도 19는 종래의 2단자 커패시터가 기판에 실장된 상태를 도시한 단면도이다.
도 20은 종래의 2단자 커패시터와 하면 실장 구조 커패시터의 어쿠스틱 노이즈(acoustic noise)를 비교하여 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향으로 대향되는 양면을 제1 및 제2 면(S1, S2)으로 설정하고, X방향으로 대향되며 제1 및 제2 면(S1, S2)의 선단을 연결하는 양면을 제3 및 제4 면(S3, S4)으로 설정하고, Y방향으로 대향되며 제1 및 제2 면(S1, S2)과 제3 및 제4 면(S3, S4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(S5, S6)으로 설정하여 함께 설명하기로 한다. 여기서, 제1 면(S1)은 실장 면과 동일한 개념으로 사용될 수 있다.
적층형 커패시터 - 제1 실시 예
도 1은 본 발명의 제1 실시 예에 따른 적층형 커패시터를 뒤집어서 개략적으로 나타낸 분리사시도이고, 도 2(a) 및 도 2(b)는 도 1에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 3은 도 1에서 커패시터 바디의 일 측면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시 예에 따른 적층형 커패시터(100)는, 유전체층(111), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 홈부(121a, 122a)를 포함하는 커패시터 바디(110) 및 제1 및 제2 비아 전극(141, 142)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
이때, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.
또한, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 마진부로서 액티브 영역의 상하 측에 배치되는 상부 및 하부 커버영역(112, 113)을 포함한다.
상기 액티브 영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
상부 및 하부 커버 영역(112, 113)은 커패시터 바디(110)의 Z방향의 상부 및 하부에 각각 위치하며, 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버 영역(112, 113)은 단일 유전체층 또는 2개 이상의 유전체층(111)을 상기 액티브 영역의 Z방향의 상하 외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.
제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110) 내에서 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 예의 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(S3, S4)을 통해 노출되도록 형성된다.
제1 및 제2 내부 전극(121, 122)이 Z방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.
본 실시 예에서는 제1 및 제2 내부 전극(121, 122)이 커패시터 바디(110)의 제3 및 제4 면(S3, S4)으로 노출되어 둘의 오버랩 면적을 최대한 크게 할 수 있다.
이에, 기존의 유전체층(111)과 내부 전극의 두께를 얇게 하여 내부 전극의 적층 수를 증가시키는 등의 방법을 적용하지 않고도 커패시터의 용량을 증가시킬 수 있다.
제1 홈부(121a)는 커패시터 바디(110)의 제3 면(S3)에 Z방향을 따라 길게 연장되게 형성된다.
이때, 제1 홈부(121a)는 일단이 커패시터 바디(110)의 제1 면(S1)을 통해 노출되도록 형성되고,
더불어 제1 내부 전극(121)의 X방향의 한쪽(도면 상으로 좌측) 엣지(edge) 중 일부가 함께 제거되도록 형성된다.
제2 홈부(122a)는 커패시터 바디(110)의 제4 면(S4)에 Z방향을 따라 길게 연장되게 형성된다.
이때, 제2 홈부(122a)는 일단이 커패시터 바디(110)의 제1 면(S1)을 통해 노출되도록 형성되고, 더불어 제2 내부 전극(122)의 X방향의 한쪽(도면 상으로 우측) 엣지 중 일부가 함께 제거되도록 형성된다.
본 실시 예에서는 제1 및 제2 홈부(121a, 122a)의 형상이 반원형으로 이루어진 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 제1 및 제2 홈부(121a, 122a)의 형상은 필요시 원형, 사각형 및 삼각형 등 다양하게 변경될 수 있다.
제1 비아 전극(141)은 제1 홈부(121a)에 도전성 물질을 채우거나 캐스털레이션(castellation)을 하여 형성한다.
제1 비아 전극(141)은 제1 홈부(121a)와 대응되는 제1 내부 전극(121)의 엣지에 접촉되어 Z방향으로 적층된 복수의 제1 내부 전극(121)을 전기적으로 연결한다.
이때, 제1 비아 전극(141)의 Z방향의 일단은 커패시터 바디(110)의 제1 면(S1)을 통해 노출된다.
제2 비아 전극(142)은 제2 홈부(122a)에 도전성 물질을 채우거나 캐스털레이션을 하여 형성한다.
제2 비아 전극(142)은 제2 홈부(122a)와 대응되는 제2 내부 전극(122)의 엣지에 접촉되어 Z방향으로 적층된 복수의 제2 내부 전극(122)을 전기적으로 연결한다.
이때, 제2 비아 전극(142)의 Z방향의 일단은 커패시터 바디(110)의 제1 면(S1)을 통해 노출된다.
이러한 제1 및 제2 비아 전극(141, 142)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
또한, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 내부 전극(121)에서 커패시터 바디(110)의 제4 면(S4)과 접촉하는 엣지에는 제3 홈부(121b)가 형성된다.
제3 홈부(121b)는 제2 홈부(122a)와 대응하는 위치에서 제2 홈부(122a) 보다 크게 형성된다.
제2 내부 전극(122)에서 커패시터 바디(110)의 제3 면(S3)과 접촉하는 엣지에는 제4 홈부(122b)가 형성된다.
제4 홈부(122b)는 제1 홈부(121a)와 대응하는 위치에서 제1 홈부(121a) 보다 크게 형성된다.
이에, 제1 비아 전극(141)은 제1 홈부(121a)에 의해 제1 내부 전극(121)과는 접촉되지만 제2 내부 전극(122)과는 제4 홈부(121b)에 의해 이격된 상태가 되므로, 복수의 제1 내부 전극(121)에만 전기적으로 연결되고 제2 내부 전극(122)에는 접속되지 않는다.
제2 비아 전극(142)은 제2 홈부(122a)에 의해 제2 내부 전극(122)과는 접촉되지만 제1 내부 전극(121)과는 제3 홈부(122b)에 의해 이격된 상태가 되므로, 복수의 제2 내부 전극(122)에만 전기적으로 연결되고 제1 내부 전극(121)에는 접속되지 않는다.
그리고, 커패시터 바디(110)의 제1 면(S1)에는 X방향으로 이격되게 제1 및 제2 외부 전극(131, 132)이 배치될 수 있다.
제1 외부 전극(131)은 제1 비아 전극(141)에서 커패시터 바디(110)의 제1 면(S1)으로 노출된 부분과 접촉되어 접속된다.
제2 외부 전극(132)은 제2 비아 전극(142)에서 커패시터 바디(110)의 제1 면(S1)으로 노출된 부분과 접촉되어 접속된다.
본 실시 예에서, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제1 면(S1)에 대체로 평평한 형태로 형성되어 두께를 균일하게 하기 용이하므로 칩 사이즈의 산포를 감소시킬 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 도금하여 형성될 수 있다.
그리고, 커패시터 바디(110)의 제3 및 제4 면(S3, S4)에는 제1 및 제2 절연층(151, 152)이 형성된다.
제1 및 제2 절연층(151, 152)은 커패시터 바디(110)의 제3 및 제4 면(S3, S4)을 비전도성 물질로 몰드하거나 또는 별도의 세라믹 시트 등을 필요한 개수만큼 부착하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 절연층(151, 152)은 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중 선택된 적어도 1종 이상의 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 절연층(151, 152)은 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제3 및 제4 면(S3, S4)을 통해 노출된 부분과 제1 및 제2 비아 전극(141, 142)에서 커패시터 바디의 제3 및 제4 면(S3, S4)을 통해 노출된 부분을 커버하는 역할을 한다.
또한, 제1 및 제2 절연층(151, 152)은 커패시터 바디(110)의 내구성을 높이고 소정 두께의 마진을 더 확보하여 커패시터의 신뢰성을 향상시키는 역할을 할 수 있다.
한편, 제1 및 제2 절연층(151, 152)은 커패시터 바디(110)를 형성한 이후에 형성되므로, 절연성, 커패시터 바디의 내구성 및 커패시터의 신뢰성이 일정 수준으로 유지되는 한도 내에서 그 두께를 최소화하면 제품의 크기를 최소화할 수 있다.
위와 같이 구성된 적층형 커패시터(100)는 외부 단자의 부피와 커패시터 전체의 높이가 최소화되어 상대적으로 내부 전극의 크기를 증가시킬 수 있는 부피와 높이를 더 확보할 수 있으므로 커패시터의 용량을 그만큼 더 향상시킬 수 있다.
또한, 커패시터의 두께가 크게 낮아지므로 100㎛ 이하의 박막 적층형 커패시터를 제조할 수 있다.
변형 예
도 4는 도 1의 적층형 커패시터에서 홈부와 비아 전극의 다른 실시 형태를 나타낸 분리사시도이다.
여기서, 유전체층(111), 제1 및 제2 외부 전극(131, 132) 및 제1 및 제2 절연층(151, 152)의 구조는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 4를 참조하면, 적층형 커패시터(100')의 커패시터 바디(110')는 복수의 제1 및 제2 홈부(121a', 122a')와 복수의 제1 및 제2 비아 전극(141, 142)을 포함할 수 있다.
제1 홈부(121a')는 커패시터 바디(110')의 제3 면(S3)에 Y방향으로 서로 이격되게 2개가 형성될 수 있고, 제1 홈부(121a') 마다 제1 비아 전극(141)이 각각 채워져 형성될 수 있다.
제2 홈부(122a')는 커패시터 바디(110')의 제4 면(S4)에는 Y방향으로 서로 이격되게 2개가 형성될 수 있고, 제2 홈부(122a') 마다 제2 비아 전극(142)이 각각 채워져 형성될 수 있다.
한편, 도 4에서는 제1 및 제2 홈부가 각각 2개인 것으로 도시하여 설명하고 있지만, 필요시 제1 및 제2 홈부는 3개 이상이 형성될 수 있다.
도 5(a) 및 도 5(b)는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극의 다른 실시 형태를 각각 나타낸 평면도이고, 도 6은 도 5의 내부 전극이 적용되는 커패시터 바디의 일 측면을 나타낸 측면도이다.
여기서, 유전체층(111), 제1 및 제2 비아 전극(141, 142), 제1 및 제2 외부 전극(131, 132) 및 제1 및 제2 절연층(151, 152)의 구조는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 5(a) 및 도 6을 참조하면, 제1 내부 전극(123)은 커패시터 바디(110)의 제3 면(S3)을 통해 노출되고 제4 면(S4)으로부터 이격되며, 제2 내부 전극(124)은 커패시터 바디(110)의 제4 면(S4)을 통해 노출되고 제3 면(S3)으로부터 이격된다.
제1 홈부(123a)는 제1 내부 전극(123)의 X방향의 한쪽(도면 상으로 좌측) 엣지 중 일부가 함께 제거되도록 형성되고, 제2 홈부(124a)는 제2 내부 전극(124)의 X방향의 타쪽(도면 상으로 우측) 엣지 중 일부가 제거되도록 형성된다.
이때, 제1 내부 전극(123)의 엣지와 커패시터 바디(110)의 제4 면(S4) 간의 이격 거리는 제2 홈부(124a)와 겹치지 않을 정도는 되어야 하고, 제2 내부 전극(124)의 엣지와 커패시터 바디(110)의 제3 면(S3) 간의 이격 거리는 제1 홈부(123a)가 겹치지 않을 정도는 되어야 한다.
그리고, 제1 및 제2 홈부(123a, 124a)에 제1 및 제2 비아 전극(141, 142)이 형성된다.
따라서, 제1 비아 전극(141)은 제1 홈부(123a)에 의해 제1 내부 전극(123)과는 접촉되지만 제2 내부 전극(124)과는 이격된 상태로 접속되지 않는다.
제2 비아 전극(142)은 제2 홈부(124a)에 의해 제2 내부 전극(124)과는 접촉되지만 제1 내부 전극(123)과는 이격된 상태로 접속되지 않는다.
도 7(a) 및 도 7(b)는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극의 또 다른 실시 형태를 각각 나타낸 평면도이고, 도 8은 도 7의 내부 전극이 적용되는 커패시터 바디의 일 측면을 나타낸 측면도이다.
여기서, 유전체층(111), 제1 및 제2 비아 전극(141, 142), 제1 및 제2 외부 전극(131, 132) 및 제1 및 제2 절연층(151, 152)의 구조는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 7(a) 및 도 8을 참조하면, 제1 및 제2 내부 전극(125, 126)은 커패시터 바디(110)의 제3 및 제4 면(S3, S4)으로부터 모두 이격된다.
제1 내부 전극(125)은 X방향으로 커패시터 바디(110)의 제4 면(S4)과 대향되는 면의 이격 거리(m3)가 커패시터 바디(110)의 제3 면(S3)과 대향되는 면의 이격 거리(m1) 보다 더 크다.
제2 내부 전극(126)은 X방향으로 커패시터 바디(110)의 제3 면(S3)과 대향되는 면의 이격 거리(m4)가 커패시터 바디(110)의 제4 면(S4)과 대향되는 면의 이격 거리(m2) 보다 더 크다.
제1 홈부(125a)는 제1 내부 전극(125)의 X방향의 한쪽(도면 상으로 좌측) 엣지 중 일부가 함께 제거되도록 형성되고, 제2 홈부(126a)는 제2 내부 전극(126)의 X방향의 타쪽(도면 상으로 우측) 엣지 중 일부가 제거되도록 형성된다.
이때, 제1 내부 전극(125)의 엣지와 커패시터 바디(110)의 제4 면(S4) 간의 이격 거리(m3)는 제2 홈부(126a)와 겹치지 않을 정도는 되어야 하고, 제2 내부 전극(126)의 엣지와 커패시터 바디(110)의 제3 면(S3) 간의 이격 거리(m4)는 제1 홈부(125a)가 겹치지 않을 정도는 되어야 한다.
그리고, 제1 및 제2 홈부(125a, 126a)에 제1 및 제2 비아 전극(141, 142)이 형성된다.
따라서, 제1 비아 전극(141)은 제1 홈부(125a)에 의해 제1 내부 전극(125)과는 접촉되지만 제2 내부 전극(126)과는 이격된 상태로 접속되지 않는다.
제2 비아 전극(142)은 제2 홈부(126a)에 의해 제2 내부 전극(126)과는 접촉되지만 제1 내부 전극(125)과는 이격된 상태로 접속되지 않는다.
본 실시 예에서는 내부 전극이 커패시터 바디의 내측으로 이격된 위치에 배치되어 커패시터 바디의 모서리에 주로 발생하는 크랙 및 디라미네이션을 방지하는 효과를 향상시킬 수 있다.
적층형 커패시터 - 제2 실시 예
도 9는 본 발명의 제2 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 10(a) 및 도 10(b)는 도 9의 적층형 커패시터에서 제1 및 제2 홈부가 형성되기 이전의 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 11은 도 9에서 제1 및 제2 비아 전극을 제외한 커패시터 바디를 나타낸 사시도이다.
이하, 앞서 설명한 제1 실시 예와 유사한 부분에 대해서는 중복을 피하기 위하여 구체적인 설명은 생략한다.
또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(210)의 Y방향의 일면(MS, 도면 상에서 정면)을 실장 면으로 설정하여 설명하기로 한다.
도 9 내지 도 11을 참조하면, 본 발명의 제2 실시 예에 따른 적층형 커패시터(200)는, 유전체층(211), 제1 및 제2 내부 전극(221, 222) 및 제1 및 제2 홈부(231, 232)를 포함하는 커패시터 바디(210) 및 제1 및 제2 비아 전극(241, 242)을 포함한다.
제1 내부 전극(221)은 제1 바디부(221a)와 제1 바디부(221)에서 커패시터 바디(210)의 실장 면(MS)을 통해 노출되도록 연장되는 제1 리드부(221b)를 포함한다. 제2 내부 전극(222)은 제1 바디부(221a)와 오버랩되는 제2 바디부(222a)와 제2 바디부(222a)에서 커패시터 바디(210)의 실장 면(MS)을 통해 노출되도록 연장되는 제2 리드부(222b)를 포함한다. 이때, 제1 및 제2 리드부(221b, 222b)는 X방향으로 이격된다.
제1 홈부(231)는 커패시터 바디(210)의 실장 면(MS)에 Z방향을 따라 길게 형성된다.
이때, 제1 홈부(231)는 제1 리드부(221b) 중 일부가 함께 제거되도록 형성된다.
제2 홈부(232)는 커패시터 바디(210)의 실장 면(MS)에 X방향으로 제1 홈부(241)와 이격된 위치에서 Z방향을 따라 길게 형성된다.
이때, 제2 홈부(232)는 제2 리드부(222b) 중 일부가 함께 제거되도록 형성된다.
본 실시 예에서는 제1 및 제2 홈부(231, 232)의 단면이 반원형으로 이루어진 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 제1 및 제2 홈부(231, 232)의 형상은 필요시 원형 단면, 사각형 단면 및 삼각형 단면 등 다양한 형상으로 변경될 수 있다.
제1 비아 전극(241)은 제1 홈부(231)에 도전성 물질을 채우거나 캐스털레이션을 하여 형성한다.
이에, 제1 비아 전극(241)은 제1 홈부(231)와 대응되는 제1 리드부(221b)의 커팅된 부분에 접촉되어 Z방향으로 적층된 복수의 제1 내부 전극(221)을 전기적으로 연결한다.
제2 비아 전극(242)은 제2 홈부(232)에 도전성 물질을 채우거나 캐스털레이션을 하여 형성한다.
이에, 제2 비아 전극(242)은 제2 홈부(232)와 대응되는 제2 리드부(222b)의 커팅된 부분에 접촉되어 Z방향으로 적층된 복수의 제2 내부 전극(222)을 전기적으로 연결한다.
본 실시 예에서는, 커패시터 바디(210)의 실장 면(MS)으로 제1 및 제2 리드부(221b, 222b)가 모두 노출되고, 커패시터 바디(210)의 실장 면(MS)으로 노출되는 제1 및 제2 비아 전극(241, 242)이 기판에 실장되는 외부 단자의 역할을 하게 된다.
즉, 본 실시 예는 하면 실장 구조로서, 전압 인가시 전류 경로(current path)를 단축시켜 적층형 커패시터(200)의 인덕턴스를 저감시킬 수 있다.
도 12 내지 도 14는 도 9의 적층형 커패시터를 제조하는 공정 중 일부를 나타낸 사시도 및 단면도이다.
이하, 상기 도면을 참조하여 본 실시 예의 적층형 커패시터를 제조하는 방법에 대해 설명하면 다음과 같다.
먼저 복수의 제1 및 제2 세라믹 시트를 마련한다.
다음으로, 상기 제1 및 제2 세라믹 시트의 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극을 각각 형성한다.
상기 제1 및 제2 내부 전극은 제1 및 제2 바디부와 상기 제1 및 제2 바디부에서 같은 방향을 향해 수직으로 연장되는 제1 및 제2 리드부를 각각 가진다.
다음으로, 상기 제1 및 제2 내부 전극이 형성된 복수의 제1 및 제2 세라믹 시트를 Z방향으로 번갈아 적층하고 압착하여 바아 형상의 적층체를 마련한다.
이때, 상기 제1 및 제2 세라믹 시트는 상기 제1 및 제2 리드부가 Z방향으로 서로 오버랩되지 않게 적층한다.
다음으로, 상기 적층체에 일정 간격으로 펀칭을 실시한다.
이때, 펀칭이 되는 위치는 개별 칩으로 절단했을 때 상기 제1 및 제2 리드부가 인출되는 위치와 대응되는 지점이다.
이에, 도 12에 도시된 것과 같이, 상기 제1 및 제2 리드부 중 일부가 번갈아 노출된 복수의 구멍(250)을 가지는 적층체(2100)가 마련된다.
다음으로, 도 13 및 도 14에 도시된 바와 같이, 적층체(2100)의 구멍(250)에 도전성 물질로 캐스팅된 필름(400)을 압력을 이용하여 채워서 복수의 비아(240)가 형성된 적층체(2100)를 마련한다.
이때, 비아(240)는 적층체(2100)의 상하 면으로 돌출되는 부분이 없도록 가공하여, 커패시터 제조 후 커패시터 바디의 사이즈가 밖으로 돌출된 비아의 부피에 의해 증가되는 것을 방지할 수 있다.
다음으로, 적층체(2100)를 각각의 적층형 커패시터에 대응하는 영역마다 절단하여 칩화하고 소성하여 제1 및 제2 비아 전극을 가지는 적층형 커패시터를 완성한다.
변형 예
도 15는 본 발명의 제2 실시 예 에 따른 적층형 커패시터에서 제1 및 제2 비아 전극의 다른 실시 형태를 나타낸 사시도이고, 도 16은 도 15에서 제1 및 제2 비아 전극을 제외한 커패시터 바디를 나타낸 사시도이다.
여기서, 유전체층(111) 및 제1 및 제2 내부 전극(221, 222)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 15 및 도 16을 참조하면, 적층형 커패시터(200')의 제1 홈부(233)는 커패시터 바디(210')의 X방향으로의 일 모서리(도면 상으로 좌측)가 제거되도록 형성되고, 제2 홈부(234)는 커패시터 바디(210')의 X방향으로의 다른 모서리(도면 상으로 우측)가 제거되도록 형성된다. 그리고, 제1 및 제2 홈부(233, 234)에 도전성 물질을 채우거나 캐스털레이션을 하여 제1 및 제2 비아 전극(243, 244)을 형성한다.
한편, 도 17은 도 15의 적층형 커패시터를 제조하는 공정 중 일부를 나타낸 사시도이다. 도 17을 참조하면, 본 실시 예의 경우, 펀칭 작업시 적층체(2100')에 구멍(250')이 형성되는 위치는 개별 칩으로 절단했을 때 제1 및 제2 리드부가 인출되는 위치와 인접한 커패시터 바디의 모서리 부분이 되는 지점이다.
적층형 커패시터의 실장 기판
도 18을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100)가 실장되는 기판(311)과 기판(311)의 상면에 서로 이격되게 배치되는 제1 및 제2 전극 패드(321, 322)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(321, 322) 상에 각각 접촉되게 위치한 상태에서 솔더(331, 332)에 의해 고정되어 기판(311)과 전기적으로 연결될 수 있다.
위와 같이 구성되는 적층형 커패시터의 실장 기판은, 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 커패시터 바디(110)의 실장 면으로만 노출되므로 기판(211)에 실장시 솔더(331, 332)가 형성되는 면적(a)을 최소화할 수 있다.
이렇게 솔더(331, 332)의 형성 면적(a)이 작아지면 어쿠스틱 노이즈를 감소시킬 수 있고, 더불어 실장 면적이 동일하다고 가정할 때 종래 커패시터에 비해 (b) 만큼의 크기를 더 확보하여 칩 사이즈를 크게 함으로써 커패시터의 용량을 상대적으로 더 증가시킬 수 있다.
도 19를 참조하면, 종래의 2단자 적층형 커패시터(10)는 제1 및 제2 외부 전극(31, 32)이 커패시터 바디(11)의 양 단부를 감싸는 형태로서, 기판(311)에 실장시 솔더(333, 334)가 형성되는 면적(c)이 도 18의 커패시터에 비해 상대적으로 증가된다.
이렇게 솔더(333, 334)의 형성 면적(c)이 증가되면 어쿠스틱 노이즈가 증가되고, 더불어 실장 면적이 동일하다고 가정할 때 도 18의 커패시터 보다 솔더 형성 면적이 더 필요하여 칩 사이즈가 작아짐으로써 커패시터의 용량이 상대적으로 더 작아진다.
또한, 본 실시 예의 적층형 커패시터(200)는 하면 실장 구조로서 어쿠스틱 노이즈를 저감시킬 수 있다.
도 20에서, 비교 예는 도 19에 도시된 2단자 구조 커패시터의 어쿠스틱 노이즈를 나타낸 것이고, 실시 예는 도 18에 도시된 하면 실장 구조의 적층형 커패시터를 나타낸 것이다.
도 20을 참조하면, 실시 예의 경우 어쿠스틱 노이즈가 비교 예에 비해 전 주파수에 걸쳐 감소되는 것을 확인할 수 있다.
한편, 도 18은 도 1의 적층형 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 도 9 또는 도 15에 적층형 커패시터도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200: 적층형 커패시터
110: 210: 커패시터 바디
111, 211: 유전체층
112, 113: 상부 및 하부 커버 영역
121, 122: 제1 및 제2 내부 전극
121a, 122a: 제1 및 제2 홈부
121b, 122b: 제3 및 제4 홈부
131, 132: 제1 및 제2 외부 전극
141, 142: 제1 및 제2 비아 전극
151, 152: 제1 및 제2 절연층
221, 222: 제1 및 제2 내부 전극
221a, 222a: 제1 및 제2 바디부
221b, 222b: 제1 및 제2 리드부
231, 232: 제1 및 제2 홈부
241, 242: 제1 및 제2 비아 전극
311: 기판
321, 322: 제1 및 제2 전극 패드
331, 332: 솔더

Claims (10)

  1. 제1 방향으로 서로 대향되는 제1 및 제2 면과, 제1 방향과 수직인 제2 방향으로 서로 대향되는 제3 및 제4 면과, 제2 방향과 수직인 제3 방향으로 서로 대향되는 제5 및 제6 면을 포함하고, 유전체층과 상기 유전체층을 사이에 두고 제3 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극은 제3 방향으로 서로 오버랩되는 제1 및 제2 바디부와 상기 제1 및 제2 바디부에서 제1 면을 통해 노출되도록 연장되는 제1 및 제2 리드부를 각각 포함하는, 커패시터 바디;
    상기 커패시터 바디의 제1 면에 상기 제1 및 제2 리드부와 각각 접촉되도록 형성되는 제1 및 제2 홈부; 및
    상기 제1 및 제2 홈부에 각각 형성되고, 상기 제1 및 제2 리드부와 각각 접속되는 제1 및 제2 비아 전극; 을 포함하고,
    제1 면이 실장 면인 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 홈부가 상기 커패시터 바디의 제3 및 제4 면으로부터 이격되는, 적층형 커패시터
  3. 제2항에 있어서,
    상기 제1 및 제2 비아 전극이 상기 커패시터 바디의 제3 및 제4 면으로부터 이격되는, 적층형 커패시터
  4. 제1항에 있어서,
    상기 제1 홈부는 상기 제1 리드부 중 일부가 제거되도록 형성되고, 상기 제2 홈부는 상기 제2 리드부 중 일부가 제거되도록 형성되는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 홈부는 상기 커패시터 바디의 제1 면에서 제5 및 제6 면의 일부까지 각각 연장되게 형성되는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 홈부의 단면이 반원형, 사각형 삼각형 중 하나의 형상으로 형성되는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 비아 전극과 상기 커패시터 바디의 제1 면이 하나의 평평한 면을 이루는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 홈부는 상기 커패시터 바디의 제1 면에서 상기 커패시터 바디의 제3, 제5 및 제6 면의 일부까지 연장되게 형성되고, 상기 제2 홈부는 상기 커패시터 바디의 제1 면에서 상기 커패시터 바디의 제4, 제5 및 제6 면의 일부까지 연장되게 형성되는, 적층형 커패시터.
  9. 상면에 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 기판 상에 실장되는 제1항 내지 제8항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
  10. 복수의 제1 및 제2 세라믹 시트를 마련하는 단계;
    상기 제1 및 제2 세라믹 시트의 일면에 도전성 페이스트를 인쇄하여, 서로 오버랩되는 제1 및 제2 바디부와 상기 제1 및 제2 바디부에서 상기 제1 및 제2 세라믹 시트의 한쪽 면을 통해 노출되도록 연장되는 제1 및 제2 리드부를 각각 포함하는 제1 및 제 제2 내부 전극을 각각 형성하는 단계;
    상기 제1 및 제2 내부 전극이 형성된 복수의 제1 및 제2 세라믹 시트를 번갈아 적층하고 압착하여 제1 적층체를 마련하는 단계;
    상기 제1 적층체에, 개별 칩으로 절단했을 때 상기 제1 및 제2 리드부가 인출되는 위치와 대응되는 지점에, 일정 간격으로 펀칭을 하여, 상기 제1 및 제2 리드부 중 일부가 번갈아 노출된 복수의 구멍을 가지는 제2 적층체를 마련하는 단계;
    상기 제2 적층체의 구멍에 도전성 물질로 캐스팅된 필름을 압력을 이용하여 채워서 복수의 비아가 형성된 제3 적층체를 마련하는 단계;
    상기 제3 적층체의 상하 면을 비아가 돌출되는 부분이 없도록 가공하는 단계;
    상기 제3 적층체를 각각의 적층형 커패시터에 대응하는 영역마다 절단하고 소성하여, 제1 및 제2 비아 전극을 가지는 적층형 커패시터를 제조하는 단계; 를 포함하는 적층형 커패시터의 제조 방법.
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