KR100992233B1 - 세라믹/폴리머 복합재를 이용한 칩 캐패시터 제조방법 - Google Patents

세라믹/폴리머 복합재를 이용한 칩 캐패시터 제조방법 Download PDF

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Abstract

본 발명은, 세라믹 분말과 폴리머가 혼합된 복합재로 이루어진 유전체층과 그 유전체층의 양면 각각에 일정한 간격으로 형성된 제1 및 제2 내부 전극을 갖는 캐패시터 적층체를 마련하는 단계와, 상기 캐패시터 적층체의 양면에 절연성 물질로 이루어진 커버층을 형성하는 단계와, 상기 제1 및 제2 내부전극이 각각 노출되도록 상기 커버층이 형성된 상기 캐패시터 적층체에 적어도 하나의 제1 및 제2 관통구를 형성하는 단계와, 상기 제1 및 제2 관통구에 상기 제1 및 제2 내부전극에 각각 연결된 도금층을 형성하는 단계와, 상기 제1 및 제2 관통구에 형성된 도금층이 각각 제1 및 제2 외부단자으로 제공되도록 상기 결과물을 상기 제1 및 제2 관통구 위치를 따라 칩 단위로 절단하는 단계를 포함하는 칩 캐패시터 제조방법을 제공한다.

Description

세라믹/폴리머 복합재를 이용한 칩 캐패시터 제조방법{FABRICATION METHOD OF CHIP CAPACITOR INCLUDING CERAMIC/POLYMER COMPOSITE}
본 발명은 칩 캐패시터에 관한 것으로서, 특히 세라믹과 폴리머의 복합재료를 유전체층으로 사용하는 고주파용 칩 캐패시터의 제조방법에 관한 것이다.
전자기기의 고속화와 대용량화에 따라 인쇄회로기판의 선로를 따라 전송되는 신호의 주파수가 높아지고 있으며, 높은 주파수의 신호를 반사 등의 손실없이 전송하기 위해서는 입력단과 출력단의 임피던스를 매칭하는 것이 매우 중요하다.
동작 주파수가 고주파화, 특히 GHz(Giga Hertz)됨에 따라 신호선과 접지(GND:Ground) 사이에서 신호의 거의 모든 에너지 성분이 교류필드 형태를 이루며 신호선과 접지 사이의 절연재료의 높이나 유전율이 정확히 일정해야 임피던스의 차이에 따른 신호의 반사 등의 손실을 최소화할 수 있으며, 나아가 신호의 무결성을 확보할 수 있다.
이러한 고주파 신호를 제대로 전송하기 위해서 사용되는 캐패시터(이하, "고주파용 캐패시터"라 함)는 주로 작은 정전용량이 작지만 손실값도 적은 캐패시터를 사용한다.
또한, 온도변화에 따른 정전용량의 변화가 작은 것이 주파수 선택성이 매우 안정하다고 할 수 있다. 적층형 칩 캐패시터(MLCC) 중 COG형 캐패시터가 이러한 특성을 가지고 있다. 하지만, 사용 주파수가 높을수록 손실이 작은 캐패시터에 대한 요구가 증가되는데 이를 만족시키기 위해서 MLCC의 내부전극을 니켈(Ni)에서 구리(Cu)로 교체하여 금속의 전기전도도 상승에 의한 손실을 줄일 수 있다.
이러한 구리인 내부전극을 갖는 MLCC는 저손실을 달성하는데 유익하지만 캐패시터 제조시 소성온도가 낮아지므로, 적절한 유전체 조성을 선택하는데 어려움이 있다.
본 발명은 상기 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적은 공정이 단순화되고 제조비용을 절감시키면서도, 기존의 세라믹재질의 MLCC를 대체할 수 있는, 낮은 손실값을 가질 수 있는 새로운 형태의 칩 캐패시터의 제조방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위해서, 본 발명은,
세라믹 분말과 폴리머가 혼합된 복합재로 이루어진 유전체층과 그 유전체층의 양면 각각에 일정한 간격으로 형성된 제1 및 제2 내부 전극을 갖는 캐패시터 적층체를 마련하는 단계와, 상기 캐패시터 적층체의 양면에 절연성 물질로 이루어진 커버층을 형성하는 단계와, 상기 제1 및 제2 내부전극이 각각 노출되도록 상기 커버층이 형성된 상기 캐패시터 적층체에 적어도 하나의 제1 및 제2 관통구를 형성하는 단계와, 상기 제1 및 제2 관통구에 상기 제1 및 제2 내부전극에 각각 연결된 도금층을 형성하는 단계와, 상기 제1 및 제2 관통구에 형성된 도금층이 각각 제1 및 제2 외부단자으로 제공되도록 상기 결과물을 상기 제1 및 제2 관통구 위치를 따라 칩 단위로 절단하는 단계를 포함하는 칩 캐패시터 제조방법을 제공한다.
특정 실시형태에서, 상기 캐패시터 적층체의 유전체층과 제1 및 제2 내부전 극 각각은 복수개이며, 복수의 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 교대로 적층된 것일 수 있다.
상기 커버층의 절연물질은 상기 유전체층과 동일한 세라믹과 폴리머의 혼합물인 복합재일 수 있다. 바람직하게, 상기 커버층은 그 외부면에 형성된 금속층을 포함하며, 상기 도금층을 형성하는 단계 후에, 상기 관통구에 형성된 도금층이 전기적으로 분리되도록 상기 금속층을 선택적으로 제거하는 단계를 더 포함할 수 있다.
상기 관통구는 필요한 외부단자 형태에 따라 슬롯형상 또는 홀형상 등의 다양한 형상으로 형성될 수 있다. 바람직하게, 상기 제1 및 제2 내부전극은 구리(Cu)일 수 있다.
바람직하게, 상기 세라믹 분말은 (1-x)BaTiO3-xSrTiO3(0.1≤x≤0.5)이며, 상기 폴리머는 액정 폴리머(liquid crystal polymer, LCP)일 수 있다.
이 경우에, 상기 복합재는, 1㎒ 측정주파수에서 유전율의 온도변화율 300ppm/℃이하이며, 유전정접 0.005 이하일 수 있다. 바람직한 복합재의 혼합비율로, 상기 액정 폴리머는 60∼90vol%이며, 상기 세라믹은 10∼40vol%일 수 있다.
본 발명에 따르면, 세라믹 분말과 폴리머의 복합재를 이용하여 유전체층을 형성하고, 이를 MLCC의 구조와 유사하게 제조함으로써 공정을 단순화하고 제조비용을 크게 절감할 수 있을 뿐만 아니라, 적절한 복합재의 선택으로 낮은 손실값을 가질 수 있는 고주파용 칩 캐패시터를 제공할 수 있다. 특히, 기존의 세라믹재질의 MLCC와 같이 소성이 요구되지 아니하므로, 내부 전극을 전기적 전도도가 우수한 구리(Cu)를 형성할 수 있으므로, 손실 특성을 크게 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도1a 내지 도1e는 본 발명의 일 실시예에 따른 칩 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
도1a에 도시된 바와 같이, 유전체층(11)과 그 유전체층(11)의 양면 각각에 일정한 간격으로 형성된 제1 및 제2 내부 전극(12a,12b)을 갖는 캐패시터 적층체(10A)를 마련한다.
본 발명에 사용되는 유전체층(11)은 세라믹 분말과 폴리머가 혼합된 복합재로 이루어진다. 세라믹/폴리머 복합재는 상대적으로 유전율이 낮지만, 고주파용 캐패시터는 높은 유전율이 요구되지 아니하며, 손실특성을 만족한다면 유익하게 이용 될 수 있다.
바람직하게, 상기 세라믹 분말은 (1-x)BaTiO3-xSrTiO3(0.1≤x≤0.5)이며, 상기 폴리머는 고내열 열가소성 수지인 액정 폴리머(liquid crystal polymer, LCP)일 수 있다. 이 경우에, 상기 복합재는, 1㎒ 측정주파수에서 유전율의 온도변화율 300ppm/℃이하이며, 유전정접 0.005 이하일 수 있다. 바람직한 복합재의 혼합비율로, 상기 액정 폴리머는 60∼90vol%이며, 상기 세라믹은 10∼40vol%일 수 있다.
상기 제1 및 제2 내부전극(12a,12b)은 유전체층(11)을 사이에 두고 중첩된 영역을 갖도록 배열된다. 이러한 중첩된 영역은 캐패시터 용량을 정의하는 활성화 영역으로 제공된다. 또한, 도시된 바와 같이 다소 엇갈리게 배치하여 후속 외부단자 형성공정을 용이하게 할 수 있다.
본 발명에 사용되는 세라믹/폴리머 복합재는 기존의 세라믹인 MLCC의 제조공정과 달리 고온의 소성공정이 요구되지 아니하므로, 전기적 전도도가 우수한 구리(Cu)를 내부전극(12a,12b)으로 사용할 수 있다.
이어, 도1b에 도시된 바와 같이, 상기 캐패시터 적층체(10A)의 양면에 절연성 물질로 이루어진 커버층(13a,13b)을 형성한다.
본 공정에서 형성되는 커버층(13a,13b)의 외부면에는 금속층(14a,14b)이 형성된 형태일 수 있다. 상기 금속층(14a,14b)은 최외곽에 위치하여 외부단자를 형성 하기 위한 도금공정을 실현할 수 있는 장점을 제공한다.
상기 커버층(13a,13b)의 절연물질은 이에 한정되지는 않으나, 상기 유전체층(11)과 동일한 세라믹과 폴리머의 혼합물인 복합재일 수 있다. 상기 커버층(13a,13b) 형성공정은 v-프레스 공정을 이용하여 용이하게 실시될 수 있다.
다음으로, 도1c에 도시된 바와 같이, 상기 커버층(13a,13b)이 형성된 상기 캐패시터 적층체(10B)에 외부단자를 형성하기 위한 적어도 하나의 제1 및 제2 관통구(H)를 형성한다.
본 공정에서 형성되는 제1 및 제2 관통구(H)는 각각 상기 제1 및 제2 내부전극(12a,12b)이 각각 노출되도록 형성된다. 상기 제1 및 제2 관통구(H)는 필요한 외부단자 형태에 따라 슬롯형상 또는 홀형상 등의 다양한 형상으로 형성될 수 있다. 상기 제1 및 제2 관통구(H)가 형성되는 영역은 최종 칩 캐패시터에서 대향하는 양 측면으로 제공된다.
도2b에 도시된 칩 캐패시터(10)는 하나의 슬롯형상의 관통구를 형성하여 외부 단자(16a,16b)를 형성한 형태이며, 도3에 도시된 칩 캐패시터(40)는 양 측면에 해당하는 영역에 각각 2개의 홀형상 관통구를 형성하여 외부 단자(46a,46b)를 형성한 형태로 이해할 수 있다.
이어, 도1d에 도시된 바와 같이, 상기 제1 및 제2 관통구(H)에 상기 제1 및 제2 내부 전극(12a,12b)에 각각 연결된 도금층(15)을 형성한다.
상기 제1 관통구(H)에 형성되는 도금층(15)은 상기 제1 내부전극(12a)과 연결되고, 상기 제2 내부전극(12b)과는 절연되며, 상기 제2 관통구(H)에 형성되는 도금층(15)은 제2 내부전극과 연결되면서 상기 제1 내부전극(12a)과는 절연된다.
이러한 도금공정은 앞서 설명한 바와 같이, 최외곽에 위치하는 커버층(13a,13b) 상에 형성된 금속층(14a,14b)을 이용하여 용이하게 실시될 수 있다.
다음으로, 도1e에 도시된 바와 같이, 상기 제1 및 제2 관통구(H)에 형성된 도금층(15)이 서로 전기적으로 분리되도록 상기 금속층(14a,14b)을 선택적으로 제거한다.
이어, 상기 결과물을 상기 제1 및 제2 관통구(H)(이하, '절단부'라고도 함)를 따라 칩 단위로 절단한다. 앞서 설명한 바와 같이, 제1 및 제2 관통구(H)에 형성된 도금층(15)이 잔류한 금속층(14a,14b)과 함께 각각 제1 및 제2 외부단자(16a,16b)로 제공된다.
이와 같이, 개별 칩 단위로 절단된 형태의 칩 캐패시터는 도2a 및 도2b에 도시되어 있다. 도2a에 도시된 바와 같이, 유전체층(11)을 사이에 두고 제1 및 제2 내부전극(12a,12b)이 배치되고, 상기 제1 및 제2 내부전극(12a,12b)은 각각 제1 및 제2 외부단자(16a,16b)에 연결된 형태로서 종래의 MLCC와 구조적으로 유사한 칩 캐패시터를 제공할 수 있다.
도3은 본 발명의 다른 실시예에 따른 방법으로 제조된 칩 캐패시터를 나타내는 개략사시도이다.
도3에 도시된 칩 캐패시터(40)도 역시 도1a 내지 도1e와 유사한 공정으로 제조된 형태로 이해할 수 있다. 도1c의 관통구를 홀형상으로 각 측면에 2개씩 형성한 형태이다. 각 관통구에 형성된 도금층(45)은 본체의 상하면에 형성된 금속층(44a,44b)과 함께 외부단자(46a,46b)로 제공된다.
본 실시형태에서, 상기 캐패시터 적층체는 하나의 유전체층을 가지며, 제1 및 제2 내부전극도 단일 레벨로만 제공되는 형태로 예시되어 있으나, 상기 캐패시터 적층체의 유전체층은 복수개이며, 그에 따라 제1 및 제2 내부전극은 복수의 레벨로 제공될 수 있다. 즉, 복수의 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 교대로 적층된 형태로 제공될 수 있으며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
본 발명의 제조방법으로 제조되는 칩 캐패시터는 고주파용 캐패시터로서 매우 유용하게 사용될 수 있다. 유전체층을 세라믹-폴리머의 복합재를 사용함으로써 고온의 소성공정이 요구되지 않으므로, 내부전극을 전기적 전도도가 우수한 구리로 사용할 수 있어 품질계수를 높일 수 있다. 나아가 더욱 우수한 고주파용 캐패시터를 제조하기 위해서 본 발명은 세라믹-폴리머의 복합재의 바람직한 조성조건을 제공한다.
세라믹 분말은 낮은 손실특성을 가지면서 온도에 따른 유전율 변화가 적은 BST계 세라믹 필러, 즉 (1-x)BaTiO3-xSrTiO3(0.1≤x≤0.5) 세라믹 필러를 사용하는 것이 바람직하다. 상기 폴리머로는 고내열 열가소성 수지인 액정 폴리머(liquid crystal polymer, LCP)을 사용하는 것이 바람직하다. 이러한 액정 폴리머로서는 방향족 액정 폴리에스테르(aromatic liquid crystal polyester)가 있을 수 있다.
방향족 액정 폴리에스테르에 BST계 세라믹 필러를 분산시켜 유전체층을 제조하였다. 보다 구체적으로, 세라믹 필러로서는 x(Sr의 몰비)가 0.1, 0.2, 0.3, 0.4 및 0.5인 (1-x)BaTiO3-xSrTiO3(0.1≤x≤0.5)를 사용하였으며, 세라믹 필러의 부피비는 30%, 50% 조건으로 여러 샘플을 제조하였다.
우선, 각 샘플의 유전율 및 Q값 을 측정하여 아래의 표1로 나타내었으며, 온도에 따른 유전율변화율을 측정하여 도4의 그래프로 표시하였다.
세라믹 필러 부피비: 30% 세라믹 필러 부피비: 50%
Sr 몰비(x) 유전율 Q값 유전율 Q값
0.1(BST1) 10.2 183 28.5 142
0.2(BST2) 10.4 306 27.4 206
0.3(BST3) 9.6 248 27.1 239
0.4(BST4) 9.8 289 26.9 300
0.5(BST5) 10.2 752 28.3 345
표1에 나타난 바와 같이, 모든 샘플이 전체적으로 우수한 Q값을 나타내며, 세라믹 필러의 부피비에 따라 유전율이 높아지는 경향을 나타낸다. 따라서, 유전율이 낮은 고주파용 칩 캐패시터로는 상기 액정 폴리머는 60∼90vol%이며, 상기 세라믹은 10∼40vol%인 것이 바람직하다.
또한, 도4의 그래프에서 나타난 바와 같이, 상기 샘플은 1㎒ 측정주파수에서 유전율의 온도변화율 300ppm/℃ 이하의 범위로 나타났으며, 또한, 유전정접 0.005 이하인 우수한 고주파용 캐패시터를 위한 유전체층을 얻어졌다는 것을 확인할 수 있다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
도1a 내지 도1e는 본 발명의 일 실시예에 따른 칩 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
도2a 및 도2b는 각각 본 발명의 일 실시예에 따른 방법으로 제조된 칩 캐패시터를 나타내는 측단면도 및 개략사시도이다.
도3은 본 발명의 다른 실시예에 따른 방법으로 제조된 칩 캐패시터를 나타내는 개략사시도이다.
도4는 본 발명에서 바람직하게 채용되는 유전체와 폴리머(LCP)의 복합재료에 대한 온도에 따른 유전율 변화특성을 나타낸다.

Claims (9)

  1. 세라믹 분말과 폴리머가 혼합된 복합재로 이루어진 유전체층과 그 유전체층의 양면 각각에 일정한 간격으로 형성된 제1 및 제2 내부 전극을 갖는 캐패시터 적층체를 마련하는 단계;
    상기 캐패시터 적층체의 양면에 절연성 물질로 이루어진 커버층을 형성하는 단계;
    상기 제1 및 제2 내부전극이 각각 노출되도록 상기 커버층이 형성된 상기 캐패시터 적층체에 적어도 하나의 관통구 형태의 제1 및 제2 절단부를 형성하는 단계;
    상기 제1 및 제2 절단부에 상기 제1 및 제2 내부전극에 각각 연결된 도금층을 형성하는 단계; 및
    상기 제1 및 제2 절단부에 형성된 도금층이 각각 제1 및 제2 외부단자으로 제공되도록 상기 제1 및 제2 절단부를 따라 복수개의 칩 캐패시터를 제조하도록 칩 단위로 절단하는 단계를 포함하는 칩 캐패시터 제조방법.
  2. 제1항에 있어서,
    상기 캐패시터 적층체의 유전체층과 제1 및 제2 내부전극 각각은 복수개이며, 복수의 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 교대로 적층된 것을 특징으로 하는 칩 캐패시터 제조방법.
  3. 제1항에 있어서,
    상기 커버층은 그 외부면에 형성된 금속층을 포함하며,
    상기 도금층을 형성하는 단계 후에, 상기 절단부에 형성된 도금층이 전기적으로 분리되도록 상기 금속층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 칩 캐패시터 제조방법.
  4. 제1항에 있어서,
    상기 커버층의 절연물질은 상기 유전체층과 동일한 세라믹과 폴리머의 혼합물인 복합재인 것을 특징으로 하는 칩 캐패시터 제조방법.
  5. 제1항에 있어서,
    상기 절단부는 슬롯형상 또는 홀형상인 것을 특징으로 하는 칩 캐패시터 제조방법.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 구리(Cu)인 것을 특징으로 하는 칩 캐패시터 제 조방법.
  7. 제1항에 있어서,
    상기 세라믹 분말은 (1-x)BaTiO3-xSrTiO3(0.1≤x≤0.5)이며, 상기 폴리머는 액정 폴리머(liquid crystal polymer, LCP)인 것을 특징으로 하는 칩 캐패시터 제조방법.
  8. 제7항에 있어서,
    상기 복합재는, 1㎒ 측정주파수에서 유전율의 온도변화율 300ppm/℃이하이며, 유전정접 0.005이하인 것을 특징으로 하는 칩 캐패시터 제조방법.
  9. 제8항에 있어서,
    상기 액정 폴리머는 60∼90vol%이며, 상기 세라믹 분말은 10∼40vol%인 것을 특징으로 하는 칩 캐패시터 제조방법.
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