KR100585549B1

KR100585549B1 - 적층 세라믹 전자부품

Info

Publication number: KR100585549B1
Application number: KR1020000015827A
Authority: KR
Inventors: 나까무라도시야
Original assignee: 다이요 유덴 가부시키가이샤
Priority date: 1999-03-29
Filing date: 2000-03-28
Publication date: 2006-06-01
Also published as: US6349026B1; US6785941B2; KR20010006892A; HK1029218A1; US20020039273A1; CN1197102C; CN1268757A; JP3535998B2; TW452805B; MY124033A; JP2000348964A

Abstract

본 발명은 열 쇼크(heat shock)에 의한 적층체의 크랙이 발생하기 어렵고 외부 전극과 내부 전극과의 밀착성도 양호하고 외부 전극의 도금의 부착성도 양호하게 하여 외부 전극의 땜납 부착성을 좋게 하는 적층 세라믹 전자부품에 관한 것이다.

적층 세라믹 전자부품은 세라믹층(7)과 내부 전극(5, 6)이 교대로 적층된 적층체(3)와, 적층체(3)의 단부에 구비된 외부 전극(2, 2)을 갖고 내부 전극(5, 6)이 세라믹층(7)의 가장자리에 도달하여 적층체(3)의 단면에 내부 전극(5, 6)이 각각 도출되고, 이 적층체(3)의 단면에 도출된 내부 전극(5, 6)이 외부 전극(2, 2)에 각각 접속되어 있다. 외부 전극(2, 2)을 형성하는 도체층(21)의 두께 방향으로 연속된 기둥 형상의 세라믹부(22)가 도체층(21)에 산재하고 있다. 세라믹부(22)는 외부 전극(2, 2)의 도체층(21)의 적층체(3)의 표면에 밀착하는 내면으로부터 표면에 걸쳐 관통하고 있다.

Description

적층 세라믹 전자부품{MULTI LAYER ELECTRONIC PART}

도 1은 본 발명에 따른 적층 세라믹 전자부품의 예를 나타내는 일부절결사시도이고,

도 2a, 2b는 동 적층 세라믹 전자부품의 도 1의 A 및 B부분을 각각 나타내는 주요부 확대 단면도이고,

도 3은 동 적층 세라믹 전자부품의 예의 적층체의 각 층을 분리하여 나타낸 분해 사시도이고,

도 4는 적층 세라믹 전자부품을 제조하기 위한 세라믹 그린시트의 적층 상태를 나타내는 각 층의 분리 사시도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

2 : 외부 전극 3 : 적층체

5, 6 : 내부 전극 7 : 세라믹층

21 : 도체층 22 : 세라믹부

본 발명은 예컨대, 내부 전극 패턴과 세라믹층과의 적층체를 갖고 이 적층체 의 단부에 상기 내부 전극에 도통하도록 외부 전극을 구비한 적층 세라믹 전자부품에 관한 것으로, 특히 외부 전극의 적어도 일부에 적층체의 세라믹층을 형성하는 세라믹 재료와 공통하는 공통 재료를 첨가한 적층 세라믹 전자부품에 관한 것이다.

적층 전자부품으로는 예컨대, 적층 캐패시터, 적층 인덕터, 적층 압전부품, 적층 필터, 세라믹 다층 회로 기판 등을 들 수 있다.

예컨대, 적층 전자부품의 가장 대표적인 예인 적층 세라믹 캐패시터는 내부 전극을 갖는 유전체로 이루어지는 세라믹층이 다수층으로 적층되고, 이 적층체의 서로 대향하는 단면에 내부 전극이 교대로 인출되어 있다. 그리고, 이들의 내부 전극이 인출된 적층체의 단면에는 외부 전극이 형성되고, 이 외부 전극은 각각 상기 내부 전극에 접속되어 있다.

이러한 적층 세라믹 캐패시터의 상기 적층체(3)는 예컨대, 도 3에 나타내는 것과 같은 층구조를 갖는다. 즉, 내부 전극(5, 6)을 갖는 유전체로 이루어지는 세라믹층(7, 7,…)이 도 3에 나타난 순서로 적층되고, 또한 그 양측에 내부 전극(5, 6)이 형성되어 있지 않은 세라믹층(7, 7,…)이 각각 복수층 겹쳐 쌓여진다. 그리고, 이러한 층구조를 갖는 적층체(3)의 단부에는 내부 전극(5, 6)이 교대로 노출하고 있어 도 1에 도시하는 바와 같이, 이 적층체(3)의 단부에 상기한 외부 전극(2, 2)이 형성된다.

이러한 적층 세라믹 캐패시터는 통상, 도 3에 나타난 것과 같은 부품 1개 단위씩 개별로 제조되는 것이 아니라, 실제는 하기 설명되는 바와 같은 제조 방법이 사용된다. 즉, 우선 미세화한 세라믹 분말과 유기바인더를 혼련(混練)하여 슬러리 를 만들고 이것을 닥터 블레이드법에 의해서 폴리 에틸렌 테레프 탈레이트 필름등으로 이루어지는 캐리어 필름 상에 얇게 전개하고 건조하여 세라믹 그린시트를 만든다. 다음에, 이 세라믹 그린시트를 지지 필름 위에 실은 채로 컷팅 헤드로 원하는 크기로 절단하고 그 한 면에 스크린 인쇄법으로 도전 페이스트를 인쇄하고 건조한다. 이렇게 하여, 도 4에 도시하는 바와 같이 종횡으로 복수 세트로 나뉘어진 내부 전극 패턴(2a, 2b)이 배열된 세라믹 그린시트(1a, 1b)를 얻을 수 있다.

다음에, 상기 내부 전극 패턴(2a, 2b)을 갖는 여러 장의 세라믹 그린시트(1a, 1b)를 적층하고 또한, 내부 전극 패턴(2a, 2b)을 갖지 않는 몇 장의 세라믹 그린시트(1, 1,…)를 상하로 겹쳐 쌓아 이들을 압착하여 적층체를 만든다. 여기서, 상기 세라믹 그린시트(1a, 1b)는 내부 전극 패턴(2a, 2b)이 길이 방향으로 절반의 길이분만 어긋나게 교대로 겹쳐 쌓는다. 그 다음, 이 적층체를 원하는 사이즈로 절단하여 적층미소성(未燒成) 칩을 제작하고 이 미소성 칩을 소성(燒成)한다. 이렇게 해서, 도 3에 나타내는 것과 같은 적층체를 얻을 수 있다.

다음에, 상기 소성이 끝난 적층체((3))의 양단에 도전 페이스트를 도포하고 베이킹(baking)하고 베이킹된 도체층의 표면에 도금하여 양단에 외부 전극(2, 2)이 형성된 도 1에 나타내는 것과 같은 적층 세라믹 캐패시터를 완성한다.

상기한 것과 같은 적층 세라믹 캐패시터 등의 적층 세라믹 전자부품은 회로 기판 상에 탑재되고 그 양단의 외부 전극(2, 2)이 회로 기판상의 랜드(land) 전극으로 납땜된다.

그런데, 이러한 적층 세라믹 캐패시터는 외부 전극의 납땜 때의 열 쇼크(heat shock)나 납땜 후의 사용 상태 중에 환경 온도의 변동에 의해 적층체(3)에 열응력이 발생한다. 이 열응력에 의해 특히 적층체(3)의 외부 전극(2, 2)의 가장자리 부분에 크랙이 발생하기 쉽다. 적층체(3)에 발생한 크랙은 습기의 침입 등에 의한 절연성의 저하나 내부 전극(5, 6)의 불연속성에 의한 정전 용량의 저하 등의 전기적 특성의 열화를 초래하여 신뢰성을 저하시키는 원인이 된다.

이러한 적층체에 크랙을 발생시키는 열응력은 적층체(3)를 형성하는 주재료인 세라믹 재료와 외부 전극(2, 2)을 형성하는 주재료인 도체와의 열팽창률의 차이에 의해 발생한다. 그래서, 종래에는 외부 전극(2, 2)을 형성하는 도전 페이스트 중에 세라믹층(7)을 형성하는 세라믹 재료를 공통 재료로서 첨가하여 세라믹층(7)과 외부 전극(2, 2)과의 열응력 등의 물리적인 특성의 차이를 작게 하는 대책이 사용되고 있다.

그러나, 외부 전극(2, 2)을 형성하는 도전 페이스트 중에 세라믹층(7)을 형성하는 세라믹 재료인 공통 재료를 많이 첨가하면 외부 전극(2, 2)의 내부 전극(5, 6)으로의 밀착성이 나쁘게 되고, 외부 전극(2, 2)과 내부 전극(5, 6)과의 접촉 저항이 크고 전기 특성이 나쁘게 된다. 또한, 외부 전극(2, 2)의 표면으로의 땜납 도금이나 Sn 도금 등의 부착성도 나쁘게 된다. 이 결과, 외부 전극(2, 2)의 땜납 습윤성이 나쁘게 되어 적층 세라믹 전자부품을 회로 기판에 탑재할 때에 탑재 오류가 일어나기 쉽게 된다.

따라서, 본 발명은 상기한 바를 해결하기 위하여 안출된 것으로서, 납땜할 때 나 납땜한 후의 사용 환경 중에 온도 변동에 따른 열 쇼크에 의해 적층체에 크랙이 발생하기 어렵고, 더불어 외부 전극과 내부 전극과의 밀착성도 양호하고 외부 전극의 도금의 부착성도 양호하게 하기 위해서 외부 전극의 땜납 부착성도 양호한 적층 세라믹 전자부품을 제공하는 것을 목적으로 한다.

본 발명에서는 상술한 목적을 달성하기 위해서, 외부 전극(2, 2)의 도체층(21)중에 상기 도체층(21)의 두께 방향으로 연장하는 기둥 형상의 세라믹부(22)를 산재시킨 것이다. 이 세라믹부(22)는 적층체(3)의 세라믹층(7)을 형성하는 세라믹 재료와 공통하는 공통 재료를 포함하고 있고, 적층체(3)의 세라믹층(7)에 대한 밀착력이 강하다. 한편, 도체층(21)은 적층체(3)의 내부 전극(5, 6)에 대한 밀착력이 강하고 또한 그 표면에서의 도금막(24)의 밀착성도 좋다. 이러한 도체층(21)과 그 중에 산재하는 기둥 형상의 세라믹부(22)와의 특성이 서로 보완되어 외부 전극(2, 2)의 적층체(3)의 단부에서의 밀착력과 그 도금의 부착성의 확보, 적층체(3)의 크랙 발생을 방지하는 것이 가능하다.

즉, 본 발명에 의한 적층 세라믹 전자부품은 세라믹층(7)과 내부 전극(5, 6)이 교대로 적층된 적층체(3)와, 이 적층체(3)의 단부에 구비된 외부 전극(2, 2)을 가지며 상기 내부 전극(5, 6)이 세라믹층(7)의 가장자리에 도달하여 적층체(3)의 단면에 내부 전극(5, 6)이 각각 도출되고, 상기 적층체(3)의 단면에 도출된 내부 전극(5, 6)이 상기 외부 전극(2, 2)에 각각 접속되어 있다. 여기서, 상기 외부 전극(2, 2)을 형성하는 도체층(21)의 두께 방향으로 연속되는 기둥 형상의 세라믹부(22)가 상기 도체층(21)에 산재하여 있다.

세라믹부(22)는 적층체(3)의 세라믹층(7)을 형성하는 세라믹 재료와 공통하는 공통 재료를 포함하기 때문에 적층체(3)의 세라믹층(7)에 대한 밀착력이 강하다. 이세라믹부(22)는 외부 전극(2, 2)의 도체층(21)의 적층체(3)의 표면에 밀착하는 내면으로부터 표면에 걸쳐 연속되도록 형성되어 있다.

외부 전극(2, 2)의 도체층(21)은 Ni, Cu, Ag, Pd, Ag-Pd 중에서 선택된 적어도 한 종류의 도체로 이루어지고, 이 외부 전극(2, 2)은 적층체(3)의 소성과 동시에 베이킹된다.

이러한 적층 세라믹 전자부품에서는 소위, 공통 재료를 포함하는 상기한 세라믹부(22)가 적층체(3)의 단부에 있는 세라믹층(7)과의 밀착이 양호하기 때문에 외부 전극(2, 2)의 적층체(3)의 단부에서의 밀착성이 확보된다. 그러나, 이 세라믹부(22)는 기둥 형상이고 외부 전극(2, 2)에 산재하고 있는 상태이므로 외부 전극(2, 2)은 적층체(3)의 단부에서 세라믹층(7)에 그 전체가 밀착하는 것이 아니고 스폿(spot) 형상으로 밀착한다. 이 때문에, 온도 변동이 발생하였을 때에 외부 전극(2, 2)의 도체층(21)의 열팽창, 열수축에 따라 적층체(3)에 발생하는 열응력이 완화되어 적층체(3)에 크랙이 발생하기 어렵다.

한편, 상기한 세라믹부(22)를 둘러싸도록 그 주위에 형성되어 있는 도체층(21)은 적층체(3)의 단면에 있는 내부 전극(5, 6)과의 밀착성이 양호하게 된다. 이에 따라, 외부 전극(2, 2)과 내부 전극(5, 6)과의 접촉 저항이 작아짐과 동시에 적층체(3)의 단면에서의 도체층(21)과 내부 전극(5, 6)과의 박리가 일어나기 어렵다.

또한, 외부 전극(2, 2)이 적층체(3)의 소성과 동시에 베이킹되어 외부 전극(2, 2)의 도체층(21)을 형성하기 위한 도전 페이스트에 포함되고, 소위 공통 재료 즉, 외부 전극(2, 2)의 세라믹부(22)를 형성하는 재료의 소결과 적층체(3)의 소결이 동시에 실행되므로 외부 전극(2, 2)의 세라믹부(22)와 적층체(3)의 세라믹층(7)이 일체로 소결하고 그 사이에서 강한 밀착성을 얻을 수 있다.

그 외에, 외부 전극(2, 2)의 표면측에서의 도금의 부착성도 좋고 치밀한 도금막이 형성되기 때문에 땜납 부착성도 양호하게 된다.

다음에, 도면을 참조하면서 본 발명의 실시예에 대하여 구체적이고 상세하게 설명한다.

적층 세라믹 전자부품의 예로서 적층 세라믹 캐패시터와 그 제조 방법에 대하여 설명한다.

우선, 티탄산 바륨 등의 유전체 세라믹 원료분말을 용제에 용해한 에틸 셀룰로오스 등의 유기바인더에 균일하게 분산하여 세라믹 슬러리를 조정한다. 이 세라믹 슬러리를 폴리 에틸렌 테레프 탈레이트 필름 등의 베이스 필름 상에 얇고 균일한 두께로 도포하고 건조하여 막형상의 세라믹 그린시트를 만든다. 그 다음, 이 세라믹 그린시트를 적당한 크기로 재단한다.

다음에, 도 4에 도시하는 바와 같이, 상기 재단한 세라믹 그린시트(1a, 1b) 위에 도전 페이스트를 사용하여 두 종류의 내부 전극 패턴(2a, 2b)을 각각 인쇄한다. 예컨대, 도전 페이스트는 Ni, Cu, Ag, Pd, Ag-Pd 등에서 선택된 한 종류의 도 체 분말의 100 중량%에 대하여, 바인더로서 에틸 셀룰로오스, 아크릴, 폴리에스테르등에서 선택된 한 종류를 3∼12 중량%, 용제로서 부틸카르비톨, 부틸카르비톨 아세테이트, 텔르피네올, 에틸세로솔브, 탄화수소 등에서 선택된 한 종류를 80∼120 중량% 첨가하고 균일하게 혼합, 분산한 것을 사용한다.

이러한 내부 전극 패턴(2a, 2b)이 인쇄된 세라믹 그린시트(1a, 1b)를 도 4에 도시하는 바와 같이, 교대로 겹쳐 쌓고 또한, 그 양측에 내부 전극 패턴(2a, 2b)이 인쇄되어 있지 않은 세라믹 그린시트(1, 1), 소위, 더미시트를 겹쳐 쌓고 이들을 압착하여 적층체를 얻는다. 또한, 이 적층체를 종횡으로 재단하고 개개의 미소성(未燒成)의 칩형상의 적층체로 분할한다. 이 분할된 적층체의 대향하는 단면에는 상기한 내부 전극 패턴(2a, 2b)이 교대로 도출되어 있다.

한편, 외부 전극(2, 2)을 형성하기 위한 도전 페이스트를 준비한다. 이 도전 페이스트에는 상기 전극 패턴(2a, 2b)을 인쇄한 것과 마찬가지의 Ni, Cu, Ag, Pd, Ag-Pd 등에서 선택된 한 종류의 도체 분말을 포함하는 도전 페이스트가 사용된다. 단지, 이 도전 페이스트에는 적층체(3)의 세라믹층(7)을 형성하고 있는 세라믹과 공통하는 재료인 소위, 공통 재료가 첨가된다.

예컨대, 도전 페이스트에 포함되는 도체 재료가 Ni인 경우, Ni 분말의 100 중량%에 대하여, 바인더로서 에틸 셀룰로오스를 3∼12 중량%, 용제를 80∼120 중량%, 소위 공통 재료로서 티탄산 바륨 분말을 3∼40 중량% 첨가한 도전 페이스트를 만든다. 도전 페이스트에 포함되는 도체 재료가 Cu, Ag, Pd 혹은 Ag-Pd의 경우에도 상기한 바와 마찬가지이다.

다음에, 상기 내부 전극 패턴(2a, 2b)이 각각 도출하고 있는 미소성의 적층체의 양단면과 이 양단면에 연속되는 적층체의 측면의 일부에 걸쳐 상기 도전 페이스트를 도포하고 건조한다. 그 다음, 이들의 적층체를 소성하는 것으로 적층체가 소결됨과 동시에 상기 내부 전극 패턴(2a, 2b)를 형성하고 있는 도전 페이스트 및 적층체의 단부에 도포된 도전 페이스트가 베이킹된다. 이에 따라, 도 3에 나타내는 것과 같은 층구조를 갖고 단부에 외부 전극(2, 2)을 갖는 소성이 끝난 적층체(3)를 얻는다.

도 3에 도시하는 바와 같이, 적층체(3)는 내부 전극(5, 6)을 갖는 유전체로 이루어지는 세라믹층(7, 7,…)이 적층되고 또한, 그 양측에 내부 전극(5, 6)이 형성되어 있지 않은 세라믹층(7, 7,…)이 각각 복수층 겹쳐 쌓여진 것이다. 이러한 적층체(3)는 세라믹층(7)을 사이에 두고 서로 대향하고 있는 각 내부 전극(5, 6)이 적층체(3)의 양단면에 교대로 도출되어 있다. 그리고, 도 1에 도시하는 바와 같이, 상기 내부 전극(5, 6)이 교대로 도출된 적층체(3)의 양단면에 상기 도전 페이스트를 베이킹하여 형성된 외부 전극(2, 2)이 상기 내부 전극(5, 6)과 도통하고 있다.

상기한 바와 같이 하여, 적층체(3)의 세라믹층(7)을 형성하는 세라믹 재료와 공통하는 공통 재료를 포함하는 도전 페이스트를 소성하면, 도전 페이스트내의 도체분말이 우선 용융한 후 소결하기 시작하여 수축한다. 즉, 도전 페이스트의 금속 분말의 소결 개시 온도가 되면 우선, 용융하고 있는 금속이 응집하고 수축하기 시작한다. 금속이 용융 상태에 있을 때 세라믹 입자는, 용융 금속의 습윤성이 좋지 않기 때문에, 용융 금속과 세라믹 입자와는 서로 분리하기 쉬운 상태에 있다. 이 상태로 용융하여 있던 금속이 응집하기 시작하면 그 중에 분산하여 있던 공통 재료가 압출된다. 압출된 공통 재료는 세라믹의 소결 개시 온도가 되면 인접하는 입자끼리 모여 금속입자의 사이를 메꾸어주는 것 같은 형태로 기둥 형상으로 형성되어 연장하여 세라믹부(22)가 형성된다. 이렇게 하여 형성되는 세라믹부(22)는 한 쪽이 외부 전극(2, 2)의 아래의 세라믹층(7)의 표면 부분에 다르게 결합하는 것과 동시에 다른 쪽이 외부 전극(2, 2)의 표면까지 연장한다. 이 결과, 적층체(3)의 표면에서 외부 전극(2, 2)의 표면까지 도달하는 기둥 형상의 세라믹부(22)로 된다. 이 세라믹부(22)는 상기 도체층(21) 중에 산재한다.

도 2는 상기한 바와 같이 하여 형성된 외부 전극(2)의 단면을 모식적으로 나타내는 것으로, 동 도면의 2a는 도 1의 A 부분에 해당하는 확대 단면도이고, 도 2b는 도 1의 B부분에 대응하는 외부 전극(2)의 표면도이다. 이러한 외부 전극(2)의 상태는 외부 전극(2)의 단면이나 표면을 광학현미경으로 관찰할 수 있고, 도 2a, 2b는 그에 대한 모식도이다.

상기한 도 2에 도시하는 바와 같이, 외부 전극(2, 2)은 상기한 도전 페이스트의 도포층이 적층체(3)의 단부에 베이킹되어 형성되어 있다. 그리고 상기 외부 전극(2, 2)의 도체층(21)에는 그 두께 방향으로 연속되는 기둥 형상의 세라믹부(22)가 도체층(21)의 평면 방향에 대략 균일하게 산재하여 있다.

세라믹부(22)는 적층체(3)의 세라믹층(7)을 형성하는 세라믹 재료와 공통하는 공통 재료를 포함하기 때문에 적층체(3)의 세라믹층(7)에 대한 밀착력이 강하다. 이 세라믹부(22)는 외부 전극(2, 2)의 도체층(21)의 적층체(3)의 표면에 밀착 하는 내면으로부터 표면에 걸쳐 연속하도록 형성되어 있다.

이러한 적층 세라믹 전자부품에서는 소위 공통 재료를 포함하는 상기 세라믹부(22)가 적층체(3)의 단부에 있어서 세라믹층(7)과의 밀착이 양호하기 때문에 외부 전극(2, 2)의 적층체(3)의 단부에서의 밀착성이 확보된다. 그러나, 상기 세라믹부(22)는 기둥 형상으로서 외부 전극(2, 2)에 산재하고 있는 상태이므로 외부 전극(2, 2)은 적층체(3)의 단부에서 세라믹층(7)에 그 전체가 밀착하는 것은 아니고 스폿 형상으로 밀착한다. 이 때문에, 온도 변동이 발생하였을 때에 외부 전극(2, 2)의 도체층(21)의 열팽창, 열수축에 따라 적층체(3)에 발생하는 열응력이 완화되어 적층체(3)에 크랙이 발생하기 어렵다.

또한, 외부 전극(2, 2)을 형성하기 위한 소위 공통 재료를 포함하는 도전 페이스트가 적층체(3)의 소성과 동시에 베이킹되어 외부 전극(2, 2)을 형성하기 위한 도전 페이스트에 포함되는 상기 세라믹부(22)를 형성하기 위한 소위 공통 재료의 소 결과 적층체(3)의 소결이 동시에 실행되므로 외부 전극(2, 2)의 세라믹부(22)와 적층체(3)의 세라믹층(7)이 일체로 소결한다.

상기한 바와 같이 하여 형성되는 도체층(21) 위에 Sn 또는 땜납 도금이 실시되어 외부 전극(2, 2)이 형성된다. 이렇게 하여, 적층 세라믹 전자부품이 완성된다. 도 2a에 있어서 가상선으로 나타낸 부호 24는 도금층을 나타낸다.

또, 이상의 예는 적층 세라믹 전자부품으로서 적층 세라믹 캐패시터를 위주로 설명하였지만, 본 발명에 의한 적층 세라믹 전자부품은 예컨대, 적층 세라믹 인덕터, 적층 세라믹 LC 복합부품, 세라믹 다층 배선 기판 등, 그 밖의 적층 세라믹 전자부품에도 마찬가지로 적용할 수 있다.

이상 설명한 바와 같이, 본 발명에 의한 적층 세라믹 전자부품에서는 적층체(3)의 단면에는 외부 전극(2, 2)과 내부 전극(5, 6)과의 밀착성 뿐만 아니라, 외부 전극(2, 2)과 세라믹층(7)과의 밀착성도 양호하게 된다. 또한, 외부 전극(2, 2)의 표면에서의 땜납이나 Sn 등의 도금 부착성이 양호하게 된다. 그 결과, 외부 전극(2, 2)의 땜납 습윤성도 양호해져 탑재 때의 납땜 강도도 높아진다.

더불어, 온도 변동에 따른 적층체의 열응력이 발생하기 어렵고 세라믹층(7)에 크랙도 발생하지 않게 된다.

Claims

세라믹층(7)과 내부 전극(5, 6)이 교대로 적층된 적층체(3)와, 상기 적층체(3)의 단부에 구비된 외부 전극(2, 2)을 갖고 상기 내부 전극(5, 6)이 세라믹층(7)의 가장자리에 도달하여 적층체(3)의 단면에 내부 전극(5, 6)이 각각 도출되고, 상기 적층체(3)의 단면에 도출된 내부 전극(5, 6)이 상기 외부 전극(2, 2)에 각각 접속되어 있는 적층 세라믹 전자부품에 있어서,

상기 외부 전극(2, 2)을 형성하는 도체층(21)의 두께 방향으로 연속되는 기둥 형상의 세라믹부(22)가 도체층(21)에 산재하여 있는 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항에 있어서,

상기 세라믹부(22)는 상기 적층체(3)의 상기 세라믹층(7)을 형성하는 세라믹 재료와 공통하는 공통 재료를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항 또는 제 2 항에 있어서,

상기 외부 전극(2, 2)의 상기 세라믹부(22)는 상기 외부 전극(2, 2)의 도체층(21)의 적층체(3)의 표면에 밀착하는 내면으로부터 표면에 걸쳐 연속되도록 형성되어 있는 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항 또는 제 2 항에 있어서,

상기 외부 전극(2, 2)의 도체층(21)은 Ni, Cu, Ag, Pd, Ag-Pd 중에서 선택된 적어도 한 종류의 도체로 이루어지는 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항 또는 제 2 항에 있어서,

상기 외부 전극(2, 2)은 적층체(3)의 소성과 동시에 베이킹되는 것을 특징으로 하는 적층 세라믹 전자부품.