KR100481393B1

KR100481393B1 - 적층 세라믹 전자 부품과 그 도전 페이스트

Info

Publication number: KR100481393B1
Application number: KR10-2000-0015762A
Authority: KR
Inventors: 야기주니찌
Original assignee: 다이요 유덴 가부시키가이샤
Priority date: 1999-03-29
Filing date: 2000-03-28
Publication date: 2005-04-11
Also published as: JP2000277369A; KR20000076983A; US6366444B1

Abstract

적층체(3)의 내부에서의 세라믹 층(7) 사이의 밀착강도가 높고, 적층체(3)의 내부에 크랙이나 디라미네이션이 발생하기 어렵게 한 적층 세라믹 전자 부품에 관한 것이다. 본 발명의 적층 세라믹 전자부품은, 세라믹 층(7)과 내부 전극(5, 6)이 교대로 적층된 적층체(3)와, 이 적층체(3)의 단부에 마련되어, 내부 전극(5, 6)에 각각 접속된 외부 전극(2, 2)을 갖는다. 내부 전극(5, 6)에는, 그 도체입자의 평균 입경과 동일하거나 그 이하의 평균 입경을 갖는 제 1 세라믹 입자가 존재함과 동시에, 동 내부 전극(5, 6)의 두께보다 큰 평균 입경을 갖는 제 2 세라믹 입자가 존재한다. 이 내부 전극(5, 6)을 형성하기 위한 도전 페이스트는 도체 입자의 평균 입경과 동일하거나 그 이하의 평균 입경을 갖는 제 1 세라믹 분말과, 도체 입자의 평균 입경보다 큰 평균 입경의 제 2 세라믹 분말이 첨가되어 있다.

Description

적층 세라믹 전자 부품과 그 도전 페이스트{MULTILAYER CERAMIC ELECTRONIC PART AND CONDUCTIVE PASTE THEREOF}

본 발명은 예컨대, 내부 전극패턴과 세라믹 층의 적층체를 갖고, 이 적층체의 단부에 상기 내부 전극에 도통하도록 외부 전극을 마련한 적층 세라믹 전자부품에 관한 것으로, 회로 기판상에 탑재하여 외부 전극을 납땜할 때, 적층체 내부에서의 크랙이나 디라미네이션(층간박리)이 발생하기 어려운 적층 세라믹 전자부품에 관한 것이다.

적층 전자부품으로서는 예컨대, 적층 콘덴서, 적층 인덕터, 적층 압전부품, 적층 필터, 세라믹 다층 회로기판 등이 있다.

예컨대, 적층 전자부품의 가장 대표적인 예인 적층 세라믹 콘덴서는 내부 전극을 갖는 유전체로 이루어지는 세라믹 층이 다수층으로 적층되고, 이 적층체의 서로 대향하는 단면에 내부 전극이 교대로 인출되어 있다. 그리고, 이들의 내부 전극이 인출된 적층체의 단면에 외부 전극이 형성되고, 이 외부 전극이 각각 상기 내부 전극에 접속되어 있다.

이러한 적층 세라믹 콘덴서의 상기 적층체(3)는, 예컨대, 도 3에 도시한 바와 같은 층 구조를 갖는다. 즉, 내부 전극 (5, 6)을 갖는 유전체로 이루어지는 세라믹 층(7, 7, …)이 도 3에 도시한 순서로 적층되고, 또한 그 양측에 내부 전극(5, 6)이 형성되어 있지 않은 세라믹 층(7, 7, …)이 각각 복수층 적층된다. 그리고, 이러한 층 구조를 갖는 적층체(3)의 단부에는 내부 전극(5, 6)이 교대로 노출되어 있어, 도 1에 도시한 바와 같이, 적층체(3)의 단부에 상기 외부 전극(2, 2)이 형성된다.

이러한 적층 세라믹 콘덴서는, 통상 도 3에 도시한 바와 같은 부품 1개 단위로 각각 제조되는 것이 아니라, 실제는 다음의 제조 방법이 적용된다. 즉, 우선 미세화한 세라믹 분말과 유기 바인더를 혼련하여 슬러리를 만들고, 이것을 닥터 블레이드법(doctor blade method)에 의해서 폴리에틸렌 테레프 탈레이트 필름 등으로 이루어지는 캐리어 필름 상에 얇게 전개하고 건조시켜, 세라믹 그린 시트를 제작한다. 다음에, 이 세라믹 그린 시트를 지지 필름 위에 탑재한 채 컷팅 헤드로 소망하는 크기로 절단하고, 그 일측 면에 스크린 인쇄법을 이용하여 도전 페이스트를 인쇄하고 건조시킨다. 이렇게 함으로써, 도 4에 도시한 바와 같이, 종횡으로 다수개 조합의 내부 전극패턴(2a, 2b)이 배열된 세라믹 그린 시트(1a, 1b)를 얻을 수 있다.

다음에, 상기 내부 전극패턴(2a, 2b)을 갖는 복수 매의 세라믹 그린 시트(1a, 1b)를 적층하고, 또한 내부 전극패턴(2a, 2b)을 갖지 않는 몇 개의 세라믹 그린 시트(1, 1,…)를 상하로 적층하고, 이들을 압착하여 적층체를 제작한다. 여기에서, 상기 세라믹 그린 시트(1a, 1b)는 내부 전극패턴(2a, 2b)이 길이 방향에 절반의 길이 만큼만 어긋난 것을 교대로 적층시킨다. 그 다음, 이 적층체를 원하는 크기로 절단하여 적층 미소성(未燒成) 칩을 제작하고, 이 미소성 칩을 소성한다. 이렇게 하여 도 3에 도시한 바와 같은 적층체를 얻을 수 있다.

다음에, 이 소성 완료된 적층체(3)의 양단에 도전 페이스트를 도포하고 베이킹하여, 베이킹한 도체막의 표면에 도금을 함으로써, 양단에 외부 전극(2, 2)이 형성된 도 1에 도시한 바와 같은 적층 세라믹 콘덴서를 완성한다.

상기한 바와 같은 적층 세라믹 콘덴서를 기본으로 하는 적층 세라믹 전자부품에 있어서의 세라믹 층(7)의 적층체(3)에서는 세라믹 층(7) 사이의 층간 밀착성에 비해서, 내부 전극(5, 6)과 세라믹 층(7)의 층간 밀착성이 나쁘다. 그 때문에, 특히 내부 전극(5, 6)이 노출되어 있는 적층체(3)의 양단부에 있어서, 세라믹 층(7)이 서로 박리된 소위, 디라미네이션 불량이 발생하기 쉽다. 또한 적층체(3)의 내부에서 미세한 크랙등도 발생하기 쉽다.

특히 최근에, 소형이면서도 상대적으로 큰 정전 용량이나 인덕턴스 등의 전기적 특성을 얻기 위해서, 내부 전극(5, 6)이나 세라믹 층(7)의 층 두께를 얇게 하는 경향이 있다. 이 때문에, 외부 전극(2, 2)을 회로 기판 상의 랜드(land) 전극에 납땜할 때의 열 충격에 의해, 내부 전극(5, 6)이나 세라믹 층(7)의 내부에 발생하는 열 응력도 크다. 이에 따라, 외부 전극(2, 2)의 납땜 시에 적층체(3)의 내부에 크랙이나 디라미네이션이 상대적으로 발생하기 쉬운 상황이 된다.

그러므로, 본 발명은 상기 종래 기술의 과제에 비추어, 적층체 내부에서의 세라믹 층간의 밀착강도가 높고, 외부 전극을 회로 기판 상의 랜드 전극에 납땜할 때나 그 후의 환경 변동 등에 의해 적층체 내부에서 크랙이나 디라미네이션이 발생하기 어려운 적층 세라믹 전자부품을 제공하는 것을 목적으로 한다.

본 발명에서는 상기 목적을 달성하기 위해서, 적층 세라믹 전자부품의 적층체(3)의 세라믹 층(7)에 끼워진 내부 전극(5, 6)에 상이한 입자의 지름이 다른 2종류의 세라믹 입자(9)를 산재시킨다. 제 1 세라믹 입자는 내부 전극(5, 6)을 형성하는 도체 입자의 평균 입경과 동일하거나 그 이하의 평균 입경을 갖는다. 또한, 제 2 세라믹 입자는 내부 전극(5, 6)을 형성하는 도체 입자보다 크게 하고, 내부 전극(5, 6)을 사이에 두는 한쪽의 세라믹 층(7)으로부터 다른 쪽의 세라믹 층(7)에 도달하게 하는 것이다. 본 발명에 따른 적층 세라믹 전자 부품에서는 제 1 세라믹 입자에 의한 열 충격의 완충 작용과 제 2 세라믹 입자의 앵커 효과(anchor effect)를 이용하여, 적층체(3)를 구성하는 세라믹 층(7)의 박리, 소위 디라미네이션의 발생 방지를 도모한다.

그리고, 이러한 적층 세라믹 전자부품을 제조하기 위해서는 그 내부 전극(5, 6)을 형성하기 위하여 도체 입자의 평균 입경과 동일하거나 그 이하의 평균 입경을 갖는 제 1 세라믹 분말과 도체 입자의 평균 입경보다 큰 평균 입경의 제 2 세라믹 분말을 첨가한 도전 페이스트를 사용한다.

즉, 본 발명에 의한 적층 세라믹 전자부품은 세라믹 층(7)과 내부 전극(5, 6)이 교대로 적층된 적층체(3), 이 적층체(3)의 단부에 마련된 외부 전극(2, 2)을 가지며, 상기 내부 전극(5, 6)이 세라믹 층(7)의 둘레에 도달하는 것에 의해, 적층체(3)의 단면에 내부 전극(5, 6)이 노출되고, 동일 적층체(3)의 단면에 노출된 내부 전극(5, 6)이 상기 외부 전극(2, 2)에 각각 접속된다. 그리고, 상기 세라믹 층(7)에 끼워져 적층체(3)의 내부에 형성된 내부 전극(5, 6)에 그 도체 입자의 평균 입경과 동일하거나 그 이하의 평균 입경을 갖는 제 1 세라믹 입자가 존재함과 동시에, 동일 내부 전극(5, 6)의 한쪽의 세라믹 층(7)으로부터 다른 쪽의 세라믹 층(7)에 도달하는 큰 평균 입경을 갖는 제 2 세라믹 입자가 존재한다.

제 1 세라믹 입자는 내부 전극(5, 6)의 도체 입자의 평균 입경과 동일하거나 그 이하의 평균 입경을 갖기 때문에, 내부 전극(5, 6)의 도체 입자 사이에 산재하여, 내부 전극(5, 6)의 열 팽창률이 그 양측의 세라믹 층(7, 7)의 열 팽창률과 근접하게 해주기 때문에, 그들 사이의 열 팽창률의 차가 작아진다. 이 때문에, 적층 세라믹 전자 부품의 납땜시 등에 있어서의 온도의 변동에 의한 적층체(3) 내부의 열 충격을 완화시킬 수 있다. 따라서, 적층체(3) 내부의 열 충격에 의한 크랙을 저감시킬 수 있다.

제 1 세라믹 입자의 이러한 작용은 이 입자가 적층체(3)의 세라믹 층(7, 7)을 형성하는 세라믹 재료와 공통하는 공통 재료이면 보다 효율적으로 나타난다. 또한, 내부 전극(5, 6)을 형성하는 도체 입자로의 제 1 세라믹 입자의 분산성을 고려하면, 제 1 세라믹 입자의 평균 입경은 내부 전극(5, 6)을 형성하는 도체 입자의 평균 입경의 0.05∼1배인 것이 바람직하다.

한편, 제 2 세라믹 입자는 내부 전극(5, 6)이 그 사이에 있는 한 쌍의 세라믹 층(7)을 부분적으로 결합하는 앵커로서의 기능을 갖는다. 특히, 세라믹 층(7)을 구성하는 공통 재료로 이러한 세라믹 입자를 형성함으로써 그 앵커 효과가 크고, 이에 따라 내부 전극(5, 6)을 사이에 둔 한 쌍의 세라믹 층(7)이 박리하기 어렵게 된다. 또한, 세라믹 입자의 평균 입경을 내부 전극(5, 6)의 두께보다 크게 함으로써, 이들의 세라믹 층(7)은 내부 전극(5, 6)을 사이에 둔 한쪽의 세라믹 층(7)으로부터 다른 쪽의 세라믹 층(7)에 도달하도록 배치된다. 이러한 세라믹 입자의 평균 입경은 내부 전극(5, 6)을 형성하는 도체 입자의 평균 입경의 2∼10배인 것이 바람직하다.

또한, 상기 내부 전극(5, 6)을 형성하는데 사용되는 도전 페이스트는 용제로 용해한 바인더 성분중에, 상기 적층 세라믹 전자부품의 내부 전극(5, 6)의 도체층을 형성하기 위한 도체 분말과 세라믹 분말을 분산시킨 것이다. 또한, 도체입자의 평균 입경과 동일하거나 그 이하의 평균 입경을 갖는 제 1 세라믹 분말과 도체 입자의 평균 입경보다 큰 평균 입경의 제 2 세라믹 분말을 첨가하고 있다.

이러한 도전 페이스트를 사용하여 세라믹 그린 시트(1a, 1b) 위에 내부 전극패턴(2a, 2b)을 형성하고, 적층체(3)의 소성에 의하여 내부 전극(5, 6)을 형성한다. 이에 따라 전술한 바와 같이, 도전 페이스트에 포함되는 도체 입자의 평균 입경과 동일하거나 그 이하의 평균 입경을 갖는 제 1 세라믹 분말이 내부 전극(5, 6) 사이에 분산됨과 동시에, 도전 페이스트에 포함되는 도체 입자의 평균 입경보다 큰 평균 입경의 제 2 세라믹 분말이 전술한 바와 같이 세라믹 입자(9)로서 내부 전극(5, 6)사이에 산재된다.

제 1 세라믹 분말의 평균 입경은 도체 입자의 평균 입경의 0.05∼1배로 하는 것이 바람직하다. 이것은, 제 1 세라믹 분말의 평균 입경이 이 범위에 속하지 않으면, 이 세라믹 입자가 내부 전극(5, 6)을 형성하는 도체 입자 중에 균일하게 분산되기 어렵고, 내부 전극(5, 6)의 열 팽창이 일정하지 않게 되기 쉽기 때문이다.

또한, 제 1 세라믹 분말은 도체 분말의 첨가량에 대해, 10∼50 중량%로 하는 것이 바람직하다. 제 1 세라믹 분말의 첨가량이 그 이하이면, 내부 전극(5, 6)의 열 팽창률을 세라믹 층(7)의 열 팽창률과 근접하게 만드는 작용이 약해져서, 열 충격에 의한 크랙의 발생이 많아지기 때문이다. 한편, 제 1 세라믹 분말의 첨가량이 그 이상이면, 내부 전극(5, 6)의 도체로서의 연속성이 상실되어, 정전 용량 등 전자부품으로서의 원하는 특성이 얻어지기 어렵게 되기 때문이다.

한편, 제 2 세라믹 분말의 평균 입경은 도체 입자의 평균 입경의 2∼10배로 하는 것이 바람직하다. 이것은 제 2 세라믹 분말의 평균 입경이 너무 작으면, 내부 전극(5, 6)이 사이에 있는 한쪽의 세라믹 층(7)으로부터 다른 쪽의 세라믹 층(7)에 도달하는 세라믹 입자(9)를 형성하기 어렵기 때문이다. 반대로, 제 2 세라믹 분말의 평균 입경이 너무 크면, 내부 전극(5, 6)의 연속성을 손상시켜, 예컨대 적층 세라믹 콘덴서의 경우에, 원하는 정전 용량을 얻을 수 없다는 등의 문제를 발생시키기 때문이다.

또한, 도전 페이스트로의 제 2 세라믹 분말의 첨가량은 도체 분말의 첨가량에 대해, 0.01∼1 중량%로 하는 것이 바람직하다. 이것은 제 2 세라믹 분말의 첨가량이 너무 적으면, 내부 전극(5, 6)이 사이에 있는 한쪽의 세라믹 층(7)으로부터 다른쪽의 세라믹 층(7)에 도달하는 세라믹 입자(9)가 충분한 밀도로 형성될 수 없어 충분한 앵커 효과를 얻을 수 없기 때문이다. 즉, 적층체(3) 내부의 디라미네이션은 크랙의 발생을 방지할 수 없다. 반대로, 제 2 세라믹 분말의 첨가량이 상기 범위보다 크면, 내부 전극(5, 6)중에 차지하는 세라믹 입자(9)의 비율이 커져, 내부 전극(5, 6)의 전극 면적이 감소하여 원하는 전기적 특성을 얻을 수 없다는 등의 문제를 발생시킨다.

이하, 도면을 참조하면서 본 발명의 실시예에 대하여 구체적이고 상세하게 설명한다.

적층 세라믹 전자부품의 예로서, 적층 세라믹 콘덴서와 그 제조 방법에 대하여 설명한다.

우선, 티탄산 바륨 등의 유전체 세라믹 원료 분말을, 용제에 용해한 에틸 셀룰로오스 등의 유기 바인더에 균일하게 분산시켜 세라믹 슬러리를 조정한다. 이 세라믹 슬러리를 폴리에틸렌 테레프 탈레이트 필름 등의 베이스 필름 상에 얇고 균일한 두께로 도포하고 건조시켜 막 형상의 세라믹 그린 시트를 제작한다. 그 후, 이 세라믹 그린 시트를 적당한 크기로 재단한다.

다음에, 도 4에 도시하는 바와 같이, 이와 같이 재단한 세라믹 그린 시트(1a, 1b) 위에 도전 페이스트를 사용하여, 2종류의 내부 전극패턴(2a, 2b)을 각각 인쇄한다. 예컨대, 도전 페이스트는 Ni, Cu, Ag, Pd, Ag-Pd 등에서 선택된 한 종류의 도체 분말의 100 중량%에 대해, 바인더로서 에틸 셀룰로오스, 아크릴, 폴리에스테르 등으로부터 선택된 한 종류를 3∼12 중량%, 용제로서 부틸카르비톨, 부틸카르비톨 아세테이트, 테르피네올, 에틸세로솔브, 탄화수소등에서 선택된 한 종류를 80∼120 중량%, 소위 제 1 세라믹 분말로서, 도체 분말의 평균 입경과 동일하거나 그 이하의 평균 입경을 갖는 티탄산 바륨 분말을 10∼50 중량%, 제 2 세라믹 분말로서 도체 분말의 평균 입경보다 큰 평균 입경을 갖는 티탄산 바륨 분말을 0.01∼1 중량% 첨가하여 이들을 균일하게 혼합, 분산한 것을 사용한다.

보다 상세히 말해서, 제 1 세라믹 분말로서 도체 분말의 평균 입경의 0.05∼1배의 평균 입경을 갖는 티탄산 바륨 분말을 첨가하고, 제 2 세라믹 분말로서 도체 분말의 평균 입경의 2∼10배의 평균 입경을 갖는 티탄산 바륨 분말을 첨가한다.

이러한 Ni 페이스트 등의 도전 페이스트를 사용하여, 세라믹 그린 시트(1a, 1b) 위에 내부 전극패턴(2a, 2b)을 각각 인쇄한다.

이러한 내부 전극패턴(2a, 2b)이 인쇄된 세라믹 그린 시트(1a, 1b)를 도 4에 도시한 바와 같이 교대로 적층하고, 또 그 양측에 내부 전극패턴(2a, 2b)이 인쇄되어 있지 않은 세라믹 그린 시트(1, 1), 소위 더미시트를 적층하고, 이들을 압착하여 적층체를 얻는다. 또한, 이 적층체를 종횡으로 재단하여, 각각의 칩 형상의 적층체로 분할한다. 그 다음, 이들의 적층체를 소성함으로써 도 3에 도시한 바와 같은 층 구조를 갖는 소성 완료된 적층체(3)를 얻는다.

도 3에 도시한 바와 같이, 적층체(3)는 내부 전극(5, 6)을 갖는 유전체로 이루어지는 세라믹 층(7, 7,…)이 적층되고, 또한 그 양측에 내부 전극(5, 6)이 형성되어 있지 않은 세라믹 층(7, 7,…)이 각각 복수층 적층된 것이다. 이러한 적층체(3)는 세라믹 층(7)을 두고 서로 대향하는 각 내부 전극(5, 6)이 적층체(3)의 양 단면에 교대로 노출되어 있다.

도 1에 도시한 바와 같이, 내부 전극(5, 6)이 각각 노출된 적층체(3)의 양단에 Ni 페이스트 등의 도전 페이스트가 도포되고 이것이 베이킹된다. 또한, 그 도전막 상에 Ni 도금과 Sn 혹은 땜납 도금이 실시되어 외부 전극(2, 2)이 형성된다. 이렇게 하여 적층 세라믹 콘덴서가 완성된다.

전술한 바와 같은 적층체(3)의 소성 공정에 있어서, 내부 전극패턴(2a, 2b)이 소성되면, 소성하여 얻어진 내부 전극(5, 6)에는 도전 페이스트에 첨가한 상기 제 1 세라믹 분말이 도체막을 형성하는 도체 입자 중에 세라믹 입자로서 분산한다. 이 제 1 세라믹 입자는 내부 전극(5, 6)의 열 팽창을 그 양측의 세라믹 층(7, 7)의 열 팽창에 가깝게 해주는 작용을 갖는다. 특히, 제 1 세라믹 입자를 세라믹 층(7)을 구성하는 재료와 동일한 공통 재료를 사용함으로써 내부 전극(5, 6)의 열 팽창을 그 양측의 세라믹 층(7, 7)의 열 팽창에 가깝게 하기가 용이해진다. 이에 따라, 열 충격에 의한 적층체(3)의 내부의 크랙의 발생 등을 효율적으로 방지할 수 있다.

한편, 도전 페이스트에 첨가한 상기 제 2 세라믹 분말은 세라믹 입자(9)로서 내부 전극(5, 6)을 형성하고 있는 도체막 사이에 분산한 상태로 산재한다. 이 세라믹 입자(9)는 내부 전극(5, 6)을 사이에 둔 한쪽의 세라믹 층(7)으로부터 다른 쪽의 세라믹 층(7)에 도달하는 정도의 크기를 갖는다.

이 세라믹 입자(9)는 내부 전극(5, 6)이 사이에 있는 한 쌍의 세라믹 층(7)을 부분적으로 결합하는 앵커로서의 기능을 갖는다. 특히, 세라믹 층(7)을 구성하는 공통 재료에 의해 이 세라믹 입자(9)를 형성함에 의해, 그 앵커효과가 크고, 이에 따라 내부 전극(5, 6)을 사이에 둔 한 쌍의 세라믹 층(7)이 박리되지 않게 된다.

도 2는 완성된 적층 세라믹 콘덴서를 아크릴계 수지에 매립하여 유지한 상태로 세라믹 층(7)의 적층 방향과 직교하는 방향으로 연마하여, 그 단면을 노출시켜 광학 현미경으로 관찰하여 얻어진 현미경 사진을 모식적으로 나타낸 것이다. 이는 또한 도 1의 A부분의 확대도이다.

도 2에 도시한 바와 같이, 세라믹 층(7) 사이에 편평한 도체 입자가 대략 1개씩 세라믹 층(7)과의 계면 방향으로 일렬로 연속되어 내부 전극(5, 6)이 형성되어 있다. 이 내부 전극(5, 6) 사이에는 그 두께보다 입경이 큰 세라믹 입자(9)가 산재하고 있다. 이 세라믹 입자(9)는 내부 전극(5, 6)을 사이에 두는 한쪽의 세라믹 층(7)으로부터 다른쪽의 세라믹 층(7)에 도달하고 있다. 이 세라믹 입자(9)는 내부 전극(5, 6)을 사이에 둔 한쪽의 세라믹 층(7, 7)을 부분적으로 결합하고 있다.

이하, 본 발명의 보다 구체적인 실시예와 그들에 대한 비교예에 대하여 설명한다.

티탄산 바륨등의 유전체 세라믹 원료 분말을 용제에 용해한 에틸 셀룰로오스 등의 유기 바인더에 균일하게 분산한 세라믹 슬러리를 제작하고, 이것을 폴리에틸렌 테레프 탈레이트 필름등의 베이스 필름 상에 얇고 균일한 두께로 도포하고 건조하여, 막 형상의 세라믹 그린 시트를 제작한다. 그 후, 이 세라믹 그린 시트를 베이스 필름으로부터 박리하여 150 ㎜ × 150 ㎜의 세라믹 그린 시트를 여러 매 만든다.

한편, 평균 입경이 0.5 ㎛의 Ni 분말의 100 중량%에 대해, 바인더로서 에틸 셀룰로오스를 8 중량%, 용제를 100 중량%, 제 1 세라믹 분말로서 입경 0.1 ㎛의 티탄산 바륨 분말을 30 중량%, 제 2 세라믹 분말로서 입경 3 ㎛의 티탄산 바륨 분말을 0.5 중량% 첨가하고 균일하게 혼합, 분산하여 도전 페이스트를 조정한다. 이 Ni 페이스트를 사용하여, 스크린 인쇄기에 의해 각각의 세라믹 그린 시트에 도 4에 도시한 바와 같은 평균 두께 약 2.5 ㎛의 내부 전극패턴(2a, 2b)을 각각 형성한다.

이러한 내부 전극패턴(2a, 2b)이 인쇄된 세라믹 그린 시트(1a, 1b)를 교대로 소정 매수 적층하고, 그 상하에 내부 전극패턴이 인쇄되어 있지 않은 세라믹 그린 시트(1), 소위 더미시트를 적층하고, 이들을 적층 방향으로 120℃의 온도 조건하에서 200t의 압력으로 압착하여 적층체를 얻는다.

이 적층체를 5.3 ㎜ × 5.0 ㎜의 크기로 재단하고, 이 적층체를 1320 ℃의 온도에서 소성하여, 도 3에 도시한 바와 같은 소성 완료된 적층체(3)를 얻는다. 또한, 이 소성 완료된 적층체(3)의 양단부에 Ni 페이스트를 도포하여, 이것을 베이킹한다. 그 다음, 칩을 전해 베럴 도금조에 넣고 Ni 막을 도금 처리하여, 동일 Ni막 상에 땜납 도금막을 실시한다. 이렇게 하여, 외부 전극(2, 2)을 형성하여 도 1에 도시한 바와 같은 적층 세라믹 콘덴서를 얻는다.

이 적층 세라믹 콘덴서 100개를 아크릴계 수지에 매립하여 유지한 상태로, 내부 전극(5, 6)의 적층 방향으로 직교하는 방향으로 연마하여, 내부 전극(5, 6)과 세라믹 층(7)의 적층 상태를 광학 현미경으로 관찰하였다. 그 결과, 도 2에 도시한 바와 같이, 세라믹 층(7, 7) 사이에 편평한 도체 입자가 대략 1개씩 세라믹 층(7)과의 계면 방향으로 일렬로 연속해서 내부 전극(5, 6)이 형성되어 있다. 그리고, 이 내부 전극(5, 6)의 여러 위치에 세라믹 입자(9)가 존재하고 있다. 이 세라믹 입자(9)는 내부 전극(5, 6)의 두께보다 입경이 크고, 내부 전극(5, 6)을 사이에 두는 한쪽의 세라믹 층(7)으로부터 다른 쪽의 세라믹 층(7)에 도달하고 있다.

또한, 이 100개의 적층 세라믹 콘덴서에 대해, 적층체(3) 내부의 크랙과 세라믹 층(7)의 박리, 소위 디라미네이션의 유무를 조사한 바, 크랙이나 디라미네이션이 발생하지 않았다. 또한, 동시에 제조한 별도의 적층 세라믹 콘덴서를 100개 사용하여 그 양단의 외부 전극(2, 2)을 회로 기판 상의 랜드 전극에 납땜하고, 그 후 이 적층 세라믹 콘덴서를 연마하여 마찬가지로 적층체(3) 내부의 크랙과 세라믹 층(7)의 박리, 소위 디라미네이션의 유무를 조사한 바, 역시 크랙이나 디라미네이션은 발생하지 않았다. 이 실시예의 결과를 표 1의 실시예 1의 칸에 나타낸다.

또한, 표 1의 실시예 2∼9에 나타낸 바와 같은 제 1 세라믹 분말과 제 2 세라믹 분말을 각각 첨가한 도전 페이스트를 사용한 것 이외는, 상기 실시예 1과 마찬가지로 하여 적층 세라믹 콘덴서를 제작하였다. 이들의 적층 세라믹 콘덴서에 대해서도, 마찬가지로 해서 땜납부의 전후에 배치시킬 수 있는 적층체(3) 내부의 크랙과 디라미네이션의 유무를 조사한 바, 실시예 1과 같이 크랙이나 디라미네이션이 발생하지 않았다. 이들 실시예의 결과를 표 1의 실시예 2∼9의 칸에 나타낸다.

	제 1 세라믹 분말		제 2 세라믹 분말		크랙 발생수 (100개중)	정전 용량
	평균입경(㎛)	대Ni비(wt％)	평균입경(㎛)	대Ni비(wt％)	크랙 발생수 (100개중)	정전 용량
실시예 1	0.1	30	3	0.5	0	О
실시예 2	0.025	30	3	0.5	0	О
실시예 3	0.1	30	1	0.5	0	О
실시예 4	0.5	30	3	0.5	0	О
실시예 5	0.1	30	5	0.5	0	О
실시예 6	0.1	10	3	0.5	0	О
실시예 7	0.1	30	3	0.01	0	О
실시예 8	0.1	50	3	0.5	0	О
실시예 9	0.1	30	3	1	0	О
비교예 1	0.02	30	3	0.5	2	О
비교예 2	0.1	30	0.9	0.5	4	О
비교예 3	0.6	30	3	0.5	7	О
비교예 4	0.1	30	5.5	0.5	0	Ｘ
비교예 5	0.1	9	3	0.5	4	О
비교예 6	0.1	30	3	0.005	6	О
비교예 7	0.1	55	3	0.5	0	Ｘ
비교예 8	0.1	30	3	1.5	0	Ｘ
비교예 9	0.1	30	--	--	8	О

상기 실시예 1에 있어서, 표 1의 비교예 1∼8에 나타낸 바와 같은 제 1 세라믹 분말과 제 2 세라믹 분말을 각각 첨가한 도전 페이스트를 사용한 것 이외에는, 동 실시예와 마찬가지로 하여 적층 세라믹 콘덴서를 제조하였다. 또한, 표 1의 비교예 9에 나타낸 바와 같이 제 2 세라믹 분말을 첨가하지 않고, 제 1 세라믹 분말만을 첨가한 도전 페이스트를 사용한 것 이외에는 동 실시예와 마찬가지로 해서 적층 세라믹 콘덴서를 제조하였다.

이들의 적층 세라믹 콘덴서에 대해서도, 마찬가지로 해서 땜납부의 전후에 배치시킬 수 있는 적층체(3) 내부의 크랙과 디라미네이션의 유무를 조사한 바, 비교예 1∼3, 비교예 5, 비교예 6 및 비교예 9에서는, 적층체(3)의 내부에 크랙이나 디라미네이션이 발생하였다. 또한, 비교예 4, 비교예 7 및 비교예 8에서는, 적층체(3)의 내부에 크랙이나 디라미네이션이 발생하지 않았지만, 정전 용량이 작아 원하는 정전 용량을 얻을 수 없었다.

이것은, 비교예 1에서는 제 1 세라믹 분말의 입경이 0.02 ㎛로서, 도전 페이스트중의 Ni 분말의 입경 0.5 ㎛의 0.04배로 너무 작기 때문이다. 반대로, 비교예 3에서는, 제 1 세라믹 분말의 입경이 0.6 ㎛로서, 도전 페이스트 중의 Ni 분말의 입경 0.5 ㎛의 1.2배로 너무 크기 때문이다.

비교예 2에서는, 제 2 세라믹 분말의 입경이 0.9 ㎛로서, 도전 페이스트 중의 Ni 분말의 입경 0.5 ㎛의 1.8배로 너무 작기 때문이다. 반대로 비교예 4에서는, 제 2세라믹 분말의 입경이 5.5 ㎛로서, 도전 페이스트 중의 Ni 분말의 입경 0.5 ㎛의 11배로 너무 크기 때문이다.

또한, 비교예 5에서는 제 1 세라믹 분말의 첨가량이 Ni 분말의 100 중량%에 대해, 9 중량%로 너무 적기 때문이다. 반대로 비교예 7에서는, 제 1 세라믹 분말의 첨가량이 Ni 분말의 100 중량%에 대해 55 중량%로 너무 크기 때문이다.

한편, 비교예 6에서는 제 2 세라믹 분말의 첨가량이 Ni 분말의 100 중량%에 대해 0.005 중량%로 너무 적기 때문이다. 반대로 비교예 8에서는, 제 2 세라믹 분말의 첨가량이 Ni 분말의 100 중량%에 대해 1.5 중량%로 너무 크기 때문이다.

또한, 비교예 9에서는 제 2 세라믹 분말을 첨가하지 않은 도전 페이스트를 사용한 적층 세라믹 콘덴서로서, 적층체(3)의 내부에 8 %의 빈도로 크랙이 발생하였다.

또한, 이상의 예는 적층 세라믹 전자부품으로서 적층 세라믹 콘덴서를 위주로 설명하였지만, 본 발명에 의한 적층 세라믹 전자부품은, 예컨대 적층 세라믹 인덕터, 적층 세라믹 LC 복합부품, 세라믹 다층 배선 기판 등, 그 밖의 적층 세라믹 전자부품에도 동일하게 적용할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면 적층 세라믹 전자부품의 적층체(3)의 세라믹 층(7) 사이의 열 팽창률의 차가 작아지고, 또한 그들 사이의 결합력이 강하게 되기 때문에, 이 적층 세라믹 전자부품을 회로 기판상에 탑재하고, 외부 전극(2, 2)을 납땜하는 경우 등의 열 충격 등에 수반하는 적층체(3)의 내열 응력이 높고, 적층체(3)의 내부에서의 크랙이나 디라미네이션 불량이 발생하기 어려운 적층 세라믹 전자부품을 얻을 수 있다.

도 1은 본 발명에 따른 적층 세라믹 콘덴서의 예를 도시한 일부 절취 사시도,

도 2는 본 발명에 따른 적층 세라믹 콘덴서의 도 1의 A부를 도시한 요부 확대 단면도,

도 3은 본 발명에 따른 적층 세라믹 콘덴서의 적층체의 각 층을 분리하여 도시한 분해 사시도,

도 4는 적층 세라믹 콘덴서를 제조하기 위한 세라믹 그린 시트의 적층 상태를 도시한 각 층의 분리 사시도.

<도면의 주요 부분에 대한 부호의 설명>

2 : 외부 전극 3 : 적층체

5 : 내부 전극 6 : 내부 전극

7 : 세라믹 층 9 : 세라믹 입자

Claims

세라믹 층(7)과 내부 전극(5, 6)이 교대로 적층된 적층체(3), 이 적층체(3)의 단부에 마련된 외부 전극(2, 2)을 갖고, 상기 내부 전극(5, 6)이 세라믹 층(7)의 둘레에 도달하는 것에 의해, 적층체(3)의 단면에 내부 전극(5, 6)이 노출되고, 상기 적층체(3)의 단면에 노출된 내부 전극(5, 6)이 상기 외부 전극(2, 2)에 각각 접속되어 있는 적층 세라믹 전자부품에 있어서,

상기 세라믹 층(7)에 끼워져 적층체(3)의 내부에 형성되고, 또한 도체 입자가 상기 세라믹 층(7)과의 계면 방향으로 일렬로 연속되어 형성된 내부 전극(5, 6)에 그 도체입자의 평균 입경과 동일하거나 그 이하의 평균 입경을 갖는 제 1 세라믹 입자가 존재함과 동시에, 동일 내부 전극(5, 6)의 한쪽의 세라믹 층(7)으로부터 다른 쪽의 세라믹 층(7)에 도달하는 큰 평균 입경을 갖는 제 2 세라믹 입자가 존재하고, 상기 제 1 세라믹 입자는 도체막을 형성하는 도체 입자 사이에 분산되고, 상기 제 2 세라믹 입자는 내부 전극을 형성하는 도체막의 사이에 분산된 상태로 산재하는 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항에 있어서,

상기 제 1 및 제 2 세라믹 입자는 상기 세라믹 층(7)을 형성하는 세라믹 재료와 공통하는 공통 재료의 입자인 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항 또는 제 2 항에 있어서,

상기 제 1 세라믹 입자의 평균 입경은 상기 내부 전극(5, 6)을 형성하는 도체 입자의 평균 입경의 0.05∼1배인 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항 또는 제 2 항에 있어서,

상기 제 2 세라믹 입자의 평균 입경은 상기 내부 전극(5, 6)의 두께보다 큰 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항 또는 제 2 항에 있어서,

상기 제 2 세라믹 입자의 평균 입경은 상기 내부 전극(5, 6)을 형성하는 도체 입자의 평균 입경의 2∼10배인 것을 특징으로 하는 적층 세라믹 전자부품.
용제로 용해한 바인더 성분중에 상기 청구항 1에 기재된 적층 세라믹 전자부품의 내부 전극(5, 6)의 도체층을 형성하기 위한 도체 분말과 세라믹 분말을 분산시킨 도전 페이스트로서, 도체 입자의 평균 입경의 0.05 내지 1 배의 평균 입경을 갖는 제 1 세라믹 분말과, 도체 입자의 평균 입경의 2 내지 10 배의 평균 입경의 제 2 세라믹 분말을 첨가한 것을 특징으로 하는 적층 세라믹 전자부품용 도전 페이스트.
제 6 항에 있어서,

상기 제 1과 제 2 세라믹 분말은 세라믹 층(7)을 형성하는 세라믹 재료와 동일한 공통 재료의 분말인 것을 특징으로 하는 적층 세라믹 전자부품용 도전 페이스트.
삭제
제 6 항 또는 제 7 항에 있어서,

상기 제 1 세라믹 분말의 첨가량은 상기 도체 분말의 첨가량에 대해 10∼50 중량%인 것을 특징으로 하는 적층 세라믹 전자부품용 도전 페이스트.
삭제
제 6 항 또는 제 7 항에 있어서,

상기 제 2 세라믹 분말의 첨가량은 상기 도체 분말의 첨가량에 대해 0.01∼1 중량%인 것을 특징으로 하는 적층 세라믹 전자부품용 도전 페이스트.