KR20120073636A - 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법 - Google Patents
외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법 Download PDFInfo
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Abstract
본 발명은 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법에 관한 것으로, 본 발명에 따른 외부전극용 도전성 페이스트 조성물은 도전성 금속 분말 100 중량부; 및 평균 입경이 50 내지 500 nm인 세라믹 분말 0.1 내지 10 중량부;를 포함한다. 본 발명에 따른 외부전극용 도전성 페이스트 조성물은 박막에서도 치밀한 소성 밀도를 구현하며, 전극 소성 시 외부 전극 들뜸 불량인 블리스터(blister) 발생을 억제하여 치밀하고 얇은 막의 구현이 가능하다.
Description
본 발명은 박막에서도 치밀한 소성 밀도를 구현하며, 블리스터(blister) 발생을 억제할 수 있는 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이런 경우, 외부전극 층의 두께를 감소시킴으로써 전체 칩 사이즈는 동일하게 유지하면서 적층 세라믹 커패시터의 소형화 및 대용량화를 시도하고 있다.
그러나 외부전극 층의 두께가 얇아지면 상대적으로 전극 치밀도나 코너(corner)부의 커버리지(coverage)가 떨어지게 되고, 외부전극 들뜸 불량인 블리스터(blister) 등의 결함이 발생하여 적층 세라믹 커패시터의 신뢰성의 저하를 야기한다.
본 발명은 박막에서도 치밀한 소성 밀도를 구현하며, 블리스터(blister) 발생을 억제할 수 있는 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시 형태는 도전성 금속 분말 100 중량부; 및 평균 입경이 50 내지 500 nm인 세라믹 분말 0.1 내지 10 중량부;를 포함하는 외부 전극용 도전성 페이스트 조성물을 제공한다.
상기 도전성 금속 분말은 구리(Cu)일 수 있으며, 상기 도전성 금속 분말의 평균 입경은 0.1 내지 4 μm 일 수 있다.
상기 세라믹 분말의 평균 입경은 100 내지 200 nm일 수 있으며, 1 내지 5 중량부의 함량을 가질 수 있다.
본 발명의 다른 실시형태는 세라믹 소체; 상기 세라믹 소체 내부에 형성되며, 일단이 상기 세라믹 소체의 측면에 각각 교대로 노출되는 복수의 내부전극; 및 상기 세라믹 본체의 측면에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하고, 상기 외부전극은 도전성 금속 분말 100 중량부 및 평균 입경이 50 내지 500 nm인 세라믹 분말 0.1 내지 10 중량부를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 또 다른 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 상기 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 도전성 금속 분말 100 중량부 및 평균 입경이 50 내지 500 nm인 세라믹 분말 0.1 내지 10 중량부를 포함하는 외부 전극용 도전성 페이스트로 외부전극 패턴을 형성하는 단계; 및 상기 외부전극 패턴을 소결시켜 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
상기 외부전극 패턴의 소결은 600 내지 900℃에서 수행될 수 있다.
상기 도전성 금속 분말은 구리(Cu)일 수 있으며, 상기 도전성 금속 분말의 평균 입경은 0.1 내지 4 μm 일 수 있다.
상기 세라믹 분말의 평균 입경은 100 내지 200 nm일 수 있으며, 1 내지 5 중량부의 함량을 가질 수 있다.
본 발명에 따른 외부전극용 도전성 페이스트는 박막에서도 치밀한 소성 밀도를 구현하며, 전극 소성 시 외부 전극 들뜸 불량인 블리스터(blister) 발생을 억제하여 치밀하고 얇은 막의 구현이 가능하다.
이에 따라 박막의 외부 전극을 형성하는 경우에도, 치밀하고 얇은 막의 구현이 가능하므로 적층 세라믹 커패시터의 소형화, 초고용량화를 구현할 수 있는 우수한 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트 조성물을 나타내는 모식도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 3은 도 2의 A-A'를 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 5는 본 발명의 일 실시예와 비교예의 미세구조를 분석한 전자 현미경 사진이다.
도 6은 본 발명의 일 실시예와 비교예에 따른 블리스터 발생율을 나타내는 그래프이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 3은 도 2의 A-A'를 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 5는 본 발명의 일 실시예와 비교예의 미세구조를 분석한 전자 현미경 사진이다.
도 6은 본 발명의 일 실시예와 비교예에 따른 블리스터 발생율을 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트 조성물을 나타내는 모식도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트 조성물은 도전성 금속 분말(10) 100 중량부; 및 평균 입경이 50 내지 500 nm인 세라믹 분말(20) 0.1 내지 10 중량부;를 포함한다.
상기 도전성 금속 분말(10)은 외부전극용 도전성 금속 분말이라면 특별히 제한되지 않으며, 예를 들어, 구리(Cu)일 수 있다.
상기 도전성 금속 분말(10)은 본 발명의 목적에 따라 다양한 입자 크기를 가질 수 있으며, 예를 들어, 평균 입경은 0.1 내지 4 μm 일 수 있다.
상기와 같이 본 발명의 일 실시형태에서는 외부전극 페이스트 제조시 구리(Cu)와의 반응성이 없는 세라믹 분말을 첨가함으로써, 블리스터의 발생을 막을 수 있다.
일반적으로 구리 페이스트(Cu paste)의 소성 거동은 입자 뭉침(necking) 및 기공(pore) 소멸의 거동을 보인다.
따라서, 전극 소성시 구리(Cu) 외부전극의 급격한 치밀화로 인하여 고온에서 고온 가스(gas)의 배출 통로를 차단함으로써 블리스터(blister)로 불리는 외부전극 들뜸 불량을 야기하였다.
반면, 본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트 조성물은 도전성 금속 분말(10), 특히 구리(Cu) 분말에 구리(Cu)와 반응성이 없는 세라믹 분말(20)을 첨가함으로써 블리스터 발생을 막고 치밀하고 얇은 막의 구현이 가능하다.
즉, 본 발명의 일 실시형태에 따른 세라믹 분말을 첨가한 구리 페이스트는 미분의 세라믹 분말 입자가 구리 입자 사이에서 소성 거동을 억제하는 효과(pinning effect)를 가지게 된다.
또한, 점차 시간이 지남에 따라 기공이 소멸되는 거동을 보인다.
이와 같이 고온 가스(gas)가 효율적으로 방출된 후 외부전극 치밀도가 완성될 수 있도록 구리(Cu) 입자의 소결 속도를 감소시켜 줌으로써 블리스터 불량을 막을 수 있는 것이다.
상기 세라믹 분말(20)의 평균 입경은 50 내지 500 nm 이며, 바람직하게는 100 내지 200 nm일 수 있다.
상기 세라믹 분말의 평균 입경이 50 nm 미만의 경우에는 고온 가스(gas)의 효율적인 방출이 어려우며, 500 nm 를 초과하는 경우에는 세라믹 입자 크기가 커서 외부전극의 치밀도 저하가 발생할 수 있다.
상기 세라믹 분말(20)의 함량은 도전성 금속 분말 100 중량부에 대하여 0.1 내지 10 중량부를 가질 수 있으며, 바람직하게는 1 내지 5 중량부의 함량을 가질 수 있다.
상기 세라믹 분말의 함량이 10 중량부를 초과하는 경우에는 페이스트의 소결 속도 지연으로 인한 외부전극의 치밀도 저하가 발생할 수 있다.
본 발명의 일 실시형태에 따른 외부전극 페이스트 조성물의 상기와 같은 거동에 대한 모식도가 도 1에 나타나 있다.
상기와 같이 본 발명의 일 실시형태에 따르면, 도전성 금속 분말(10), 특히 구리(Cu) 분말에 구리(Cu)와 반응성이 없는 세라믹 분말(20)을 첨가함으로써 블리스터 발생을 막고 치밀하고 얇은 막의 구현이 가능하다.
상기 세라믹 분말(20)은 적층 세라믹 커패시터의 유전체층과 젖는 성질이 좋은 것이라면 제한되지 않으며, 적층 세라믹 커패시터의 소체와의 접합성 등을 고려할 때, 유전체층과 동질의 세라믹인 것이 바람직하다.
본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트 조성물은 상기 도전성 금속 분말(10)과 세라믹 분말(20)에 베이스 수지, 유기 비이클(vehicle) 및 기타 첨가제를 혼합하여 제조될 수 있다.
상기 베이스 수지, 유기 비이클(vehicle) 및 기타 첨가제는 통상 외부전극용 도전성 페이스트 조성물 제조시에 사용되는 것이라면 특별히 제한되지 않으며, 그 함량도 본 발명의 목적에 따라 다양하게 적용될 수 있다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이고, 도 3은 도 2의 A-A'를 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 소체(110); 상기 세라믹 소체(110) 내부에 형성되며, 일단이 상기 세라믹 소체(110)의 측면에 각각 교대로 노출되는 복수의 내부전극(130a, 130b); 및 상기 세라믹 본체의 측면에 형성되며, 상기 내부전극(130a, 130b)과 전기적으로 연결된 외부전극(120a, 120b);을 포함하고, 상기 외부전극(120a, 120b)은 도전성 금속 분말 100 중량부 및 평균 입경이 50 내지 500 nm인 세라믹 분말 0.1 내지 10 중량부를 포함한다.
상기 세라믹 소체(110)는 복수의 세라믹 유전체층(111)을 적층한 후에 소결시킨 것으로, 인접하는 유전체층끼리는 경계를 확인할 수 없을 정도로 일체화되어 있다.
상기 세라믹 유전체층(111)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니며, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 내부전극(130a, 130b)은 상기 복수의 유전체층의 적층 과정에서 상기 일 유전체층 사이에 형성된 것으로, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 소체 내부에 형성된다.
상기 내부전극(130a, 130b)은 서로 다른 극성을 갖는 한 쌍의 전극으로써, 유전체층의 적층 방향에 따라 대향 배치되어 유전체층에 의해 서로 전기적으로 절연되어 있다.
내부전극(130a, 130b)의 일단은 서로 교대로 상기 세라믹 소체의 양 측면으로 노출된다.
상기 세라믹 소체의 측면으로 노출되는 내부전극(130a, 130b)의 일단은 외부전극(120a, 120b)과 각각 전기적으로 연결된다.
상기 내부전극(130a, 130b)은 도전성 금속으로 형성되며, 상기 도전성 금속은 특별히 제한되지 않으며, 예를 들면, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 있고, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
상기 외부전극(120a, 120b)은 외부전극용 도전성 페이스트의 소성에 의하여 형성된 것으로, 상기 외부전극용 도전성 페이스트는 도전성 금속 분말 100 중량부 및 평균 입경이 50 내지 500 nm인 세라믹 분말 0.1 내지 10 중량부를 포함한다.
본 발명의 일 실시형태에 따른 외부전극(120a, 120b)은 도전성 금속 분말 특히, 구리(Cu)를 주성분으로 하며, 평균 입경이 50 내지 500 nm인 세라믹 분말을 구리 100 중량부에 대하여 0.1 내지 10 중량부를 포함하므로 치밀도가 우수하고, 내부전극과의 접촉성이 우수하다.
일반적으로, 미립의 구리 분말은 소결 개시 및 소결 속도가 빨라 전극 소성시 발생하는 가스의 방출이 어려워 세라믹 소체(110)와 외부전극(120a, 120b)의 접촉 영역에 블리스터 불량이 발생할 수 있다.
이로 인해 적층 세라믹 커패시터의 신뢰성이 저하되는 문제가 발생할 수 있다.
본 발명의 일 실시형태에 따른 외부전극(120a, 120b)은 도전성 금속 분말 특히, 구리(Cu) 분말에 미립의 세라믹 분말을 포함하므로, 외부전극의 소결 속도가 느려지고, 소결 온도가 상승하여 가스 방출이 원활히 이루어져 블리스터 발생률을 낮출 수 있다.
또한, 가스 방출이 이루어진 후 시간이 지남에 따라 기공이 소멸되므로 외부전극의 치밀도가 완성되는 효과가 있다.
따라서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 블리스터 발생률이 낮고 외부전극의 치밀도가 우수하여 소형화 및 초고용량화 구현이 가능하다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 상기 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 도전성 금속 분말 100 중량부 및 평균 입경이 50 내지 500 nm인 세라믹 분말 0.1 내지 10 중량부를 포함하는 외부 전극용 도전성 페이스트로 외부전극 패턴을 형성하는 단계; 및 상기 외부전극 패턴을 소결시켜 외부전극을 형성하는 단계;를 포함한다.
이하, 적층 세라믹 커패시터의 제조방법을 각 단계별로 구체적으로 설명한다.
우선, 복수의 세라믹 그린시트를 준비한다(a).
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작한다.
그리고, 세라믹 그린시트의 표면에, 내부전극 페이스트를 도포하여 내부전극 패턴을 형성한다(b).
상기 내부전극 패턴은 스크린 인쇄법에 의하여 형성될 수 있다.
상기 내부전극 페이스트는 니켈(Ni) 또는 니켈(Ni) 합금으로 이루어진 분말을 유기 바인더 및 유기용제에 분산시켜 페이스트형으로 한 것이다.
상기 유기 바인더에는 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면, 셀룰로스계 수지, 에폭시 수지, 아릴수지, 아크릴 수지, 페놀-포름알데히드 수지, 불포화 폴리에스테르 수지, 폴리카보네이트 수지, 폴리아미드 수지, 폴리이미드 수지, 알키드 수지 또는 로진에스테르 등의 바인더를 사용할 수 있다.
또한 유기용제도 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면, 부틸카르비톨, 부틸카르비톨아세테이트, 텔레핀유, 테레비네올, 에틸셀로솔브 또는 부틸프탈레이트 등의 용제를 사용할 수 있다.
다음으로, 내부전극 패턴이 형성된 세라믹 그린시트를 적층 및 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다(c).
이렇게 하여, 세라믹 그린시트와 내부전극 페이스트가 교대로 적층된 세라믹 적층체를 제조한다(d).
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단한다(e).
이때, 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단한다.
이후, 절단된 적층체를 예를 들면 1200℃ 정도로 소성하여 세라믹 소체를 제조한다(f).
세라믹 소체를 물 및 연마매체를 포함하는 배럴(barrel) 내에서 처리하여 표면 연마를 한다.
표면연마는 세라믹 적층체의 제조단계에서 행하여도 좋다.
다음으로, 세라믹 소체의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성한다(g).
이하, 외부 전극의 형성방법을 구체적으로 설명한다.
우선, 도전성 금속 분말(10)과 세라믹 분말(20)에 베이스 수지, 유기 비이클(vehicle) 및 기타 첨가제를 혼합하여 외부전극용 도전성 페이스트를 준비한다.
상기 외부전극용 도전성 페이스트 조성물은 상술한 본 발명의 일 실시형태에 따른 페이스트 조성물이다.
상기 외부전극용 도전성 페이스트를 세라믹 소체의 측면에 도포하여 외부전극 패턴을 형성한다.
상기 외부 전극용 도전성 페이스트를 소결시켜 외부전극을 형성한다.
상기 외부전극용 도전성 페이스트의 소결은 600 내지 900 ℃에서 수행될 수 있다.
이 후, 외부 전극의 표면에 니켈, 주석 등의 도금 처리를 실시할 수 있다.
일반적으로, 평균 입경이 작은 분말을 사용할수록 내부전극과의 접촉성 및 치밀도가 향상된다.
그러나, 분말의 평균 입경이 작아질수록 소결 개시 및 소결 속도가 빨라진다.
이에 따라 고온에서 발생하는 가스의 방출이 어려워 세라믹 소체와 외부전극 사이가 들뜨는 블리스터(blister) 불량이 발생할 수 있다.
상기 블리스터 불량 발생에 의해 적층 세라믹 커패시터의 신뢰성이 저하되는 문제가 발생할 수 있다.
그러나, 본 실시형태에 따르면, 외부전극 페이스트 제조시 구리(Cu)와의 반응성이 없는 세라믹 분말을 첨가함으로써, 블리스터의 발생을 막을 수 있다.
구체적으로, 세라믹 분말을 첨가한 구리 페이스트는 미분의 세라믹 분말 입자가 구리 입자 사이에서 소성 거동을 억제하는 효과(pinning effect)를 가지게 된다.
또한, 점차 시간이 지남에 따라 기공이 소멸되는 거동을 보인다.
이와 같이 고온 가스(gas)가 효율적으로 방출된 후 외부전극 치밀도가 완성될 수 있도록 구리(Cu) 입자의 소결 속도를 감소시켜 줌으로써 블리스터 불량을 막을 수 있는 것이다.
또한, 본 발명의 일 실시형태에 따른 제조방법으로 제조된 적층 세라믹 커패시터는 블리스터 발생률이 낮고 외부전극의 치밀도가 우수하여 소형화 및 초고용량화 구현이 가능하다.
상기 세라믹 분말의 평균 입경은 50 내지 500 nm 이며, 바람직하게는 100 내지 200 nm일 수 있다.
상기 세라믹 분말의 평균 입경이 50 nm 미만의 경우에는 고온 가스(gas)의 효율적인 방출이 어려우며, 500 nm 를 초과하는 경우에는 세라믹 입자 크기가 커서 외부전극의 치밀도 저하가 발생할 수 있다.
상기 세라믹 분말의 함량은 도전성 금속 분말 100 중량부에 대하여 0.1 내지 10 중량부를 가질 수 있으며, 바람직하게는 1 내지 5 중량부의 함량을 가질 수 있다.
상기 세라믹 분말의 함량이 10 중량부를 초과하는 경우에는 페이스트의 소결 속도 지연으로 인한 외부전극의 치밀도 저하가 발생할 수 있다.
이하, 실시예 및 비교예를 참조하여 본 발명을 보다 구체적으로 설명하지만, 본 발명의 범위가 이에 제한되는 것은 아니다.
실시예
1 내지 5
본 발명의 실시예는 주성분으로서 구리(Cu) 분말과 평균 입경이 150 nm인 세라믹 분말을 상기 구리 분말 100 중량부에 대하여 각각 1(실시예 1), 2(실시예 2), 3(실시예 3), 4(실시예 4) 및 5(실시예 5) 중량부를 각각 마련하여 혼합하였다. 다음으로 상기 혼합물과 베이스 수지, 분산제 및 유기용제를 혼합 및 3-롤 밀(3-roll mill)로 분산하여 페이스트를 제조하였다.
비교예
비교예는 실시예 1 내지 5와 비교하여 세라믹 분말을 첨가하지 않고 제조된 것을 제외하고는 상기 실시예 1 내지 5와 동일하게 제작하였다.
각각의 시료에 대하여 전극 소성 후 외부전극의 미세구조 및 블리스터 발생 빈도를 조사하였다.
도 5는 본 발명의 일 실시예와 비교예의 미세구조를 분석한 전자 현미경 사진이다.
도 6은 본 발명의 일 실시예와 비교예에 따른 블리스터 발생율을 나타내는 그래프이다.
도 5의 미세구조 분석 결과를 보면 비교예와 실시예 1 내지 3의 최종 치밀도는 동등한 수준을 나타내었으나, 실시예 4 및 5는 세라믹 분말 첨가에 의한 구리 분말의 소결 속도 지연으로 인하여 치밀도 저하를 보인다.
도 6의 블리스터 발생율을 분석한 결과를 보면 비교예의 경우 전극 소성 완료 후 17.7%의 블리스터가 발생하였음을 알 수 있다.
하지만 세라믹 분말이 1 중량부 첨가된 실시예 1의 경우 블리스터 발생율이 5.1 %로 감소하였으며, 세라믹 분말이 2 중량부 이상 첨가된 실시예 2 내지 5의 경우에는 블리스터가 전혀 발생하지 않았음을 알 수 있다.
따라서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 분말이 첨가된 도전성 금속 분말로 마련된 외부전극용 페이스트를 이용하여 외부전극이 형성되므로, 블리스터 발생률이 낮고 외부전극의 치밀도가 우수하여 소형화 및 초고용량화 구현이 가능하다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
10: 도전성 금속 분말 20: 세라믹 분말
100: 적층 세라믹 커패시터 110: 세라믹 소체
111: 유전체층 120a, 120b: 외부전극
130a, 130b: 내부전극
100: 적층 세라믹 커패시터 110: 세라믹 소체
111: 유전체층 120a, 120b: 외부전극
130a, 130b: 내부전극
Claims (13)
- 도전성 금속 분말 100 중량부; 및
평균 입경이 50 내지 500 nm인 세라믹 분말 0.1 내지 10 중량부;
를 포함하는 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,
상기 도전성 금속 분말은 구리(Cu)인 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,
상기 도전성 금속 분말의 평균 입경은 0.1 내지 4 μm 인 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,
상기 세라믹 분말의 평균 입경은 100 내지 200 nm 인 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,
상기 세라믹 분말은 1 내지 5 중량부의 함량을 갖는 외부 전극용 도전성 페이스트 조성물.
- 세라믹 소체;
상기 세라믹 소체 내부에 형성되며, 일단이 상기 세라믹 소체의 측면에 각각 교대로 노출되는 복수의 내부전극; 및
상기 세라믹 본체의 측면에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하고,
상기 외부전극은 도전성 금속 분말 100 중량부 및 평균 입경이 50 내지 500 nm인 세라믹 분말 0.1 내지 10 중량부를 포함하는 적층 세라믹 커패시터.
- 제5항에 있어서,
상기 도전성 금속 분말은 구리(Cu)인 적층 세라믹 커패시터.
- 복수의 세라믹 그린 시트를 마련하는 단계;
상기 세라믹 그린시트에 내부전극 패턴을 형성하는 단계;
상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
상기 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계;
상기 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 도전성 금속 분말 100 중량부 및 평균 입경이 50 내지 500 nm인 세라믹 분말 0.1 내지 10 중량부를 포함하는 외부 전극용 도전성 페이스트로 외부전극 패턴을 형성하는 단계; 및
상기 외부전극 패턴을 소결시켜 외부전극을 형성하는 단계;
를 포함하는 적층 세라믹 커패시터의 제조방법.
- 제8항에 있어서,
상기 외부전극 패턴의 소결은 600 내지 900℃에서 수행되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
- 제8항에 있어서,
상기 도전성 금속 분말은 구리(Cu)인 적층 세라믹 커패시터의 제조방법.
- 제8항에 있어서,
상기 도전성 금속 분말의 평균 입경은 0.1 내지 4 μm 인 적층 세라믹 커패시터의 제조방법.
- 제8항에 있어서,
상기 세라믹 분말의 평균 입경은 100 내지 200 nm 인 적층 세라믹 커패시터의 제조방법.
- 제8항에 있어서,
상기 세라믹 분말은 1 내지 5 중량부의 함량을 갖는 적층 세라믹 커패시터의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment |