KR101079546B1 - 적층 세라믹 커패시터 - Google Patents

적층 세라믹 커패시터 Download PDF

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Abstract

본 발명은 적층 세라믹 커패시터에 관한 것으로, 본 발명에 따른 적층 세라믹 커패시터는 세라믹 소체; 상기 세라믹 소체 내부에 형성되며, 일단이 상기 세라믹 소체의 양측면에 각각 교대로 노출되는 복수의 제1 및 제2 내부전극; 및 상기 세라믹 본체의 양측면에 형성되며, 상기 제1 및 제2 내부전극과 연결되고, 기공율이 1 내지 10%인 제1 영역과 상기 제1 영역상에 형성되며, 상기 제1 영역보다 기공율이 작은 제2 영역을 갖는 제1 및 제2 외부전극을 포함한다.
기공율, 도금액, 수분 침투, 블리스터, 외부전극, 적층 세라믹 커패시터.

Description

적층 세라믹 커패시터{Multilayer ceramic capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 상세하게는 도금액 및 수분 침투가 방지되어 신뢰성이 우수한 적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
일반적으로, 적층 세라믹 커패시터의 제조방법은 세라믹 그린시트를 제조하고, 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부전극 패턴을 형성한다. 내부전극 패턴이 형성된 세라믹 그린시트를 수십 내지 수백층 까지 겹쳐 쌓아 올려 그린 세라믹 적층체를 만든다. 이 후 그린 세라믹 적층체를 고온 및 고압으로 압착하여 딱딱한 그린 세라믹 적층체를 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 이후 그린 칩을 가소, 소성, 연마하고, 외부전극을 형성하여 적층 세라믹 커패시터를 완성한다.
적층 세라믹 커패시터는 배선기판에 실장된 상태로 사용되는데, 실장을 위하여 외부 전극의 표면에 니켈, 주석 등의 도금처리를 실시할 수 있다.
도금 처리시 도금액이 적층 세라믹 커패시터에 침투하는 경우 적층 세라믹 커패시터의 품질이 저하될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 내부전극과 외부전극의 경계면의 빈공간을 제어하여 신뢰성이 우수한 적층 세라믹 커패시터를 제공하는 것이다.
상기의 과제를 해결하기 위한 수단으로써, 본 발명의 일 실시형태는 세라믹 소체; 상기 세라믹 소체 내부에 형성되며, 일단이 상기 세라믹 소체의 양측면에 각각 교대로 노출되는 복수의 제1 및 제2 내부전극; 및 상기 세라믹 소체의 양측면에 형성되며, 상기 제1 및 제2 내부전극과 연결되고, 기공율이 1 내지 10%인 제1 영역과 상기 제1 영역상에 형성되며, 상기 제1 영역보다 기공율이 작은 제2 영역을 갖는 제1 및 제2 외부전극;을 포함하는 적층 세라믹 커패시터를 제공한다.
상기 제1 및 제2 외부전극은 전체 조성물에 대하여 유리 프릿의 함량이 25 내지 45vol%일 수 있다.
상기 제1 및 제2 외부전극은 Ag 및 Ag 합금으로 이루어진 군으로부터 선택되는 하나 이상의 도전성 금속을 포함할 수 있고, 상기 제1 및 제2 내부전극은 Pd 및 Pd 합금으로 이루어진 군으로부터 선택되는 하나 이상의 도전성 금속을 포함할 수 있다.
상기 적층 세라믹 커패시터는 상기 제1 및 제2 외부전극에 형성되는 니켈 도금층; 및 상기 니켈 도금층에 형성되는 주석 도금층;을 추가로 포함할 수 있다.
본 발명에 따르면 적층 세라믹 커패시터는 제1 및 제2 내부전극과 연결되고, 기공율이 1 내지 10%인 제1 영역과 상기 제1 영역상에 형성되며, 상기 제1 영역보다 기공율이 작은 제2 영역을 갖는 제1 및 제2 외부전극을 포함한다.
본 실시형태에 따른 적층 세라믹 커패시터는 내부전극과 외부전극의 경계면인 제1 영역은 기공율이 1 내지 10%로 제어되고, 제2 영역은 제1 영역보다 기공율이 작다. 이에 따라, 외부전극 소성시, 가스 및 바인더 성분의 방출이 효과적으로 이루어져 블리스터 불량의 발생률이 낮아진다.
또한, 제1 및 제2 외부전극에 대한 도금시 도금액의 침투가 억제되어 적층 세라믹 커패시터의 신뢰성을 저하시키지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개 략적인 사시도이고, 도 2는 도 1의 I-I'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 소체(110); 상기 세라믹 소체(110) 내부에 형성된 제1 및 제2 내부전극(130a, 130b), 상기 제1 및 제2 내부전극(130a, 130b)과 전기적으로 연결된 제1 및 제2 외부전극(120a, 120b)을 포함한다.
상기 세라믹 소체(110)는 복수의 세라믹 유전체층을 적층한 후에 소결시킨 것으로, 인접하는 유전체층끼리는 경계를 확인할 수 없을 정도로 일체화되어 있다.
상기 세라믹 유전체층은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니며, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 제1 및 제2 내부전극(130a, 130b)은 상기 복수의 유전체층의 적층 과정에서 상기 일 유전체층 사이에 형성된 것으로, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 소체 내부에 형성된다.
상기 제1 및 제2 내부전극(130a, 130b)은 서로 다른 극성을 갖는 한 쌍의 전극으로써, 유전체층의 적층 방향에 따라 대향 배치되어 유전체층에 의해 서로 전기 적으로 절연되어 있다.
제1 및 제2 내부전극(130a, 130b)의 일단은 서로 교대로 상기 세라믹 소체의 양 측면으로 노출된다. 상기 세라믹 소체의 측면으로 노출되는 제1 및 제2 내부전극(130a, 130b)의 일단은 각각 제1 및 제2 외부전극(120a, 120b)과 각각 전기적으로 연결된다.
상기 제1 및 제2 외부전극(120a, 120b)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(130a, 130b) 사이에는 전하가 축적되고, 적층 세라믹 커패시터의 정전용량은 서로 향하는 제1 및 제2 내부전극(130a, 130b)의 면적의 크기에 비례한다.
상기 제1 및 제2 내부전극(130a, 130b)은 도전성 금속으로 형성되며, 예를 들면 Pd 및 Pd 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 제1 및 제2 외부전극(120a, 120b)은 도전성 금속으로 형성되며, 예를 들면, Ag 및 Ag 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다. 상기 제1 및 제2 외부전극은 상기 제1 및 제2 내부전극과 연결되는 제1 영역(P1)과 상기 제1 영역 상에 형성되는 제2 영역(P2)을 갖는다.
상기 제1 영역(P1)은 상기 제1 및 제2 내부전극과 상기 제1 및 제2 외부전극의 경계면을 포함하는 것으로, 기공율이 1 내지 10%이다. 기공율이란, 외부전극의 단면적에 대한 기공의 총 단면적의 비로 정의될 수 있다.
상기 제2 영역(P2)은 상기 제1 영역(P1)상에 형성되는 것으로, 상기 제1 영 역(P1)보다 기공율이 작다.
본 발명의 일 실시형태에 따른 제1 및 제2 외부전극(120a, 120b)은 도전성 금속, 유기 바인더, 유리 프릿 및 용제를 포함하는 도전성 페이스트로 제조된다. 상기 유리 프릿의 함량은 전체 조성물에 대하여 25 내지 45vol%를 포함할 수 있다. 상기 도전성 분말은 Ag 및 Ag 합금을 사용할 수 있다.
외부전극의 소성 과정에서 외부전극의 도전성 물질인 Ag가 내부전극으로의 확산 현상이 발생한다. 이로 인해 외부전극과 내부전극의 경계면에는 빈 공간이 발생하게 되고, 상기 빈 공간을 통하여 수분이 침투하거나 도금 공정시 도금액이 침투하는 문제가 발생한다.
도금액이 침투하는 경우 적층 세라믹 커패시터의 전기적 특성 등 품질이 저하된다.
또한, 내부전극(130a, 130b)과 외부전극(120a, 120b)의 경계면이 극도로 치밀화되는 경우 전극 소성 과정에서 고온에서 발생하는 가스 및 바인더 성분의 방출이 어려워 블리스터 불량이 발생할 수 있다.
그러나, 본 실시형태에 따르면, 내부전극(130a, 130b)과 외부전극(120a, 120b)의 경계면인 제1 영역(P1)은 기공율이 1 내지 10%로 제어되고, 제2 영역(P2)은 제1 영역(P1)보다 기공율이 작다. 이에 따라, 외부전극 소성시, 가스 및 바인더 성분의 방출이 효과적으로 이루어져 블리스터 불량의 발생률도 낮아지고, 수분 및 도금액의 침투가 억제된다.
상기 제1 및 제2 외부전극(120a, 120b) 상에는 니켈(Ni) 도금층(미도시) 및 상기 니켈(Ni) 도금층에 형성되는 주석(Sn) 도금층(미도시)을 추가로 더 포함할 수 있다.
상기 니켈 도금층 및 주석 도금층에 의하여 배선기판의 도전랜드와의 전기적 접속이 양호해진다. 상기 니켈 도금층 및 주석 도금층은 전해 도금 등의 습식 도금법에 의하여 형성될 수 있다.
본 실시형태에 따르면, 제1 및 제2 외부전극(120a, 120b)이 1 내지 10%의 기공율을 갖는 제1 영역(P1)과 제1 영역 보다 기공율이 작은 제2 영역(P2)을 갖는 것으로, 외부전극의 치밀도가 제어되어, 상기 습식 도금시 도금액의 침투가 억제되어 적층 세라믹 커패시터의 신뢰성을 저하시키지 않는다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
우선, 복수의 세라믹 그린시트를 준비한다. 상기 세라믹 그린시트는 세라믹 입자, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작한다.
그리고, 세라믹 그린시트의 표면에, 내부전극 페이스트를 도포하여 제1 및 제2 내부전극 패턴을 형성한다. 상기 제1 및 제2 내부전극 패턴은 스크린 인쇄법 에 의하여 형성될 수 있다. 상기 내부전극 페이스트는 Pd 또는 Pd 합금으로 이루어진 분말을 유기 바인더 및 유기용제에 분산시켜 페이스트형으로 한 것이다.
상기 유기 바인더에는 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면 셀룰로스계 수지, 에폭시 수지, 아릴수지, 아크릴 수지, 페놀-포름알데히드 수지, 불포화 폴리에스테르 수지, 폴리카보네이트 수지, 폴리아미드 수지, 폴리이미드 수지, 알키드 수지, 로진에스테르 등의 바인더를 사용할 수 있다.
또한 유기용제도 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면, 부틸카르비톨, 부틸카르비톨아세테이트, 텔레핀유, α-테레비네올, 에틸셀로솔브, 부틸프탈레이트 등의 용제를 사용할 수 있다.
다음으로, 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층방향으로부터 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다. 이렇게 하여, 세라믹 그린시트와 내부전극 페이스트가 교대로 적층된 세라믹 적층체를 제조한다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한다. 이때, 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단한다. 이 후, 칩화한 적층체를 예를 들면 1200℃ 정도로 소성하여 세라믹 소체를 제조한다.
다음으로, 세라믹 소체의 측면을 덮으며, 세라믹 소체의 측면으로 노출된 제1 및 제2 내부전극과 전기적으로 연결되도록 외부전극 페이스트를 도포하고, 소성하여 제1 및 제2 외부전극을 형성한다.
상기 제1 및 제2 외부전극 페이스트는 도전성 금속, 유기 바인더, 유기 프릿, 용제를 혼합한 것이다.
상기 제1 및 제2 외부전극은 도전성 금속, 유기 바인더, 유기 프릿, 및 유기 용제가 혼합된 슬러리의 소결에 의하여 형성되는 것으로, 상기 유기 프릿의 함량은 전체 조성물에 대하여 25 내지 45vol%로 포함된다.
상기 도전성 금속은 Ag 또는 Ag합금을 사용할 수 있다. 또한, 상기 외부전극 페이스트의 소성은 600 내지 900℃에서 수행될 수 있다. 상기 외부전극 페이스트의 소성 후에 외부전극은 상기 제1 및 제2 내부전극과 연결되고, 기공율이 1 내지 10%인 제1 영역과 상기 제1 영역상에 형성되며, 상기 제1 영역보다 기공율이 작은 제2 영역을 갖는다.
또한, 제1 및 제2 외부전극 상에 전해 도금 등의 습식 도금법에 의하여 니켈(Ni) 도금층(미도시) 및 주석(Sn) 도금층을 형성할 수 있다.
하기 표 1과 같은 조건으로 제조된 적층 세라믹 커패시터의 도금 전 후의 DF평가를 실시하고, 그 결과를 나타내었다.
제1 영역의 기공율(%) 도금 전 DF평가
(DF불량수/시료수)		 도금 후 DF평가
(DF불량수/시료수)
실시예 1 1 0/500 0/500
실시예 2 3 0/500 0/500
실시예 3 5 0/500 0/500
실시예 4 10 0/500 0/500
비교예 1 0 7/500 6/500
비교예 2 12 0/500 2/500
비교예 3 15 0/500 21/500
비교예 4 20 0/500 212/500
상기 표 1을 참조하면, 외부전극의 제1 영역의 기공율이 1 내지 10%인 실시예 1 내지 4는 도금 전후의 DF 평가 결과가 동일하여 도금 액의 침투가 방지됨을 확인할 수 있었고, 비교예 1 내지 4는 제1 영역의 기공율이 1 내지 10%를 벗어나는 것으로, 도금 전후의 DF 평가 결과, 도금 액의 침투가 발생하였음을 확인할 수 있었다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
도 1는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 I-I'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 세라믹 소체 120a, 120b: 제1 및 제2 외부전극
130a, 130b: 제1 및 제2 내부전극 P1: 제1 영역
P2: 제2 영역

Claims (5)

  1. 세라믹 소체;
    상기 세라믹 소체 내부에 형성되며, 일단이 상기 세라믹 소체의 양측면에 각각 교대로 노출되는 복수의 제1 및 제2 내부전극; 및
    상기 제1 및 제2 내부전극에 각각 연결되도록 상기 세라믹 소체의 양측면에 형성되며, 기공율이 1 내지 10%인 제1 영역 및 상기 제1 영역상에 형성되며 상기 제1 영역보다 기공율이 작은 제2 영역을 갖는 제1 및 제2 외부전극;
    을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 전체 조성물에 대하여 유리 프릿의 함량이 25 내지 45vol%인 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 Ag 및 Ag 합금으로 이루어진 군으로부터 선택되는 하나 이상의 도전성 금속을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 Pd 및 Pd 합금으로 이루어진 군으로부터 선택되는 하나 이상의 도전성 금속을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부전극에 형성되는 니켈 도금층; 및 상기 니켈 도금층에 형성되는 주석 도금층;을 추가로 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
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