KR20220084656A - 적층형 전자 부품 - Google Patents

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KR20220084656A
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이영수
김성진
구근회
김준현
이경렬
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삼성전기주식회사
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Abstract

본 발명의 일 실시예에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 내부 전극을 포함하는 바디; 및 상기 바디의 외부에 배치되어 상기 내부 전극과 연결되며, 도전성 금속, 글라스, 상기 도전성 금속보다 융점이 낮은 저융점 금속 및 기공을 포함하는 제1 전극층과, 상기 제1 전극층을 커버하며 도전성 금속, 글라스 및 기공을 포함하는 제2 전극층을 포함하는 외부 전극; 을 포함하고, 상기 제1 전극층은 상기 제2 전극층보다 기공율이 높을 수 있다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 특히 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 더욱 증대되고 있다.
이와 같이 고용량의 적층 세라믹 커패시터를 구현하기 위하여 유전체 및 내부 전극의 박막화 및 다층화가 활발히 이루어지는 추세이다. 그러나, 이러한 고용량의 적층 세라믹 커패시터는, 설계 층수가 많아질수록 유전체의 부피와 강도가 감소하여 내구성에 한계가 있다. 또한, 고온에서 소결 시 내부 전극과 외부 전극 간 금속의 확산 속도 차이에 의해 크랙(Crack)이 발생하는 문제점이 있다.
이에 따라, 내부 전극과 외부 전극 간의 연결성이 보장되면서, 외부 전극의소결 온도를 낮추어 크랙의 발생을 억제함으로써, 적층 세라믹 커패시터의 내구성을 향상시키기 위한 기술이 요구되고 있다.
한국 등록특허공보 제10-0202500호
본 발명의 목적 중 하나는, 내부 전극과 외부 전극 간의 연결성이 보장되면서, 크랙의 발생이 억제된 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 내부 전극을 포함하는 바디; 및 상기 바디의 외부에 배치되어 상기 내부 전극과 연결되며, 도전성 금속, 글라스, 상기 도전성 금속보다 융점이 낮은 저융점 금속 및 기공을 포함하는 제1 전극층과, 상기 제1 전극층을 커버하며 도전성 금속, 글라스 및 기공을 포함하는 제2 전극층을 포함하는 외부 전극; 을 포함하고, 상기 제1 전극층은 상기 제2 전극층보다 기공율이 높을 수 있다.
본 발명의 일 실시예에 따르면, 외부 전극의 소결 온도를 낮춤으로써 적층형 전자 부품을 고온에서 소결 시에 발생하는 크랙이 억제되는 효과가 있다.
또한, 본 발명의 일 실시예에 따르면, 내부 전극과 외부 전극 사이에 IMC 층이 형성되어 전기적 연결성이 향상되는 효과가 있다.
또한, 본 발명의 일 실시예에 따르면, 외부 전극에 치밀도가 높은 제2 전극층을 마련함으로써 저온 소결의 외부 전극을 적용함에도 신뢰성이 확보되는 효과가 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 유전체층 및 내부 전극이 적층된 바디의 분해 사시도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 도 3의 A 영역에 대한 확대도를 개략적으로 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른 외부 전극의 형태를 촬영한 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 전자 부품의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한 본 명세서에서, 길이 방향은 X방향 또는 제1 방향, 폭 방향은 Y방향 또는 제2 방향, 두께 방향은 Z방향, 제3 방향 또는 적층 방향과 각각 동일한 개념으로 사용될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이고, 도 2는 본 발명의 일 실시예에 따른 유전체층 및 내부 전극이 적층된 바디의 분해 사시도이며, 도 3은 도 1의 I-I'선 단면도이고, 도 4는 도 3의 A 영역에 대한 확대도를 개략적으로 나타낸 것이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층형 전자 부품에 대하여 설명한다.
본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 유전체층(111) 및 내부 전극(121, 122)을 포함하는 바디(110)와, 바디(110)의 외부에 배치되어 내부 전극(121, 122)과 연결되는 외부 전극(131, 132)을 포함한다. 외부 전극(131, 132)은 제1 전극층(131a, 132a) 및 제2 전극층(131b, 132b)을 포함하며, 여기서 제1 전극층(131a, 132a)은 제2 전극층(131b, 132b)보다 기공율이 높다.
바디(110)는 복수의 유전체층(111) 및 각각의 유전체층(111)을 사이에 두고 번갈아 적층되는 복수의 내부 전극(121, 122)을 포함한다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도 1에 도시된 바와 같이 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 또한, 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체의 형상을 가질 수 있다.
바디(110)는 두께 방향(Z방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 내지 제4 면(1, 2, 3, 4)과 연결되고 폭 방향(Y방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고서는 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
또한, 유전체층(111)을 형성하는 재료는, 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가된 것일 수 있다.
바디(110)는, 그 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하여 용량이 형성되는 용량 형성부와, 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
상기 용량 형성부는 적층형 전자 부품(100)의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함하여 형성할 수 있고, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. 도 2를 참조하면, 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있다.
내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함할 수 있다.
도 2를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(Z방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 1 내지 도 3을 참조하면, 제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다. 보다 구체적으로, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
바디(110)의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다. 이때, 적층형 전자 부품(100)의 정전 용량은 상기 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부 전극(131, 132)은 바디(110)의 외부에 배치되고 내부 전극(121, 122)과 연결된다. 도 3에 도시된 바와 같이, 외부 전극(131, 132)은, 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 외부 전극(131) 및 제2 외부 전극(132)을 포함할 수 있다.
제1 및 제2 외부 전극(131, 132)은 정전 용량 형성을 위해 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있으며, 제2 외부 전극(132)은 제1 외부 전극(131)과 다른 전위에 연결될 수 있다.
제1 외부 전극(131)은 바디(110)의 제3 면(3)에 배치되는 접속부 및 상기 접속부에서 제1 및 제2 면(1, 2)의 일부까지 연장되는 밴드부를 포함할 수 있다. 이와 마찬가지로, 제2 외부 전극(132)은 바디(110)의 제4 면(4)에 배치되는 접속부 및 상기 접속부에서 제1 및 제2 면(1, 2)의 일부까지 연장되는 밴드부를 포함할 수 있다. 이때, 상기 밴드부는 제1 및 제2 면(1, 2)의 일부뿐만 아니라, 접속부에서 제5 및 제6 면(5, 6)의 일부까지도 연장될 수 있다.
한편, 본 실시예에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
본 발명의 일 실시예에 따른 외부 전극(131, 132)은, 제1 전극층(131a, 132a) 및 제1 전극층(131a, 132a)을 커버하는 제2 전극층(131b, 132b)을 포함하며, 제1 전극층(131a, 132a)은 제2 전극층(131b, 132b)보다 기공율이 높은 것을 특징으로 한다.
본 명세서에서 기공율(porosity)은, 어떤 구성요소의 전체 부피에 대한 빈 공간, 즉 기공(pore)의 부피 비율을 의미할 수 있으며, 평균 기공율을 의미할 수 있다.
구체적으로, 외부 전극의 기공율(porosity)은, 적층형 전자 부품을 X-Z 평면에 평행한 방향으로 같은 간격으로 10등분하여 절단한 각각의 절단면에 있어서, 외부 전극이 배치된 영역의 전체 면적 중 기공이 차지하는 면적의 비율에 대한 산술 평균을 의미할 수 있다.
제1 전극층(131a, 132a)은 도전성 금속, 글라스, 상기 도전성 금속보다 융점이 낮은 저융점 금속 및 기공을 포함한다.
도 4를 참조하면, 상기 도전성 금속 및 저융점 금속은 제1 금속부(30a)를 형성하고, 상기 글라스는 제1 금속부(30a) 주변으로 제1 글라스부(30b)를 형성하며, 상기 기공은 제1 금속부(30a) 및 제1 글라스부(30b) 중 일부 영역에 제1 기공부(30c)를 형성할 수 있다.
제1 전극층(131a, 132a)에서 제1 금속부(30a), 제1 글라스부(30b) 및 제1 기공부(30c)가 각각 차지하는 부피 비율은 다양할 수 있고, 그 중 제1 금속부(30a)가 가장 높은 비율로 포함될 수 있다.
제1 금속부(30a)에 배치되는 도전성 금속은 Cu(구리)를 포함할 수 있다. 다만, 도전성 금속이 Cu에 한정되는 것은 아니며, Ni(니켈), Cu-Ni(구리-니켈 합금) 등 도전성이 우수한 다양한 재료가 제한 없이 사용될 수 있다.
상기 도전성 금속은 외부 전극(131, 132)에 도전성을 부여하는 역할을 함으로써, 적층형 전자 부품(100)이 인쇄회로기판에 실장되어 전극 패드와 연결되면, 그로부터 전압을 인가 받아 내부 전극(121, 122)으로 전달할 수 있도록 한다.
제1 금속부(30a)에 배치되는 저융점 금속은 상기 도전성 금속보다 융점이 낮은 금속에 해당하며, 예를 들어 Sn계 금속을 포함할 수 있다.
상기 Sn계 금속은 Sn(주석)을 주성분으로 하고, 다른 금속 성분을 더 포함할 수 있다. 일 예로서, Sn계 금속은 Sn을 주성분으로 하고 미량의 Ag(은)과 Cu(구리)를 더 포함하는 Sn-Ag-Cu계 금속일 수 있다.
상기 저융점 금속이 Sn계 금속에 해당하는 경우, 제1 전극층(131a, 132a)에 포함되는 도전성 금속 및 Sn계 금속의 질량의 합에 대한, Sn계 금속의 질량의 비율은 2.5% 이상 20% 이하일 수 있다. 예를 들어 상기 도전성 금속이 Cu인 경우, 제1 전극층(131a, 132a)에 포함되는 Cu : Sn계 금속은, 97.5 : 2.5 내지 80 : 20의 범위를 만족할 수 있다.
다만, 도전성 금속과 Sn계 금속의 질량 비율이 이에 한정되는 것은 아니며, 도전성과 안정성 등을 고려한 다양한 비율이 적용될 수 있다. 또한, 상기 저융점 금속이 Sn계 금속에 한정되는 것은 아니며, 제1 전극층(131a, 132a)에 포함되는 도전성 금속의 성분에 따라, 그보다 융점이 낮은 다양한 물질이 이용될 수 있다.
상기 저융점 금속은 외부 전극(131, 132), 특히 그 중에서도 제1 전극층(131a, 132a)의 융점을 낮추는 역할을 함으로써, 적층형 전자 부품(100)을 보다 낮은 온도에서 소결할 수 있도록 한다.
소결 온도가 높을수록 외부 전극(131, 132)과 내부 전극(121, 122) 간의 확산 속도 차이가 증가하여, 적층형 전자 부품(100)에 크랙(crack)이 발생할 확률이 높아질 수 있다.
본 실시예에 따라 제1 전극층(131a, 132a)에 저융점 금속이 포함됨으로써, 제1 전극층(131a, 132a)의 도포 후 진행되는 1차 소결 단계에서, 보다 낮은 온도로 전자 부품을 소결할 수 있다. 이에 따라, 제1 전극층(131a, 132a) 및 내부 전극(121, 122)에 포함된 금속 간의 확산 속도 차이가 감소하여, 1차 소결 시 발생할 수 있는 크랙이 억제되고 내구성이 향상될 수 있다.
한편, 이와 같이 제1 전극층(131a, 132a)에 Sn계 금속 등의 저융점 금속이 포함되는 경우, 저융점 금속의 특성상 최종 제품에서 제1 전극층(131a, 132a)의 치밀도가 저하되는 한계점이 있다. 즉, 본 실시예에 따른 제1 전극층(131a, 132a)은 저융점 금속을 포함하지 않는 외부 전극에 비해, 기공율이 높아 신뢰도가 저하될 수 있다.
따라서, 본 발명의 일 실시예에 따른 외부 전극(131, 132)은, 제1 전극층(131a, 132a)을 커버하는 제2 전극층(131b, 132b)을 포함한다. 제2 전극층(131b, 132b)은 제1 전극층(131a, 132a)보다 기공율이 낮은 것을 특징으로 하므로, 제1 전극층(131a, 132a)의 외부를 보호하는 역할을 할 수 있고, 적층형 전자 부품(100)의 신뢰도 저하를 방지할 수 있다.
제1 글라스부(30b)에 포함되는 글라스는 외부 전극(131, 132)의 접합성 및 내습성을 향상시키는 역할을 수행할 수 있다. 상기 글라스는 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
제2 전극층(131b, 132b)은 도전성 금속, 글라스 및 기공을 포함한다.
도 4를 참조하면, 상기 도전성 금속은 제2 금속부(60a)를 형성하고, 상기 글라스는 제2 금속부(60a) 주변으로 제2 글라스부(60b)를 형성하며, 상기 기공은 제2 금속부(60a) 및 제2 글라스부(60b) 중 일부 영역에 제2 기공부(60c)를 형성할 수 있다.
제2 전극층(131b, 132b)에서 제2 금속부(60a), 제2 글라스부(60b) 및 제2 기공부(60c)가 각각 차지하는 부피 비율은 다양할 수 있고, 그 중 제2 금속부(60a)가 가장 높은 비율로 포함될 수 있다.
제2 금속부(60a)에 배치되는 도전성 금속은 Cu(구리)를 포함할 수 있다. 다만, 도전성 금속이 Cu에 한정되는 것은 아니며, Ni(니켈), Cu-Ni(구리-니켈 합금) 등 도전성이 우수한 다양한 재료가 제한 없이 사용될 수 있다.
상기 도전성 금속은 외부 전극(131, 132)에 도전성을 부여하는 역할을 함으로써, 적층형 전자 부품(100)이 인쇄회로기판에 실장되어 전극 패드와 연결되면, 그로부터 전압을 인가 받아 내부 전극(121, 122)으로 전달할 수 있도록 한다.
일 예로서, 제1 금속부(30a)와 달리 제2 금속부(60a)에는 저융점 금속이 배치되지 않을 수 있다. 즉, 제2 전극층(131b, 132b)은 저융점 금속을 포함하지 않고, 도전성 금속만 포함하는 것을 특징으로 할 수 있다.
다만, 제2 전극층(131b, 132b)이 반드시 저융점 금속을 배제하여야 하는 것은 아니고, 제1 전극층(131a, 132a)보다 적은 함량으로 저융점 금속을 포함할 수 있다.
즉, 또 다른 예로서, 제2 전극층(131b, 132b)은 저융점 금속을 더 포함하되, 제1 전극층(131a, 132a)에 포함된 저융점 금속의 비율의 제2 전극층(131b, 132b)에 포함된 저융점 금속의 비율보다 높은 것을 특징으로 할 수 있다.
이때, 제2 금속부(60b)에 배치되는 저융점 금속은 Sn계 금속을 포함할 수 있다. 상기 Sn계 금속은 Sn(주석)을 주성분으로 하고, 다른 금속 성분을 더 포함할 수 있다. 일 예로서, Sn계 금속은 Sn을 주성분으로 하고 미량의 Ag(은)과 Cu(구리)를 더 포함하는 Sn-Ag-Cu계 금속일 수 있다.
또한, 상기 저융점 금속이 Sn계 금속에 해당하는 경우, 제2 전극층(131b, 132b)에 포함되는 도전성 금속 및 Sn계 금속의 질량의 합에 대한, Sn계 금속의 질량의 비율은 2.5% 미만일 수 있다.
다만, 상기 저융점 금속이 Sn계 금속에 한정되는 것은 아니며, 제2 전극층(131b, 132b)에 포함되는 도전성 금속의 성분에 따라, 그보다 융점이 낮은 다양한 물질이 이용될 수 있다.
이와 같이, 제2 전극층(131b, 132b)에 저융점 금속이 포함되지 않거나, 제1 전극층(131a, 131b)보다 낮은 비율의 저융점 금속이 포함됨으로써, 제2 전극층(131b, 132b)에 기공이 더 적게 형성될 수 있다. 즉, 저융점 금속의 함유로 인하여 기공율이 높아지게 되므로, 제1 전극층(131a, 131a)의 기공율보다 제2 전극층(131b, 132b)의 기공율이 더 낮을 수 있다.
제1 글라스부(30b)에 포함되는 글라스는 외부 전극(131, 132)의 접합성 및 내습성을 향상시키는 역할을 수행할 수 있다. 상기 글라스는 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
제1 전극층(131a, 132a)은 제2 전극층(131b, 132b)보다 높은 기공율을 갖는다. 이때, 기공율은 전술한 바와 같이 평균 기공율을 의미할 수 있다.
도 4를 참조하면, 제1 전극층(131a, 132a)의 기공율은, 제1 금속부(30a), 제1 글라스부(30b) 및 제1 기공부(30c)의 총 면적 합에 대한, 제1 기공부(30c)의 면적 비율을 의미할 수 있다.
제2 전극층(131b, 132b)의 기공율은, 제2 금속부(60a), 제2 글라스부(60b) 및 제2 기공부(60c)의 총 면적 합에 대한, 제2 기공부(60c)의 면적 비율을 의미할 수 있다.
따라서, 제1 전극층(131a, 132a)의 기공율은 제1 전극층(131a, 132a)의 전체 면적 중 제1 기공부(30c)가 차지하는 면적 비율을 구하여 도출할 수 있고, 제2 전극층(131b, 132b)의 기공율은 제2 전극층(131b, 132b)의 전체 면적 중 제2 기공부(60c)가 차지하는 면적 비율을 구하여 도출할 수 있다.
본 실시예에 따르면 제1 전극층(131a, 132a)의 기공율이 제2 전극층(131b, 132b)의 기공율보다 높으므로, 제1 전극층(131a, 132a) 중 제1 기공부(30c)의 면적 비중이 제2 전극층(131b, 132b) 중 제2 기공부(60c)의 면적 비중보다 크게 나타난다. 이러한 특징은 이후 설명할 도 5의 사진에서도 확인할 수 있다.
제2 전극층(131b, 132b)이 상대적으로 낮은 기공율을 나타냄으로써, 제1 전극층(131a, 132a)보다 제2 전극층(131b, 132b)의 치밀도가 더 우수할 수 있다. 이에 따라, 외부 전극(131, 132)의 외측에 배치된 제2 전극층(131b, 132b)이, 적층형 전자 부품(100)의 내습 신뢰성, 내구성 등 신뢰도를 향상시키는 기능을 수행할 수 있다.
다시 말해, 제1 전극층(131a, 132b)은 상대적으로 높은 비율의 저융점 금속을 포함함으로써, 내부 전극(121, 122)과의 연결성 및 크랙의 발생 빈도를 저감하는 역할을 하고, 제2 전극층(131b, 132b)은 그에 따라 발생하는 제1 전극층(131a, 132b)의 기공율에 따른 신뢰도 저하를 외부에서 보강하는 역할을 할 수 있다.
도 3 및 도 4를 참조하면, 제1 전극층(131a, 132a)과 내부 전극(121, 122)의 계면에는 금속 간 화합물(140)(IMC 층이라고도 한다)이 배치될 수 있다.
금속 간 화합물(140)은 도면에 도시된 바와 같이, 제1 전극층(131a, 132a)의 일부 및 내부 전극(121, 122)의 일부를 포함하는 영역에 형성될 수 있다. 이때, 금속 간 화합물(140)이 배치된 형상은 다양할 수 있으며, 확산에 의해 형성되는 것이므로 불규칙한 형상을 가질 수 있다. 즉, 각각의 계면에 배치된 금속 간 화합물(140)의 형상이 서로 다르게 나타날 수 있다.
금속 간 화합물(140)은 제1 전극층(131a, 132a)에 포함되는 도전성 금속 및 저융점 금속과, 내부 전극(121, 122)에 포함되는 금속으로 이루어진 합금의 형태를 가질 수 있다.
예를 들어, 제1 전극층(131a, 132b)이 Cu 및 Sn계 금속을 포함하고, 내부 전극(121, 122)이 Ni을 포함하는 경우, 금속 간 화합물(140)은 Ni-Sn-Cu계 금속 간 화합물일 수 있다. 다만, 금속 간 화합물(140)의 성분이 이에 한정되는 것은 아니며, 제1 전극층(131a, 132b) 및 내부 전극(121, 122)이 포함하는 금속 성분에 따라 다양하게 이루어질 수 있다.
제1 전극층(131a, 132a) 및 내부 전극(121, 122)의 계면에 형성된 금속 간 화합물(140)은, 제1 전극층(131a, 132a)과 내부 전극(121, 122) 간의 전기적 연결성을 향상시키는 역할을 수행할 수 있다. 즉, 저온에서 소결 시 외부 전극(131, 132)과 내부 전극(121, 122) 간의 전기적 연결성이 저하되는 한계가 있을 수 있는데, 본 실시예에 따라 그 계면에 금속 간 화합물(140)이 형성됨으로써, 전기적 연결성의 저하를 보강할 수 있다.
다시 말해, 제1 전극층(131a, 132a)에 포함된 저융점 금속으로 인해 소결 온도가 낮아져 크랙의 발생이 방지될 수 있으며, 적층형 전자 부품(100)을 낮은 온도에서 소결하더라도, 제1 전극층(131a, 132a)과 내부 전극(121, 122)의 계면에 형성된 금속 간 화합물(140)로 인해 외부 전극(131, 132) 및 내부 전극(121, 122) 간의 전기적 연결성이 유지될 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)은 도금층을 더 포함할 수 있다. 상기 도금층은 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
이하, 본 발명의 일 실시예에 따른 적층형 전자 부품(100)의 제조방법을 설명한다.
우선, 복수의 세라믹 그린시트를 준비한다.
상기 세라믹 그린시트는 바디(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 시트(sheet) 형상으로 제작할 수 있다.
여기서, 상기 유전체층을 형성하는 슬러리에 포함되는 세라믹 분말은 BaTiO3를 주성분으로 할 수 있다.
이후, 상기 각각의 세라믹 그린시트의 적어도 일면에 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극(121, 122)을 형성한다. 상기 내부 전극용 도전성 페이스트는 Ni, Cu 또는 이들의 합금 중에서 하나를 선택하여 형성할 수 있다.
내부 전극용 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있다.
도 2를 참조하면, 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층하고, 적층 방향으로부터 가압하여 적층된 복수의 세라믹 그린시트와 세라믹 그린시트 상에 형성된 내부 전극을 서로 압착시켜 적층체를 구성할 수 있다.
또한, 적층체의 상하에는 적어도 1개 이상의 세라믹 그린 시트를 적층하여 커버부(112, 113)를 형성할 수 있다. 커버부(112, 113)는 적층체의 내부에 위치한 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는다는 점에서 유전체층(111)과 차이를 갖는다.
이후, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 바디(110)를 완성한다.
이후, 바디(110)의 양 측면에 노출된 제1 및 제2 내부 전극(121, 122)의 노출 부분을 덮어 제1 및 제2 내부 전극(121, 122)과 전기적으로 연결될 수 있도록 제1 및 제2 외부전극(131, 132)을 형성할 수 있다.
먼저, 바디(110)의 양 측면에 외부 전극용 페이스트를 도포하여 제1 전극층(131a, 132a)을 형성할 수 있다.
상기 외부 전극용 페이스트는, 예를 들어 미립 구형입자의 Cu 및 Sn계 솔더 파우더를 포함할 수 있다. 이때, Cu 및 Sn계 솔더 파우더의 질량 합에 대하여, Cu는 80~97.5%, Sn계 솔더는 2.5~20%의 중량비로 각각 첨가할 수 있다.
또한, 상기 외부 전극용 페이스트는, 글래스 프릿(Glass frit), 바인더(binder) 등을 더 포함할 수 있다.
이와 같이, 바디(110)의 양 측면에 외부 전극용 페이스트를 도포한 후 1차 소결 단계를 진행할 수 있고, 소결 과정에서 제1 전극층(131a, 132a) 및 내부 전극(121, 122)의 계면에는 금속의 확산에 의한 금속 간 화합물(140)이 형성될 수 있다.
또한 제1 전극층(131a, 132a)의 형성 이후, 소수 플라즈마 처리 단계가 추가로 포함될 수 있다.
이후, 제1 전극층(131a, 132a)이 형성된 외부에 2차로 외부 전극용 페이스트를 도포하여 제2 전극층(131b, 132b)을 형성할 수 있다.
상기 외부 전극용 페이스트는, 예를 들어 미립 구형입자의 Cu 파우더, 글래스 프릿, 바인더 등을 포함할 수 있다. 이때, 2차로 도포되는 외부 전극용 페이스트에도 Sn계 솔더와 같은 저융점 금속이 포함될 수 있으나, 제1 전극층(131a, 132a)에 포함된 것보다는 낮은 비율로 첨가함이 타당하다.
이와 같이, 제1 전극층(131a, 132a)을 커버하도록 2차로 외부 전극용 페이스트를 도포한 후 2차 소결 단계를 진행할 수 있다.
이후 추가로, 제2 전극층(131b, 132b)의 표면에는 필요 시 니켈(Ni) 또는 주석(Sn) 등으로 도금 처리를 할 수 있다.
(실험 예)
아래 표 1은, 제1 전극층(131a, 132b)에 포함되는 Cu 및 Sn계 솔더의 질량의 합에 대한 Sn계 금속의 질량의 비율이 20%인 경우, 각각의 제1 전극층(131a, 132b) 및 제2 전극층(131b, 132b)의 기공율을 측정한 결과를 나타낸 것이다.
구체적으로, 표 1의 실험에서 적용된 제1 전극층(131a, 132b)에 포함되는 도전성 금속은 Cu에 해당하고, 저융점 금속은 Sn계 솔더, 즉 Sn-Ag-Cu계 금속에 해당한다. 이때, Cu : Sn계 솔더의 질량 비는 80 : 20으로 설정하였으며, Sn계 솔더는 Sn : Ag : Cu의 질량 비를 96.5 : 3.0 : 0.5로 설정하였다.
표 1의 제2 전극층(131b, 132b)의 경우, 제1 전극층(131a, 132b)과 동일하게 도전성 금속으로 Cu를 포함시켰으며, Sn계 솔더 등의 저융점 금속은 포함시키지 않았다.
표 1에 나타난 각각의 실험 예 1 내지 5는 위와 같은 동일한 조건에서 제작한 5개의 칩에 대하여, 제1 및 제2 전극층의 기공율을 각각 측정한 결과를 나타낸다.
이때, 제1 전극층의 기공율은, 2차 소결이 완료된 칩을 X-Z 평면에 평행한 방향으로 같은 간격으로 10등분하여 절단한 각각의 절단면에 있어서, 제1 전극층(131a, 132a)이 배치된 영역의 전체 면적 중 제1 기공부(30c)가 차지하는 면적의 비율에 대한 산술 평균을 측정한 결과이다.
또한, 제2 전극층의 기공율은, 상기 제1 전극층의 기공율을 측정한 것과 동일한 칩의 각각의 절단면에 있어서, 제2 전극층(131b, 132b)이 배치된 영역의 전체 면적 중 제2 기공부(60c)가 차지하는 면적의 비율에 대한 산술 평균을 측정한 결과이다.
실험 예 제1 전극층의 기공율 (%) 제2 전극층의 기공율 (%)
1 4.83 0.99
2 7.96 1.16
3 3.19 0.98
4 8.39 0.64
5 9.97 0.37
위의 표 1을 참조하면, 각각의 실험 예에 따른 적층형 전자 부품은, 전부 제1 전극층의 기공율이 제2 전극층의 기공율보다 높게 나타난 것을 확인할 수 있다. 이는, 제1 전극층에 포함된 저융점 금속인 Sn계 솔더가 기공의 비율을 증가시킨 결과로 해석할 수 있다.
이때, 표 1에서 확인할 수 있듯이, 각각의 실시예에 따른 제1 전극층의 기공율은 3.19% 이상 9.97% 이하의 범위 내에 속한다. 또한, 각각의 실시예에 따른 제2 전극층의 기공율은 0.37% 이상 1.16% 이하의 범위 내에 속한다.
이와 같이, 본 실시예에 따라 제2 전극층의 기공율이 더 낮게 나타남으로써, 외부 전극(131, 132)의 외측에 배치된 제2 전극층(131b, 132b)의 치밀도가 우수하여, 적층형 전자 부품(100)의 내습 신뢰성, 내구성 등 신뢰도가 향상될 수 있다.
따라서, 본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 제2 전극층(131b, 132b)의 기공율이 0.37% 이상 1.16% 이하인 것을 특징으로 할 수 있다.
또한, 제1 전극층에 포함된 저융점 금속으로 인해 제1 전극층의 소결 온도를 소결 온도를 낮출 수 있게 됨으로써, 제1 전극층(131a, 132a)과 내부 전극(121, 122)에 포함된 금속 간의 확산이 저하되어, 적층형 전자 부품(100)에 크랙(crack)이 발생할 확률을 낮출 수 있다. 즉, 1차 소결 시 발생할 수 있는 크랙이 억제되어 내습 신뢰성이 향상될 수 있다.
그리고, 이와 같이 저융점 금속이 첨가됨에 따라, 제1 전극층의 기공율이 제2 전극층의 기공율보다 높게 나타날 수 있다.
따라서, 본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 제1 전극층(131a, 132a)의 기공율이 3.19% 이상 9.97% 이하인 것을 특징으로 할 수 있다.
또한 표 1을 참조하면, 각각의 실시예에 따른 제1 전극층의 기공율은 제2 전극층의 기공율에 대해 3.25배 초과 26.95배 이하의 범위를 만족하는 것을 확인할 수 있다.
이와 같이, 본 실시예에 따른 외부 전극(131, 132)이 제1 및 제2 전극층(131a, 132a, 131b, 132b)을 포함하는 다층 구조로 형성되고, 서로 다른 기공율을 나타냄으로써, 외부 전극(131, 132)의 연결성 및 신뢰성이 동시에 향상될 수 있다.
즉, 제1 전극층(131a, 132b)은 상대적으로 높은 비율의 저융점 금속을 포함함으로써, 내부 전극(121, 122)과의 연결성 및 크랙의 발생 빈도를 저감하는 역할을 하고, 제2 전극층(131b, 132b)은 그에 따라 발생하는 제1 전극층(131a, 132b)의 기공율에 따른 신뢰도 저하를 외부에서 보강하는 역할을 할 수 있다.
따라서, 본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 제1 전극층(131a, 132a)의 기공율이 제2 전극층(131b, 132b)의 기공율에 대해 3.25배 초과 26.95배 이하의 범위를 만족하는 것을 특징으로 할 수 있다.
도 5는 본 발명의 일 실시예에 따른 외부 전극의 형태를 촬영한 사진이다.
도 5의 사진에서, 가장 어두운 부분이 기공이 형성된 영역, 즉 기공부를 나타내며, 그보다 밝은 부분이 글래스부, 가장 밝은 부분이 도전성 금속 및 저융점 금속을 포함하는 금속부를 나타낸다.
도 5를 참조하면, 제1 전극층(131a)의 제1 기공부(30c) 및 제2 전극층(131b)의 제2 기공부(60c)의 전체적인 분포 비율을 확인할 수 있다.
도 3 및 도 4에서 살펴본 것과 마찬가지로, 제1 전극층(131a)에 포함된 제1 금속부(30a), 제1 글래스부(30b) 및 제1 기공부(30c)의 총 면적 합에 대한 제1 기공부(30c)의 면적은 상대적으로 높은 비율을 차지하는 것을 알 수 있다.
반면에, 제2 전극층(131b)에 포함된 제2 금속부(60a), 제2 글래스부(60b) 및 제2 기공부(60c)의 총 면적 합에 대한 제2 기공부(60c)의 면적은 상대적으로 낮은 비율을 차지하는 것을 알 수 있다.
이와 같이, 본 실시예에 따른 외부 전극(131, 132)은 제1 및 제2 전극층(131a, 131b)을 포함하는 다층 구조로 형성되며, 서로 다른 기공율을 나타낼 수 있다.
이로써, 제1 전극층(131a)은 내부 전극(121, 122)과의 전기적 연결성을 유지하면서, 낮은 소결 온도를 가지도록 하여, 적층형 전자 부품(100)에 크랙이 발생하는 것을 방지할 수 있다. 또한, 제2 전극층(131b)은 치밀도가 낮은 제1 전극층(131a)을 외부에서 커버하여, 외부 전극(131, 132)의 내구성 및 내습 신뢰성이 향상되도록 할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 제1 전극층
131b, 132b: 제2 전극층
140: 금속 간 화합물
30a: 제1 금속부
30b: 제1 글라스부
30c: 제1 기공부
60a: 제2 금속부
60b: 제2 글라스부
60c: 제2 기공부

Claims (12)

  1. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 내부 전극을 포함하는 바디; 및
    상기 바디의 외부에 배치되어 상기 내부 전극과 연결되며, 도전성 금속, 글라스, 상기 도전성 금속보다 융점이 낮은 저융점 금속 및 기공을 포함하는 제1 전극층과, 상기 제1 전극층을 커버하며 도전성 금속, 글라스 및 기공을 포함하는 제2 전극층을 포함하는 외부 전극; 을 포함하고,
    상기 제1 전극층은 상기 제2 전극층보다 기공율이 높은
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 전극층과 상기 내부 전극의 계면에는 금속 간 화합물이 배치된
    적층형 전자 부품.
  3. 제2항에 있어서,
    상기 금속 간 화합물은 Ni-Sn-Cu계 금속 간 화합물인
    적층형 전자 부품.
  4. 제2항에 있어서,
    상기 금속 간 화합물은 상기 제1 전극층의 일부 및 상기 내부 전극의 일부를 포함하는 영역에 형성된
    적층형 전자 부품.
  5. 제1항에 있어서,
    상기 저융점 금속은 Sn계 금속을 포함하는
    적층형 전자 부품.
  6. 제5항에 있어서,
    상기 제1 전극층에 포함되는 도전성 금속 및 Sn계 금속의 질량의 합에 대한 상기 Sn계 금속의 질량의 비율은 2.5% 이상 20% 이하인
    적층형 전자 부품.
  7. 제5항에 있어서,
    상기 Sn계 금속은 Sn-Ag-Cu계 금속인
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 제1 전극층의 기공율은 상기 제2 전극층의 기공율에 대해 3.25배 초과 26.95배 이하의 범위를 만족하는
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 제1 전극층의 기공율은 3.19% 이상 9.97% 이하인
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 제2 전극층의 기공율은 0.37% 이상 1.16% 이하인
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 제2 전극층은 상기 저융점 금속을 더 포함하되,
    상기 제1 전극층에 포함된 저융점 금속의 비율이 상기 제2 전극층에 포함된 저융점 금속의 비율보다 높은
    적층형 전자 부품.
  12. 제1항에 있어서,
    상기 도전성 금속은 Cu를 포함하는
    적층형 전자 부품.
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