KR20230064236A - 적층형 커패시터 - Google Patents

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KR20230064236A
KR20230064236A KR1020210149608A KR20210149608A KR20230064236A KR 20230064236 A KR20230064236 A KR 20230064236A KR 1020210149608 A KR1020210149608 A KR 1020210149608A KR 20210149608 A KR20210149608 A KR 20210149608A KR 20230064236 A KR20230064236 A KR 20230064236A
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구본석
김정민
한지혜
박혜진
이상욱
최홍제
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 유전체층 및 제1 및 제2 내부 전극을 포함하는 바디와, 상기 바디의 외측에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 바디 상에 배치되며, 제1 금속간 화합물 및 유리를 포함하는 전극층 및 상기 전극층 상에 배치되며, 복수의 금속 입자 및 수지를 포함하는 도전성 수지층을 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYER CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.
최근에는 전자 기기의 소형화 및 고성능화에 따라 적층형 커패시터 또한 소형화 및 고용량화 되는 추세이며, 이런 흐름에 따라 적층형 커패시터의 고신뢰성을 확보하는 중요도가 높아지고 있다.
이러한 적층형 커패시터의 고신뢰성을 확보하기 위한 방안으로, 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 스트레스에 의해 발생하는 크랙(crack) 발생을 방지하기 위해, 외부 전극에 도전성 수지층을 적용하고 있다.
이러한 도전성 수지층은 적층형 커패시터의 외부 전극의 소결 전극층과 도금층 사이를 전기적 및 기계적으로 접합시켜주는 역할을 하고, 회로 기판 실장 중에 공정 온도에 따른 기계적 및 열적 응력 및 기판의 휨 충격으로부터 적층형 커패시터를 보호하는 역할을 한다.
그러나 종래의 적층형 커패시터의 경우에는 내습신뢰성 열화를 방지하기 위해 소결 전극층을 두껍게 형성한 후, 상기 소결 전극층 상에 도전성 수지층을 형성함으로써 적층형 커패시터의 소형화 측면에서 한계가 존재하였다.
또한, 도전성 수지층의 경우 도전성을 가지는 금속 입자가 도전성 수지층 내에 분산되어 있는 형태로 존재하기 때문에 소결 전극층과의 밀착력이 약해 계면에 들뜸이 발생할 수 있는 문제점이 존재하였다.
또한, 도전성 수지층의 경우 도전성을 가지는 금속 입자가 도전성 수지층 내에 분산되어 있는 형태로 존재하기 때문에 전기 전도성이 약해 소결 전극층과 도전성 수지층 사이의 전기적 연결성이 저하된다는 문제점이 존재하였다.
본 발명의 여러 목적 중 하나는 내습 신뢰성을 확보하기 위해 소결 전극층을 두껍게 형성함에 따라 적층형 커패시터의 외부 전극이 지나치게 두꺼워지는 문제를 해결하여 적층형 커패시터를 소형화하기 위함이다.
본 발명의 여러 목적 중 하나는 적층형 커패시터의 기계적 결합력을 향상시켜 계면에 들뜸이 발생하는 것을 방지하기 위함이다.
본 발명의 여러 목적 중 하나는 적층형 커패시터의 전기적 연결성을 확보하여 전기 전도성이 약한 문제를 해결하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는 유전체층 및 제1 및 제2 내부 전극을 포함하는 바디와, 상기 바디의 외측에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 바디 상에 배치되며, 제1 금속간 화합물 및 유리를 포함하는 전극층 및 상기 전극층 상에 배치되며, 복수의 금속 입자 및 수지를 포함하는 도전성 수지층을 포함하는 적층형 커패시터를 제공한다.
본 발명의 여러 효과 중 하나는 소결 전극층의 두께를 얇게 형성하면서도 내습 신뢰성을 확보하여 적층형 커패시터를 소형화하는 것이다.
본 발명의 여러 효과 중 하나는 적층형 커패시터의 기계적 결합력을 향상시켜 계면에 들뜸이 발생하는 것을 억제하는 것이다.
본 발명의 여러 효과 중 하나는 적층형 커패시터의 전기적 연결성을 확보하여 전기 전도성이 약한 문제를 해결하는 것이다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 도 2의 B 영역을 확대하여 나타낸 확대도이다.
도 5는 본 발명의 일 실시예를 나타내는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 6은 본 발명의 일 실시예를 나타내는 도 2의 B 영역 확대도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시형태에 따른 적층형 커패시터에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 커패시터(100)는 유전체층(111) 및 제1 및 제2 내부 전극(121, 122)을 포함하는 바디(110)와, 상기 바디의 외측에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극(130) 및 상기 제2 내부 전극과 연결되는 제2 외부 전극(140)을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 바디 상에 배치되며, 제1 금속간 화합물(131a, 141a) 및 유리(131b, 141b)를 포함하는 전극층(131, 141) 및 상기 전극층 상에 배치되며, 복수의 금속 입자(132a, 142a) 및 수지(132b, 142b)를 포함하는 도전성 수지층(132, 142)을 포함한다.
바디(110)는 유전체층(111) 및 제1 및 제2 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축이나 모서리부의 연마로 인해 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 μm 가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하며 용량이 형성되는 용량 형성부(A)와 상기 용량 형성부(A)의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 상하면에 각각 제1 방향 또는 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상부 및 하부 커버부(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브 영역의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상부 및 하부 커버부(112, 113)는 각각 25μm 이하의 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 용량 형성부(A)의 측면에는 마진부(114, 115)가 배치될 수 있다. 마진부(114, 115)는 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 제3 방향 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 제1 및 제3방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극(121, 122)이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 양측면에 제3 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
마진부(114, 115)의 두께는, 예를 들어, 20μm 이하의 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있으며, 제1 내부 전극(121)과 제2 내부 전극(122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 인쇄하여 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 바디(110)의 제3 및 제4 면(3,4)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다. 내부 전극용 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
따라서, 제1 내부 전극(121)은 제3 면(3)에서 제1 외부 전극(130)과 접촉하여 전기적으로 연결되며, 제2 내부 전극(122)은 제4 면(4)에서 제2 외부 전극(140)과 접촉하여 전기적으로 연결될 수 있다.
제1 및 제2 외부 전극(130, 140)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있으며, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 μm의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 외부 전극(130, 140)은 상기 바디 상에 배치되며, 제1 금속간 화합물(131a, 141a) 및 유리(131b, 141b)를 포함하는 전극층(131, 141) 및 상기 전극층 상에 배치되며, 복수의 금속 입자(132a, 142a) 및 수지(132b, 142b)를 포함하는 도전성 수지층(132, 142)을 포함할 수 있다.
전극층(131, 141)은 제1 금속간 화합물(131a, 141a) 및 유리(131b, 141b)를 포함하며, 제1 및 제2 내부 전극(121, 122)과 직접적으로 연결되어 외부 전극과 내부 전극 간 전기적 도통을 확보한다.
즉, 전극층(131, 141)은 바디(110)의 제3 면 및 제4 면(3, 4)에 배치되어, 바디(110)의 제3 면 및 제4 면(3, 4)을 통해 교대로 노출된 제1 및 제2 내부 전극(121, 122)과 각각 접촉되어 전기적으로 연결됨으로써 제1 및 제2 외부 전극(130, 140)과 제1 및 제2 내부 전극(121, 122) 간의 전기적 도통을 확보한다.
유리(131b, 141b)는 전극층(131, 141)을 형성하는 도전성 페이스트에 포함된 금속 성분이 소결 과정에서 수축될 때 빈공간을 채워줌과 동시에 상기 외부 전극과 상기 바디의 결합력을 부여하는 역할을 수행한다.
또한, 유리(131b, 141b)는 도전성 페이스트에 포함된 금속 성분이 소결 과정에서 수축될 때 빈공간을 채워줌으로써 전극층(131, 141)의 치밀도를 높일 수 있다.
상기 유리(131b, 141b)가 전극층(131, 141)의 치밀도를 높임으로써 도금액 및/또는 외부 수분의 침투를 효과적으로 억제할 수 있다.
유리(131b, 141b)는 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
제1 금속간 화합물(131a, 141a)은 금속 성분으로 구리(Cu), 니켈(Ni) 또는 이들의 합금 중에서 선택되는 1종 및 유리를 포함하는 도전성 페이스트를 바디(110) 상에 도포하고 소결하여 전극층(131, 141)을 형성할 때, 상기 도전성 페이스트에 더 포함된 저융점 금속과 상호 반응하여 형성될 수 있다.
또는, 저융점 금속을 포함하는 도전성 수지 조성물을 도포 및 건조하고 경화 열처리하여 도전성 수지층(132, 142)을 형성하는 과정에서 상기 도전성 페이스트에 포함된 금속 성분과 상기 도전성 수지 조성물에 포함된 저융점 금속이 상호 반응하여 형성될 수 있다.
제1 금속간 화합물(131a, 141a)은 구리-주석(Cu-Sn) 및 니켈-주석(Ni-Sn) 금속간 화합물 중 적어도 어느 하나를 포함할 수 있다.
즉, 전극층(131, 141)을 형성하는 도전성 페이스트에 포함된 금속 성분인 구리(Cu), 니켈(Ni) 및 이들의 합금 중에서 선택되는 1종과, 상기 도전성 페이스트에 포함된 저융점 금속인 주석(Sn) 또는 도전성 수지층을 형성하는 도전성 수지 조성물에 포함된 저융점 금속인 주석(Sn)이 상호 반응하여 구리-주석(Cu-Sn) 및 니켈-주석(Ni-Sn) 금속간 화합물 중 적어도 어느 하나가 형성될 수 있다.
전극층(131, 141)을 형성하는 도전성 페이스트에 포함된 금속 입자로 구리(Cu)가 포함되는 경우, 제1 금속간 화합물(131a, 141a)은 구리-주석(Cu-Sn) 금속간 화합물을 포함할 수 있으며, 상기 구리-주석(Cu-Sn) 금속간 화합물은 Cu6Sn5 및 Cu3Sn 중 적어도 어느 하나를 포함할 수 있다.
전극층(131, 141)을 형성하는 도전성 페이스트에 포함된 금속 입자로 니켈(Ni)이 포함되는 경우, 제1 금속간 화합물(131a, 141a)은 니켈-주석(Ni-Sn) 금속간 화합물을 포함할 수 있으며, 상기 니켈-주석(Ni-Sn) 금속간 화합물은 Ni3Sn을 포함할 수 있다.
또한, 전극층(131, 141)을 형성하는 도전성 페이스트에 포함된 금속 입자로 구리(Cu) 및 니켈(Ni)을 포함되는 경우, 제1 금속간 화합물(131a, 141a)은 Cu6Sn5, Cu3Sn 및 Ni3Sn 중 적어도 어느 하나를 포함할 수 있다.
종래의 도전성 수지층(132, 142)은 복수의 금속 입자(132a, 142a)가 수지(132b, 142b) 내에서 분산된 형태로 존재하므로, 전극층(131, 141)과 도전성 수지층(132, 142) 사이의 성분 차이로 인하여 도금액 및/또는 외부 수분 침투에 취약한 문제점이 있었다.
또한, 외부 수분 침투에 취약한 문제점을 보완하기 위해선 전극층(131, 141)의 두께를 일정 수준 이상으로 형성하여야 하고, 이에 따라 외부 전극(130, 140)의 두께가 증가하여 적층형 커패시터(100)의 사이즈가 증가하는 문제가 발생하였다.
본 발명의 일 실시형태에 따르면, 전극층(131, 141)은 제1 금속간 화합물(131a, 141a)을 포함하고, 이에 따라 전극층(131, 141)과 도전성 수지층(132, 142) 사이의 충분한 결합력을 확보할 수 있어 계면에서의 들뜸 등을 방지할 수 있다.
또한, 전극층(131, 141)은 제1 금속간 화합물(131a, 141a)을 포함함으로써 전극층(131, 141)과 도전성 수지층(132, 142) 사이의 도금액 및/또는 외부 수분 침투를 방지할 수 있어 적층형 커패시터(100)의 내습 신뢰성을 향상시킬 수 있다.
제1 금속간 화합물(131a, 141a)은 전술한 바와 같이, 상기 전극층을 형성하는 도전성 페이스트에 포함된 금속 성분과 상기 도전성 수지층을 형성하는 도전성 수지 조성물에 포함된 저융점 금속이 상호 반응하여 형성된 금속간 화합물(Intermetallic Compound)일 수 있다.
특히, 제1 금속간 화합물(131a, 141a)은 상기 저융점 금속이 상기 도전성 수지 조성물의 경화 열처리 과정에서 전극층(131, 141)으로 확산되면서 형성될 수 있다.
이에 따라, 제1 금속간 화합물(131a, 141a)은 전극층(131, 141)과 도전성 수지층(132, 142) 사이의 계면에서부터 형성될 수 있으며, 경화 열처리 조건에 따라 전극층(131, 141)에 포함된 모든 금속 성분이 상기 저융점 금속과 반응할 수 있다.
즉, 전극층(131, 141)은 제1 금속간 화합물(131a, 141a) 및 유리(131b, 141b)만으로 이루어질 수 있다. 다만, 전술한 바와 같이, 상기 도전성 페이스트에 포함된 주석(Sn)과 상호 반응하여 형성될 수 있음은 물론이다.
이처럼, 전극층(131, 141)에 포함된 금속 성분이 상기 저융점 금속과 충분히 반응하는 경우, 보다 바람직하게는 전극층(131, 141)에 포함된 금속 성분이 상기 저융점 금속과 모두 반응하는 경우, 상기 전극층(131, 141)에 포함된 금속 성분과 상기 저융점 금속간의 금속-금속 결합력이 더욱 향상되어 전극층(131, 141) 및 도전성 수지층(132, 142) 사이 계면의 들뜸 등이 발생하는 것을 억제할 수 있다.
또한, 전극층(131, 141)에 제1 금속간 화합물(131a, 141a)이 형성됨으로써 적층형 커패시터(100)의 내습 신뢰성이 향상되고, 휨 강도 등의 기계적인 응력에 대한 저항성 및 내화학성 특성을 향상시킬 수 있다.
추가적으로 전극층(131, 141)에 포함된 금속 성분이 상기 저융점 금속과 충분히 반응하는 경우, 보다 바람직하게는 전극층(131, 141)에 포함된 금속 성분이 상기 저융점 금속과 모두 반응하는 경우, 전극층(131, 141)의 두께를 얇게 형성하더라도 적층형 커패시터(100)의 내습 신뢰성이 더욱 향상될 수 있다. 즉, 내습 신뢰성을 확보하면서도 적층형 커패시터(100)를 더욱 소형화할 수 있다.
본 발명의 일 실시예에서, 전극층(131, 141)의 두께는 1 내지 15μm 일 수 있다. 전극층(131, 141)의 두께가 상기 범위 내에 속하더라도 적층형 커패시터(100)의 내습 신뢰성은 종래에 비해 개선될 수 있다. 이에 따라 적층형 커패시터(100)를 용이하게 소형화할 수 있다.
본 발명의 일 실시예에서, 상기 제1 금속간 화합물(131a, 141a)은 상기 제1 및 제2 내부 전극(121, 122)과 직접적으로 접촉될 수 있다.
전극층(131, 141)에 포함된 금속 성분이 상기 저융점 금속과 충분히 반응하는 경우, 보다 바람직하게는 전극층(131, 141)에 포함된 금속 성분이 상기 저융점 금속과 모두 반응하여 제1 금속간 화합물(131a, 141a)을 형성하는 경우, 도 4와 같이, 상기 제1 금속간 화합물(131a, 141a)이 상기 제1 및 제2 내부 전극(121, 122)과 직접적으로 접촉되어 전기적으로 연결될 수 있다.
상기 제1 금속간 화합물(131a, 141a)이 상기 제1 및 제2 내부 전극(121, 122)과 직접적으로 접촉되는 경우, 제1 금속간 화합물(131a, 141a)과 제1 및 제2 내부 전극(121, 122) 간의 금속-금속 결합력에 의해 적층형 커패시터(100)의 기계적 결합력이 향상될 수 있다. 이에 따라, 전극층(131, 141)의 고착 강도가 향상될 수 있다.
본 발명의 일 실시예에서, 전극층(131, 141)은 바디(110)의 제3 면 및 제4 면(3, 4)에 배치될 수 있다. 즉, 전극층(131, 141)이 바디(110)의 제3 면 및 제4 면(3, 4)에만 배치될 수 있다.
전극층(131, 141)이 바디(110)의 제3 면 및 제4 면(3, 4)에만 배치되는 경우, 적층형 커패시터(100)의 휨 강도 및 ESR 등을 더욱 향상시킬 수 있다. 또한, 적층형 커패시터(100)를 용이하게 소형화시킬 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에서, 전극층(231, 241)은 바디(210)의 제3면 및 제4 면에 배치되고, 바디(210)의 제1, 제2, 제5 및 제6 면의 일부까지 연장될 수 있다.
상기 전극층이 바디(210)의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 경우, 적층 세라믹 커패시터(200)의 고착 강도 및 내부식성 등을 더욱 향상시킬 수 있다.
도 4의 B 영역은 제1 외부 전극(130)의 단부를 확대하여 도시하였으나, 제1 외부 전극(130)은 제1 내부 전극(121)과 전기적으로 접속하며, 제2 외부 전극(140)은 제2 내부 전극(122)과 접속하는 차이가 있을 뿐, 제1 외부 전극(130)과 제2 외부 전극(140)의 구성은 유사하므로, 이하 제1 외부 전극(130)을　기준으로　설명하나　이는 제2 외부 전극(140)에 관한 설명을 포함하는 것으로 본다.
도전성 수지층(132)은 상기 전극층 상에 배치되며, 복수의 금속 입자(132a) 및 수지(132b)를 포함한다.
수지(132b)는 전기 절연성을 가지는 열경화성 수지를 포함할 수 있다. 이때, 상기 열경화성 수지는 예컨대 에폭시 수지일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 도전성 수지층(132)은 전극층(131, 141)과 도전성 수지층(132) 상에 형성되는 도금층을 전기적 및 기계적으로 접합시켜주는 역할을 하며, 적층형 커패시터(100)를 기판에 실장할 때 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 크랙(crack)이 발생하는 것을 방지하고, 기판의 휨 충격으로부터 적층형 커패시터(100)를 보호하는 역할을 할 수 있다.
이때, 도전성 수지층(132)은 전극층(131) 상에 수지(132b)에 복수의 금속 입자(132a)가 분산된 도전성 수지 조성물을 도포하고 건조 및 경화 열처리 공정을 거쳐 형성될 수 있다.
따라서, 종래의 소성에 의해 외부 전극을 형성하는 방법과 달리 금속 입자(132a)가 완전히 용융되지 않아 수지(132b) 내에 랜덤 분포로 분산된 형태로 존재하여 도전성 수지층(132) 내에 포함될 수 있다.
상기 복수의 금속 입자(132a)는 구리(Cu), 은(Ag), 은(Ag)이 코팅된 구리(Cu) 및 주석(Sn)이 코팅된 구리(Cu) 중 적어도 어느 하나를 포함할 수 있다.
복수의 금속 입자(132a)의 크기는 0.5 내지 3 μm 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도전성 수지층(132)에 포함되는 복수의 금속 입자(132a)는 구형뿐만 아니라, 플레이크(flake)형의 금속 입자로만 이루어질 수 있음은 물론이며, 도 6에 도시된 바와 같이 구형 금속 입자와 플레이크형 금속 입자의 혼합형으로 이루어질 수 있다.
본 발명의 일 실시예에서, 상기 도전성 수지층(132)은 복수의 금속 입자(132a)를 연결하는 도전성 연결부(132c)를 더 포함하고, 상기 도전성 연결부(132c)는 상기 수지(132b)의 경화 온도 보다 낮은 융점을 가지는 저융점 금속을 포함할 수 있다.
도전성 연결부(132c)는 수지(132b)의 경화 온도 보다 낮은 융점을 가지는 저융점 금속을 포함하고, 복수의 금속 입자(132a)를 둘러싸 서로 연결하는 역할을 수행하며, 이에 바디(110) 내부의 응력을 최소화시키고, 고온 부하와 내습 부하 특성을 향상시킬 수 있다.
이러한 도전성 연결부(132c)는 도전성 수지층(132)의 전기 전도도를 증가시켜 도전성 수지층(132)의 저항을 낮추는 역할을 수행할 수 있다.
이때, 도전성 연결부(132c)에 포함되는 저융점 금속은 상기 수지(132b)의 경화 온도 보다 낮은 융점을 가질 수 있다. 도전성 연결부(132c)에 포함되는 저융점 금속의 융점은 300℃ 이하일 수 있으나, 본 발명의 이에 한정되는 것은 아니다.
도전성 연결부(132c)에 포함되는 저융점 금속은 주석(Sn) 또는 주석(Sn) 합금일 수 있으며, 주석(Sn)은 수지(132b)의 경화 온도보다 낮은 융점을 갖기 때문에, 건조 및 경화 열처리 공정을 거치는 과정에서 용융되어 도전성 연결부(132c)가 복수의 금속 입자(132a)를 커버하게 된다.
한편, 복수의 금속 입자(132a)는 도전성 연결부(132c)에 포함된 저융점 금속과 모두 반응하는 경우 도전성 수지층(132) 내에 존재하지 않을 수 있다. 즉. 도전성 수지층(132)이 도전성 연결부(132b) 및 수지(132c)를 포함하고, 금속 입자(132a)를 포함하지 않을 수 있다.
반대로, 도전성 수지층(132)이 금속 입자(132a) 및 수지(132b)를 포함하고, 도전성 연결부(132c)를 포함하지 않을 수 있음은 물론이다.
본 발명의 일 실시예에서, 도전성 연결부(132c)는 제2 금속간 화합물을 더 포함할 수 있다.
제2 금속간 화합물은 도전성 수지층(141)을 형성하는 도전성 수지 조성물에 포함된 구리(Cu), 은(Ag), 은(Ag)이 코팅된 구리(Cu) 및 주석(Sn)이 코팅된 구리(Cu) 중 적어도 어느 하나가 저융점 금속 입자인 주석(Sn)과 반응하여 형성된 금속간 화합물일 수 있다.
이에 따라, 도전성 연결부(132c)에 포함되는 제2 금속간 화합물은 Ag3Sn, Cu3Sn 및 Cu6Sn5 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 도전성 연결부(132c)의 적어도 일부는 상기 전극층(131)의 적어도 일부와 직접적으로 접촉될 수 있다. 이로써 전극층(131)과 도전성 수지층(132) 간의 전기적 연결성을 더욱 향상시킬 수 있으며, 전극층(131)에 포함된 제1 금속간 화합물(131a)과의 금속간 결합에 의해 기계적 결합력이 향상되어 계면에서의 들뜸 등이 발생하는 것을 억제할 수 있다.
본 발명의 일 실시예에서, 제1 및 제2 외부 전극(130, 140)은 상기 도전성 수지층(132, 142) 상에 배치되는 도금층을 더 포함할 수 있다.
상기 도금층은 적층형 커패시터(100)의 실장 특성을 향상시키는 역할을 수행한다. 상기 도금층은 Ni, Sn, Cu, Pd 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 복수의 층으로 이루어질 수도 있다.
이때, 도전성 연결부(132c)의 적어도 일부는 상기 도금층의 적어도 일부 및 상기 전극층(131)의 적어도 일부와 직접적으로 접촉될 수 있다. 이로써 상기 도금층, 도전성 수지층(132) 및 전극층(131) 간의 전기적 연결성 및 기계적 결합력을 더욱 향상시킬 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에서, 상기 도금층은 도전성 수지층(132) 상에 순서대로 적층하여 형성되는 니켈(Ni) 도금층(133) 및 주석(Sn) 도금층(134)을 포함할 수 있다.
이때, 니켈 도금층(133)은 도전성 수지층(132)의 수지(132b) 및 도전성 연결부(132c)와 접촉된다. 니켈 도금층(133)은 적층형 커패시터(100)를 실장할 때, 솔더(solder)의 용해를 방지하는 역할을 수행한다.
또한, 니켈 도금층(133) 상에 형성된 주석 도금층(134)은, 적층형 커패시터(100)를 실장할 때 솔더의 젖음성을 양호하게 하는 역할을 수행한다.
도전성 수지층(132)과 함께, 니켈 도금층(133) 및 주석 도금층(134)은 외부 수분의 침투를 방지하는 역할도 수행함으로써 적층형 커패시터(100)의 내습 신뢰성을 더욱 향상시킬 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층형 커패시터를 제조하는 방법에 대하여 구체적으로 설명하나, 본 발명이 이에 제한되는 것은 아니며, 본 실시 형태의 적층형 커패시터의 제조 방법에 관한 설명 중 상술한 적층형 커패시터에서의 설명과 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시 형태에 따른 적층형 커패시터를 제조하는 방법은, 우선 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층 및 커버를 형성할 수 있다.
상기 세라믹 그린 시트는 세라믹 분말, 바인더 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법 등으로 수 μm의 두께를 가지는 시트(sheet)형으로 제작한 것이다.
다음으로, 상기 그린 시트 상에 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 등의 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 스크린 인쇄 공법 등으로 도포하여 내부 전극을 형성한다.
이후, 내부 전극이 인쇄된 그린 시트를 복수 층 적층하고 적층체의 상하 면에 내부 전극이 인쇄되지 않은 그린 시트를 복수 층 적층한 뒤 소성하여 바디를 마련할 수 있다. 이때, 상기 내부 전극은 서로 다른 극성을 가지는 제1 및 제2 내부 전극으로 이루어질 수 있다.
즉, 상기 바디는 유전체층, 제1 및 제2 내부 전극 및 커버를 포함한다. 상기 유전체층은 내부 전극이 인쇄된 그린 시트를 소성하여 형성되는 것이고, 상기 커버는 내부 전극이 인쇄되지 않은 그린 시트를 소성하여 형성되는 것이다.
다음으로, 상기 바디의 일면 및 타면에 전극층을 형성한다.
상기 전극층은 구리(Cu), 니켈(Ni) 또는 이들의 합금 및 유리를 포함하는 도전성 페이스트를 상기 바디의 일면 및 타면에 도포함으로써 형성할 수 있다. 또한, 상기 도전성 페이스트는 주석(Sn)을 더 포함할 수 있다.
상기 전극층을 형성하는 방법은 딥핑 방법에 의해 형성할 수 있으나, 이에 제한되는 것은 아니고 시트를 부착 또는 전사하는 방법 혹은 무전해 도금법 또는 스퍼터링 공법을 이용하여 전극층을 형성할 수 있다.
특히, 상기 전극층은 상기 바디의 제3 면 및 제4 면에 배치될 수 있으며, 전극층을 제3 면 및 제4 면에 형성하기 위해 시트를 부착하는 방법을 채택할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 전극층은 상기 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장될 수 있으며, 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장된 전극층을 형성하기 위해 도전성 페이스트를 딥핑하는 방법을 채택할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 페이스트를 도포 및 건조한 후, 이를 소성함으로써 상기 전극층이 형성될 수 있다. 이때, 상기 도전성 페이스트에 포함된 주석(Sn)과 상기 전극층에 포함된 구리(Cu), 니켈(Ni) 또는 이들의 합금이 상호 반응할 수 있다. 이에 따라, 상기 전극층에는 제1 금속간 화합물이 형성될 수 있다.
다음으로, 전극층 상에 복수의 금속 입자 및 수지를 포함하는 도전성 수지 조성물을 도포 및 건조한 후, 경화 열처리하여 복수의 금속 입자 및 수지를 포함하는 도전성 수지층을 형성할 수 있다.
상기 도전성 수지 조성물은 금속 입자로 구리, 은, 은이 코팅된 구리 및 주석이 코팅된 구리 중에서 선택된 1종 이상을 포함할 수 있다.
상기 열경화성 수지는 예를 들어 에폭시 수지를 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니고, 예컨대 비스페놀 A 수지, 글리콜 에폭시 수지, 노블락 에폭시 수지 또는 이들의 유도체 중 분자량이 작아 상온에서 액상인 수지일 수 있다.
이때, 상기 도전성 수지 조성물은 상기 수지의 경화 온도 보다 낮은 융점을 가지는 저융점 금속을 포함할 수 있다.
저융점 금속 입자로는 Sn계 솔더 분말을 포함할 수 있고, 상기 금속 입자, Sn계 솔더 분말, 산화막 제거제 및 4 내지 15 wt%의 열경화성 수지를 혼합한 후, 3-롤 밀(3-roll mill)을 이용하여 분산시킴으로써 제조할 수 있다.
Sn계 솔더 분말로는 Sn, Sn96.5Ag3.0Cu0.5, Sn42Bi58　및 Sn72Bi28　중에서 선택된 1종 이상을 포함할 수 있으며, 상기 금속 입자의 크기는 0.5 내지 3 μm 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 수지 조성물을 도포하고 경화하는 단계에서, 도전성 수지 조성물에 포함된 저융점 금속이 용융하여 상기 전극층 상에 포함된 금속 성분과 반응할 수 있다. 이에 따라, 상기 전극층에는 제1 금속간 화합물이 형성될 수 있다.
특히, 경화 열처리 온도, 경화 열처리 시간 등 경화 조건에 따라 상기 전극층 내에 포함된 모든 금속 성분이 상기 저융점 금속과 반응하여 상기 제1 금속간 화합물이 형성될 수 있다. 이 경우, 상기 전극층에는 제1 금속간 화합물 및 유리만으로 이루어질 수 있으며, 상기 금속간 화합물을 이루지 않는 금속 성분이 존재하지 않을 수 있다.
상기 경화 조건은 경화 열처리 시 승온 속도가 높을수록, 질소(N2) 분위기에서 경화될수록, 등온 열처리 시간이 길수록 상기 금속간 화합물이 충분히 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 상기 금속간 화합물이 충분히 형성될 수 있는 경화 조건이라면 족하다.
또한, 상기 도전성 연결부는 도전성 수지층(141)을 형성하는 도전성 수지 조성물에 포함된 상기 금속 입자와 저융점 금속 입자가 상호 반응하여 형성된 제2 금속간 화합물을 포함할 수 있다.
상기 금속 입자는 구리(Cu), 은(Ag), 은(Ag)이 코팅된 구리(Cu) 및 주석(Sn)이 코팅된 구리(Cu) 중 적어도 어느 하나를 포함할 수 있으며, 저융점 금속 입자는 Sn계 솔더 분말일 수 있다.
또한, 상기 도전성 수지층 상에 도금층을 형성하는 단계를 더 포함할 수 있으며, 예를 들어 도전성 수지층 상에 니켈 도금층을 형성하고, 니켈 도금층 상에 주석 도금층을 형성할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200: 적층형 커패시터
110, 210: 바디
111, 211: 유전체층
112, 212: 상부 커버부
113, 213: 하부 커버부
114, 115: 마진부
121, 221: 제1 내부 전극
122, 222: 제2 내부 전극
130, 230: 제1 외부 전극
140, 240: 제2 외부 전극
131, 141, 231, 241: 전극층
131a, 141a: 제1 금속간 화합물
131b, 141b: 유리
132, 142, 232, 242: 도전성 수지층
132a, 142a: 금속 입자
132b, 142b: 수지
132c, 142c: 도전성 연결부
133, 143, 233, 243: 니켈 도금층
134, 144, 234, 244: 주석 도금층

Claims (14)

  1. 유전체층 및 제1 및 제2 내부 전극을 포함하는 바디와, 상기 바디의 외측에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하며,
    상기 제1 및 제2 외부 전극은,
    상기 바디 상에 배치되며, 제1 금속간 화합물 및 유리를 포함하는 전극층; 및
    상기 전극층 상에 배치되며, 복수의 금속 입자 및 수지를 포함하는 도전성 수지층;을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 도전성 수지층은 복수의 금속 입자를 연결하는 도전성 연결부;를 더 포함하고,
    상기 도전성 연결부는 상기 수지의 경화 온도 보다 낮은 융점을 가지는 저융점 금속을 포함하는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제1 금속간 화합물은 Cu6Sn5, Cu3Sn, 및 Ni3Sn 중 적어도 어느 하나를 포함하는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 금속간 화합물은 상기 제1 및 제2 내부 전극과 직접적으로 접촉되는 적층형 커패시터.
  5. 제2항에 있어서,
    상기 도전성 연결부는 제2 금속간 화합물을 더 포함하는 적층형 커패시터.
  6. 제5항에 있어서,
    상기 도전성 연결부에 포함되는 제2 금속간 화합물은 Ag3Sn, Cu3Sn 및 Cu5Sn5 중 적어도 어느 하나를 포함하는 적층형 커패시터.
  7. 제2항에 있어서,
    상기 도전성 연결부의 적어도 일부는 상기 전극층의 적어도 일부와 직접적으로 접촉되는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 전극층의 두께는 1 내지 15 μm 인 적층형 커패시터.
  9. 제1항에 있어서,
    상기 바디는 상기 제1 및 제2 내부 전극의 적층 방향으로 서로 대향하는 제1면 및 제2면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고,
    상기 전극층은 상기 바디의 제3 면 및 제4 면에 배치되는 적층형 커패시터.
  10. 제9항에 있어서,
    상기 전극층은 상기 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 적층형 커패시터.
  11. 제1항에 있어서,
    상기 도전성 수지층에 포함된 금속 입자는 구리(Cu), 은(Ag), 은(Ag)이 코팅된 구리(Cu) 및 주석(Sn)이 코팅된 구리(Cu) 중 적어도 어느 하나를 포함하는 적층형 커패시터.
  12. 제2항에 있어서,
    상기 도전성 연결부에 포함되는 저융점 금속은 주석(Sn) 또는 주석(Sn)합금인 적층형 커패시터.
  13. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 도전성 수지층 상에 배치되는 도금층을 더 포함하는 적층형 커패시터.
  14. 제13항에 있어서,
    상기 도금층은 상기 도전성 수지층 상에 순서대로 적층하여 형성되는 니켈(Ni) 도금층 및 주석(Sn) 도금층을 포함하는 적층형 커패시터.

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