KR102212642B1 - 적층형 커패시터 - Google Patents

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Abstract

본 발명은, 바디에서 내부 전극이 노출되는 면에 외부 전극의 도전성 수지층이 배치되고, 상기 도전성 수지층의 도전성 연결부 및 상기 내부 전극과 접촉되는 금속간 화합물을 포함하며, 상기 도전성 연결부는, 상기 복수의 금속 입자와 상기 제2 전극층에 접촉됨으로써, 적층 세라믹 커패시터의 ESR(등가직렬저항: Equivalent Series Resistance)를 저감시키고, 휨 강도 및 신뢰성을 향상시킬 수 있는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.
최근에는 전자 기기의 소형화 및 고성능화에 따라 적층형 커패시터 또한 소형화 및 고용량화 되는 추세이며, 이런 흐름에 따라 적층형 커패시터의 고신뢰성을 확보하는 중요도가 높아지고 있다.
이러한 적층형 커패시터의 고신뢰성을 확보하기 위한 방안으로, 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 스트레스에 의해 발생하는 크랙(crack) 발생을 방지하기 위해, 외부 전극에 도전성 수지층을 적용하는 기술이 개시되어 있다.
이러한 도전성 수지층은 적층형 커패시터의 외부 전극의 소결 전극층과 도금층 사이를 전기적 및 기계적으로 접합시켜주는 역할을 하고, 회로 기판 실장 중에 공정 온도에 따른 기계적 및 열적 응력 및 기판의 휨 충격으로부터 적층형 커패시터를 보호하는 역할을 더 한다.
종래에는 도전성 수지층이 가지고 있는 낮은 전기적 및 기계적 접합력으로 인하여 소결 전극층을 적용하여 내부 전극과의 전기적 및 기계적 접합력을 확보한 후 소결 전극층 위에 도전성 수지층을 형성한다.
그러나, 이와 같은 구조에서는 소결 전극층으로 인하여 크랙(crack)이 발생하고, 온도에 따른 기계적 및 열적 응력과 기판의 휨 충격으로부터 적층형 커패시터를 보호하는 역할에 한계가 있다.
또한, 종래 구조에서 도전성 수지층을 소결 전극층 없이 내부 전극에 바로 적용하게 되면 전기적 및 기계력 접합력이 감소하게 되므로 용량이 감소하고 ESR(등가직렬저항: Equivalent Series Resistance)이 증가게 되는 문제가 발생할 수 있다.
일본공개특허 제2005-051226호 일본등록특허 제5104313호
본 발명의 목적은 도전성 수지층을 1차 외부전극층으로 적용하여 내부 전극과 도전성 수지층 사이의 전기적 및 기계적 접합력을 향상시켜 용량을 확보하고 등가직렬저항(Equivalent series resistance, ESR)을 저감시키는 동시에 신뢰성을 향상시킬 수 있는 적층형 커패시터를 제공하는 것이다.
본 발명의 일 측면은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제3 및 제4 면에는 상기 제1 및 제2 내부 전극의 일 단부가 각각 노출되도록 상하로 배치된 유전체층 사이에 복수의 제1 및 제2 홈부가 형성되는 바디; 상기 제1 및 제2 홈부 내에 배치되며, 상기 제1 및 제2 내부 전극의 일 단부와 각각 접속되는 금속간 화합물; 및 상기 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 바디의 제3 및 제4 면에 각각 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸고 상기 금속간 화합물과 접촉하는 도전성 연결부 및 베이스 수지를 포함하는 도전성 수지층; 및 상기 도전성 수지층 상에 배치되며 상기 도전성 연결부와 접촉되는 제1 전극층; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 형태에 의하면, 적층형 커패시터의 용량을 일정 수준으로 확보하고 ESR를 저감시킬 수 있으며, 휨 강도를 향상시킬 수 있으며, 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 2의 A영역을 확대하여 도시한 단면도이다.
도 4는 금속 입자가 플레이크형으로 이루어지는 것을 나타내는 도 2의 A 영역 단면도이다.
도 5는 금속 입자가 구형과 플레이크형의 혼합형으로 이루어지는 것을 나타내는 도 2의 A 영역 단면도이다.
도 6은 에폭시에 구리 입자 및 주석-비스무트 입자가 분산된 것을 도시한 상태도이다.
도 7은 산화막 제거제 또는 열에 의해 구리 입자의 산화막이 제거되는 것을 도시한 상태도이다.
도 8은 산화막 제거제 또는 열에 의해 주석/비스무트 입자의 산화막이 제거되는 것을 도시한 상태도이다.
도 9는 주석/비스무트 입자가 녹아 흐름성을 가지는 것을 도시한 상태도이다.
도 10은 구리 입자와 주석/비스무트 입자가 반응하여 금속간 화합물을 형성하는 것을 도시한 상태도이다.
도 11은 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 "포함"한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
또한, 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미할 수 있는 것으로 문맥에 따라 적절히 해석되어야 한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
적층형 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 나타내는 사시도이고, 도 2는 도 1의 I-I'선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는 바디(110) 및 제1 및 제2 외부 전극(130, 140)을 포함한다.
바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 상기 액티브 영역의 상하 부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
본 발명의 일 실시 형태에서, 바디(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다.
*즉, 바디(110)는, 내부 전극의 배치에 따른 두께 차이 및 모서리부의 연마로 인하여, 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 바디(110)에서, Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 이때, 제1 면(1)은 실장 면이 될 수 있다.
상기 액티브 영역은 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121, 122)이 번갈아 적층되는 구조로 이루어질 수 있다.
또한, 상기 액티브 영역에서, 바디(100)의 제3 및 제4 면(3, 4)에는 제1 및 제2 내부 전극(121, 122)의 일 단부가 각각 노출되도록 상하로 배치된 유전체층(111) 사이에 복수의 제1 및 제2 홈부가 형성된다.
그리고, 상기 제1 및 제2 홈부 내에는 제1 및 제2 내부 전극(121, 122)의 일 단부와 각각 접촉되는 금속간 화합물(150)이 배치된다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분이 금속간 화합물(150)을 통해 제1 및 제2 외부 전극(130, 140)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(130, 140)에 전압을 인가하면 금속간 화합물(150)을 통해 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있으며, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 중 하나이거나, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 본 실시 형태에서, 제1 및 제2 내부 전극(121, 122)이 니켈인 경우 금속간 화합물(150)은 니켈-주석(Ni-Sn)일 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브영역의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 외부 전극(130, 140)은 도전성 수지층(131, 141) 및 도전성 수지층(131, 141) 상에 배치되는 제1 전극층(132, 142)을 각각 포함할 수 있다.
도전성 수지층(131, 141)은 바디(110)의 제3 및 제4 면(3, 4)에서 상기 제1 및 제2 홈부에 형성된 금속간 화합물(150)을 통해 노출되는 제1 및 제2 내부 전극(121, 122)과 각각 접촉되어 연결됨으로써 제1 외부 전극(130)과 제1 내부 전극(121) 간의 전기적 도통 및 제2 외부 전극(140)과 제2 내부 전극(122) 간의 전기적 도통을 확보한다.
이때, 도전성 수지층(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 형성되는 접속부와, 상기 접속부에서 바디(110)의 제1 및 제2 면(1, 2) 중 일부 및 제5 및 제6 면(5, 6)의 일부까지 각각 연장되게 형성되는 밴드부를 각각 포함할 수 있다.
이렇게 바디(110)의 제3 및 제4 면(3, 4) 상에 도전성 수지층(131, 141)을 형성하면 도금액 및 수분 침투 방지 특성을 향상시킬 수 있다.
제1 전극층(132, 142)은 도전성 수지층(131, 141) 상에 배치되며, 도전성 수지층(131, 141)의 후술하는 도전성 연결부와 각각 접촉된다. 이에, 제1 전극층(132, 142)은 도금액 및 수분 침투 방지 특성을 더 향상시킬 수 있다.
또한, 제1 전극층(132, 142)은 금속 성분을 포함할 수 있으며, 상기 금속 성분은 구리(Cu), 주석(Sn), 니켈(Ni), 팔라듐(Pd), 금(Au) 중 하나 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 전극층(132, 142)은 구리를 도금하여 형성하거나 또는 CVD/PVD 등의 박막 증착 공정 등을 통해 형성할 수 있다.
도 3은 도 2의 A 영역을 확대하여 도시한 단면도이다.
상기 A 영역은 제1 외부 전극(130)의 일부를 확대하여 도시하였으나, 제1 외부 전극(130)은 제1 내부 전극(121)과 전기적으로 접속하며, 제2 외부 전극(130)은 제2 내부 전극(122)과 접속하는 차이가 있을 뿐, 제1 외부 전극(130)과 제2 외부 전극(140)의 구성은 유사하므로, 이하 제1 외부 전극(130)을 기준으로 설명하나 이는 제2 외부 전극(140)에 관한 설명을 포함하는 것으로 본다.
도 3에 도시된 바와 같이, 제1 외부 전극(130)의 도전성 수지층(131)은 복수의 금속입자(131a), 금속간 화합물(150)과 접촉하는 도전성 연결부(131b) 및 베이스 수지(131c)를 포함한다.
이러한 도전성 수지층(131)은 금속간 화합물(150)과 제1 전극층(132)을 전기적 및 기계적으로 접합시켜주는 역할을 하며, 적층형 커패시터(100)를 기판에 실장할 때 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 크랙(crack)이 발생하는 것을 방지하고, 기판의 휨 충격으로부터 적층형 커패시터(100)를 보호하는 역할을 할 수 있다.
이때, 도전성 수지층(131)은 바디(100)의 제3 면(3)에 베이스 수지(131c)에 복수의 금속 입자(131a)가 분산된 페이스트를 도포하고 건조 및 경화 공정을 거쳐 형성할 수 있다.
따라서, 종래의 소성에 의해 외부 전극을 형성하는 방법과 달리 금속 입자가 완전히 용융되지 않아 베이스 수지(131c) 내에 랜덤 분포로 분산된 형태로 존재하여 도전성 수지층(131) 내에 포함될 수 있다.
한편, 금속 입자(131a)는 도전성 연결부(131b) 및 금속간 화합물(150)을 이루는 저융점 금속과 모두 반응하는 경우 도전성 수지층(131) 내에 존재하지 않을 수 있다.
다만, 이하 본 실시 예에서는 설명의 편의를 위해 도전성 수지층(131) 내에 금속 입자(131a)가 포함되는 것으로 도시하여 설명한다.
이때, 금속 입자(131a)는 구리(Cu)이거나 또는 니켈(Ni), 은(Ag), 은이 코팅된 구리(Cu), 주석(Sn)이 코팅된 구리 중 적어도 하나 이상을 포함할 수 있다.
또한, 금속 입자(131a)의 크기는 0.2 내지 20㎛일 수 있다.
한편, 도전성 수지층(131)에 포함되는 금속 입자는 구형뿐만 아니라, 도 4에 도시된 바와 같이 필요시 플레이크(flake)형의 금속 입자(131a’)로만 이루어지거나, 또는 도 5에 도시된 바와 같이 구형 금속 입자(131a)와 플레이크형 금속 입자(131a’)의 혼합형으로 이루어질 수 있다.
도전성 연결부(131b)는 금속이 용융된 상태로 복수의 금속 입자(131a)를 둘러싸 서로 연결하는 역할을 하며, 이에 바디(110) 내부의 응력을 최소화시키고, 고온 부하와 내습 부하 특성을 향상시킬 수 있다.
이러한 도전성 연결부(131b)는 도전성 수지층(131)의 전기 전도도를 증가시켜 도전성 수지층(131)의 저항을 낮추는 역할을 할 수 있다.
이때, 도전성 수지층(131)에 금속 입자(131a)가 포함되는 경우, 도전성 연결부(131b)는 금속 입자(131a) 간의 연결성을 높여 도전성 수지층(131)의 저항을 더 감소시키는 역할을 할 수 있다.
또한, 도전성 연결부(131b)에 포함되는 저융점 금속은 베이스 수지(131c)의 경화 온도 보다 낮은 융점을 가질 수 있다.
이때, 도전성 연결부(131b)에 포함되는 저융점 금속은 바람직하게 300℃ 이하의 융점을 가질 수 있다.
구체적으로, 도전성 연결부(131b)에 포함되는 금속은 주석(Sn), 납(Pb), 인듐(In), 구리(Cu), 은(Ag) 및 비스무트(Bi) 중에서 선택된 2 이상의 합금으로 이루어질 수 있다.
이때, 도전성 수지층(131)에 금속 입자(131a)가 포함되는 경우, 도전성 연결부(131b)는 용융 상태로 복수의 금속 입자(131a)를 둘러싸 서로 연결하는 역할을 할 수 있다.
즉, 도전성 연결부(131b)에 포함된 저융점 금속이 베이스 수지(131c)의 경화 온도보다 낮은 융점을 갖기 때문에, 건조 및 경화 공정을 거치는 과정에서 용융되며, 도 3에 도시된 바와 같이 도전성 연결부(131b)가 용융 상태로 금속 입자(131a)를 커버할 수 있게 된다.
도전성 수지층(131)은 저융점 솔더 수지 페이스트를 제작한 후 디핑하여 형성하는데, 저융점 솔더 수지 페이스트 제작시 금속 입자(131a)로 은 또는 은이 코팅된 금속을 적용하는 경우, 도전성 연결부(131b)가 Ag3Sn을 포함할 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)이 니켈(Ni)를 포함할 수 있고, 이 경우 금속간 화합물(150)은 니켈-주석(Ni-Sn)을 포함할 수 있다.
금속 입자가 분산된 페이스트를 전극 물질로 사용할 경우 전자의 흐름이 금속-금속 접촉일 때는 원활한 흐름을 보이지만 베이스 수지가 금속 입자를 둘러쌀 경우 전자는 그 흐름이 급속하게 감소할 수 있다.
이러한 문제를 해결하기 위해, 베이스 수지의 양을 극단적으로 줄이고 금속의 양을 늘려 금속 입자간 접촉 비율을 높여 도전성을 개선할 수 있으나, 반대로 수지의 양의 감소로 인해 외부 전극의 고착 강도의 저하의 문제가 발생할 수 있다.
본 실시 예에서는 열경화성 수지의 양을 극단적으로 줄이지 않더라도 도전성 연결부에 의해 금속 입자간 접촉 비율을 높일 수 있어, 외부 전극의 고착 강도 저하의 문제가 없으면서 도전성 수지층 내의 전기 전도도를 개선할 수 있다. 이에 적층형 커패시터의 ESR을 저감시킬 수 있다.
금속간 화합물(150)은 제1 및 제2 홈부 내에 배치되고, 도전성 연결부(131b)와 접촉되어 제1 또는 제2 내부 전극(121, 122)과 도전성 연결부(131b)를 연결하는 역할을 한다. 이때, 금속간 화합물(150)의 노출되는 표면은 바디의 제3 또는 제4 면(3, 4)과 대체로 하나의 평평한 면을 이룰 수 있으며, 실시 형태에 따라 도전성 수지층(131) 내에도 금속간 화합물(150)이 더 형성될 수 있다.
이에 도전성 수지층(131)과 제1 또는 제2 내부 전극(121, 122)의 전기적 및 기계적 접합을 향상시켜 도전성 수지층(131)과 제1 또는 제2 내부 전극(121, 122) 간의 접촉 저항을 감소시키는 역할을 한다.
베이스 수지(131c)는 전기 절연성을 가지는 열경화성 수지를 포함할 수 있다.
이때, 상기 열경화성 수지는 예컨대 에폭시 수지일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
베이스 수지(131c)는 바디(110)와 제1 전극층(132) 사이를 기계적으로 접합시켜 주는 역할을 한다.
그리고, 제1 전극층(132, 142) 상에 제2 전극층이 더 배치될 수 있다.
이때, 상기 제2 전극층은 도금층일 수 있으며, 상기 제2 전극층은 예컨대 니켈(Ni) 도금층(133, 143)과 주석(Sn) 도금층(134, 144)이 제1 전극층(132, 142)순서대로 적층된 구조일 수 있다. 한편, 상기 제2 전극층은 CVD/PVD 등의 박막 증착 공법에 니켈 또는 주석을 사용하여 형성할 수도 있다.
도전성 수지층의 형성 메커니즘
도 6은 에폭시에 구리 입자 및 주석-비스무트 입자가 분산된 것을 도시한 상태도이고, 도 7은 산화막 제거제 또는 열에 의해 구리 입자의 산화막이 제거되는 것을 도시한 상태도이고, 도 8은 산화막 제거제 또는 열에 의해 주석/비스무트 입자의 산화막이 제거되는 것을 도시한 상태도이고, 도 9는 주석/비스무트 입자가 녹아 흐름성을 가지는 것을 도시한 상태도이고, 도 10은 구리 입자와 주석/비스무트 입자가 반응하여 구리-주석층을 형성하는 것을 도시한 상태도이다.
이하, 도 6 내지 도 10을 참조하여, 도전성 수지층(131)을 형성하는 메커니즘을 설명한다.
본 실시 형태의 도전성 수지층은 복수의 금속 입자, 저융점 금속 및 베이스 수지를 포함하며, 여기서, 금속 입자는 니켈, 은, 은이 코팅된 구리, 주석, 주석이 코팅된 구리를 사용할 수 있으며, 본 실시 예에서는 구리 입자를 예로 들어 설명하기로 한다.
또한, 저융점 금속은 Sn계 솔더를 사용할 수 있으며, 본 실시 예에서는 Sn/Bi(주석/비스무트 입자)를 사용하고 있으나, 그 외 Sn-Pb, Sn-Cu, Sn-Ag, Sn-Ag-Cu 등을 적용할 수 있다. 또한, 베이스 수지는 에폭시 수지를 사용하는 것으로 설정하여 설명하기로 한다.
도 6 내지 도 8를 참조하면, 베이스 수지(131c)로서 에폭시 수지 내에 포함되는 높은 융점을 갖는 금속 입자로서의 구리 입자(310)와 저융점 금속인 주석/비스무트(Sn/Bi) 입자(410)는 표면에 각각 산화막(311, 411)이 존재한다. 또한, 제1 내부 전극(121)의 표면에도 산화막(121a)이 존재한다.
산화막(311, 411)은, 구리 입자(310)와 주석/비스무트 입자(410)가 서로 반응하여 구리-주석층을 형성하는 것을 방해하는데, 경화시 에폭시에 포함된 산화막 제거제 또는 열(△T)에 의해 제거되거나, 필요시 산 용액 처리를 하여 제거할 수 있다. 이때, 제1 내부 전극(121)의 산화막(121a)도 함께 제거될 수 있다.
상기 산화막 제거제는 산, 염기, 할로겐화 수소 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 9 및 도 10을 참조하면, 산화막이 제거된 주석/비스무트 입자는 약 140℃에서 녹기 시작하고 녹은 주석/비스무트 입자(412)는 흐름성을 가지며 산화막이 제거된 구리 입자(310)를 향해 이동하여 일정한 온도에서 구리 입자(310)와 서로 반응하여 도전성 연결부(131b)를 이루고 제1 내부 전극(121)이 노출되는 바디(110)의 제1 홈부 쪽으로 이동하여 도 10에 나타난 것과 같이 제1 홈부에 구리-주석층인 금속간 화합물(150)를 형성한다.
이와 같이 형성된 금속간 화합물(150)은 도전성 수지층의 구리-주석으로 이루어진 도전성 연결부(131b)와 연결되어 제1 내부 전극(121)과 도전성 수지층 간의 접촉 저항을 감소시킬 수 있다.
*도 10에 도시된 구리 입자(131a)는 상기 반응 후 도전성 연결부(131b) 내에 존재하는 구리 입자를 나타낸다.
이때, 주석/비스무트 입자(412)는 표면 산화가 일어나기 쉽고 이 경우 금속간 화합물(150)의 형성을 방해할 수 있다. 따라서, 이러한 표면 산화를 방지하기 위해 카본 함량이 60.5 내지 1.0%가 되도록 필요시 주석/비스무트 입자를 표면 처리할 수 있다.
한편, 금속간 화합물의 형성을 위한 금속 입자의 크기는 0.2 내지 20㎛일 수 있다. 이때, 금속 입자는 니켈, 은, 은이 코팅된 구리, 주석이 코팅된 구리 및 구리 중 하나일 수 있다.
금속간 화합물을 형성하기 위해서는, 일정 온도에서 녹아 용액 상태로 존재하는 주석/비스무트 입자가 바디의 홈부 및 금속 입자 주변으로 흘러 들어가야 하는데, 금속 입자의 크기가 20㎛를 초과하게 되면 바디와 금속 입자 간의 간격이 너무 넓어 주석/비스무트 용액이 바디의 홈부와 금속 입자 사이로 쉽게 이동하지 못하여 금속간 화합물의 형성을 방해할 수 있다.
반대로, 금속 입자의 크기가 20㎛ 이하이면 금속 입자 간의 거리가 줄어들고 이렇게 줄어든 영역에서 발생하는 모세관 힘으로 인해 주석/비스무트 용액이 바디의 홈부로 더 쉽게 이동될 수 있고 이에 금속간 화합물의 형성이 용이해진다.
다만, 금속 입자의 크기가 0.2㎛ 미만이면 금속 입자의 표면에서 산화가 발생되어 오히려 금속간 화합물의 형성을 방해할 수 있다.
또한, 본 메커니즘에서 주석-비스무트 입자의 녹는 온도 및 금속간 화합물의 형성 온도는 베이스 수지인 에폭시 수지의 경화 온도 보다 낮아야 한다.
만약, 주석-비스무트 입자의 녹는 온도 및 금속간 화합물의 형성 온도가 에폭시 수지의 경화 온도 보다 높으면 베이스 수지가 먼저 경화되어 녹은 주석-비스무트 입자가 구리 입자의 표면으로 이동할 수 없기 때문에 금속간 화합물인 구리-주석층이 형성될 수 없다.
또한, 금속간 화합물의 형성을 위한 총 금속 입자 대비 주석/비스무트 입자의 함량은 10 내지 90 wt%일 수 있다.
주석/비스무트 입자의 함량이 10 wt% 미만이면 금속 입자와 반응하여 형성되는 금속간 화합물의 크기가 지나치게 증가되기 때문에 바디의 홈부에 금속간 화합물을 형성하기 어렵고 도전성 연결부를 바디의 제3 또는 제4 면에 배치하기도 어렵다.
또한, 주석/비스무트 입자의 함량이 90 wt%를 초과하면 주석/비스무트끼리 서로 반응하여 금속간 화합물을 형성하지 않고 주석/비스무트의 입자 크기만 커지는 문제가 발생할 수 있다.
또한, 주석/비스무트 입자에서 주석의 함량을 조절할 필요가 있다.
본 실시 형태에서, 금속 입자와 반응하여 금속간 화합물을 형성하는 성분은 주석이기 때문에, 이러한 반응성을 일정 수준 이상 확보하기 위해, Snx-Biy에서 Sn의 함량(x)은 총 금속 입자의 10wt% 이상인 것이 바람직하다.
주석의 함량(x)이 총 금속 입자의 10wt% 미만이면 제조된 적층형 커패시터의 ESR이 증가될 수 있다.
외부 전극에 도전성 수지층이 적용되는 적층형 커패시터에서, ESR은 외부 전극에 적용되는 여러 종류의 저항의 영향을 모두 받는다.
이러한 저항 성분으로, 내부 전극의 저항, 도전성 수지층과 내부 전극 간의 접촉 저항, 도전성 수지층의 저항, 제1 전극층과 도전성 수지층 간의 접촉 저항 및 제1 전극층의 저항이 있다.
여기서, 내부 전극의 저항과 제1 전극층의 저항은 고정 값으로 변동이 되지 않는다.
본 실시 형태에 따르면, 외부 전극과 바디 사이에 소성 전극층이 없어 종래의 칩 벤딩시 발생하는 소성 전극층의 벤딩 스트레스를 해소할 수 있고, 공정 온도를 낮춰 바디에 발생하는 크랙을 방지할 수 있다.
또한 금속간 화합물에 의해 외부 전극의 접합력이 증가되어, 외부 전극의 최외곽에 소성 전극층이 포함되는 실시 예에 비해 적층형 커패시터의 휨 강도를 더 향상시킬 수 있다.
뿐만 아니라 금속간 화합물에 의해 내부 전극과 도전성 수지층 간의 전기적 연결성이 향상되고, 이에 접촉 저항이 감소되어 적층형 커패시터의 ESR을 더 낮출 수 있다.
종래의 적층형 커패시터의 외부 전극은, 내부 전극이 노출되는 바디의 양단에 구리(Cu) 페이스트를 도포하고 소성하여 전극층을 형성하고, 전극층 위에 솔더(solder)의 용해를 방지하기 위해 니켈(Ni) 도금층을 형성하고, 니켈도금층 위에 칩 기판 실장시 솔더(solder)의 젖음성을 양호하게 하기 위해 주석(Sn) 도금층을 더 형성한 구조이다.
이때, 니켈도금층은 주석도금층과 함께 외부 수분 침투를 방지하는 역할을 하지만, 니켈도금층이 가지고 있는 미세한 결함으로 인하여 도금액이나 수분의 침투 방지 역할을 충분하게 하지 못한다.
*본 실시예의 적층형 커패시터는, 도금액과 외부 습기 침투에 강한 저융점 메탈수지를 1차 외부전극으로 형성하였다.
저융점 메탈수지 전극은 저융점 메탈 적용으로 낮은 온도 경화 공정에서 내부전극(Ni 전극)과 intermetallic compound(IMC)를 형성하여 전기적 연결성이 우수하다.
또한 저융점 메탈수지 전극 내 IMC 형성으로 인하여 도금액 침투 및 외부 습기 침투를 억제할 수 있다.
또한, 도금액 및 수분 침투 방지 특성을 더욱더 향상 시키기 위하여 2차 외부전극으로 Cu 전극층을 도금 공정을 통해 형성 하였다.
도금으로 형성된 Cu 전극층은 전극 치밀도가 높게 형성되기 때문에 소결 Cu 전극층과 비교하여 도금액 및 수분 침투 방지 특성을 더 향상시킬 수 있다.
이후 solder 용해를 방지하기 위한 Ni 도금층 및 solder 젖음성을 양호하게 하기 위한 Sn 도금층을 형성한다.
이와 같은 외부전극 형성 공정은 250도 이하에서 진행 할 수 있기 때문에 수분 침투 방지를 위한 방수 코팅 공정을 적용 할 수 있다.
또한, 도금액 및 외부 습기 침투 방지 특성 향상으로 인하여 기존 소성 Cu 전극 대비 저융점 메탈수지 1차 외부전극 두께를 낮출 수 있기 때문에 칩의 유효 면적 및 용량을 향상 시킬 수 있다.
즉, 본 실시 예에 따르면, 외부 전극의 1차 전극층을 저융점 메탈 수지층으로, 2차 전극층을 Cu 전극층으로, 3차 전극층을 Ni 전극층으로, 4차 전극층을 Sn 전극층으로 하는 것이다.
변형 예
도 11을 참조하면, 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터(100')는, 바디(110)의 제1 및 제2 면(1, 2)에 수분침투방지막(161, 162)이 각각 형성된다.
여기서, 앞서 설명한 일 실시 형태와 유사한 구조에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 수분침투방지막(161, 162)를 도시하여 이를 토대로 구체적으로 설명하기로 한다.
이러한 수분침투방지막(161, 162)은 파릴렌(parylene) Al2O3, SiO2 등과 같은 유기층 또는 무기층을 적용할 수 있으며, 디핑(dipping), 코팅(coating) 및 PVD/CVD, ALD 박막 증착 공정 등을 통해 형성할 수 있다.
본 실시 형태에서는, 바디(110)의 제3 및 제4 면(3, 4)에 접촉되는 내부층을 도전성 수지층으로 형성하고, 이 도전성 수지층에 낮은 온도에서 공정이 가능한 저융점 금속을 적용함으로써 높은 공정온도에서는 사용할 수 없는 유기층도 수분침투방지막으로 적용 가능하다.
이러한 수분침투방지막(161, 162)은 신뢰성을 크게 향상시킬 수 있는 효과가 있다.
적층형 커패시터의 제조 방법
이하에서는 본 발명의 일 실시 형태에 따른 적층형 커패시터를 제조하는 방법에 대하여 구체적으로 설명하나, 본 발명이 이에 제한되는 것은 아니며, 본 실시 형태의 적층형 커패시터의 제조 방법에 관한 설명 중 상술한 적층형 커패시터에서의 설명과 중복되는 설명은 생략하도록 한다.
본 실시 형태에 따른 적층형 커패시터를 제조하는 방법은, 우선 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층 및 커버를 형성할 수 있다.
상기 세라믹 그린 시트는 세라믹 분말, 바인더 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법 등으로 수 μm의 두께를 가지는 시트(sheet)형으로 제작한 것이다.
*다음으로, 상기 그린 시트 상에 구리 등의 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 스크린 인쇄 공법 등으로 도포하여 내부 전극을 형성한다.
이후, 내부 전극이 인쇄된 그린 시트를 복수 층 적층하고 적층체의 상하 면에 내부 전극이 인쇄되지 않은 그린 시트를 복수 층 적층한 뒤 소성하여 바디를 마련할 수 있다. 이때, 상기 내부 전극은 서로 다른 극성을 가지는 제1 및 제2 내부 전극으로 이루어질 수 있다.
즉, 상기 바디는 유전체층, 제1 및 제2 내부 전극 및 커버를 포함한다. 상기 유전체층은 내부 전극이 인쇄된 그린 시트를 소성하여 형성되는 것이고, 상기 커버는 내부 전극이 인쇄되지 않은 그린 시트를 소성하여 형성되는 것이다.
또한, 상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제3 및 제4 면에는 상기 제1 및 제2 내부 전극의 일 단부가 각각 노출되도록 상하로 배치된 유전체층 사이에 복수의 제1 및 제2 홈부가 형성된다.
다음으로, 금속 입자, 열경화성 수지 및 상기 열경화성 수지보다 낮은 융점을 갖는 저융점 금속을 포함하는 도전성 수지 조성물을 마련한다.
상기 도전성 수지 조성물은, 예컨대 금속 입자인 구리 입자, 저융점 금속인 주석/비스무트 입자, 산화막 제거제 및 4 내지 15 wt%의 에폭시 수지를 혼합한 후, 3-롤 밀(3-roll mill)을 이용하여 분산시킴으로써 제조할 수 있다.
그리고, 상기 바디의 제3 및 제4 면에 상기 도전성 수지 조성물을 도포하고 건조 및 경화하여 용융된 저융점 금속을 둘러싸는 도전성 연결부를 가지는 도전성 수지층을 형성할 수 있다.
이때, 상기 도전성 수지층을 형성하는 단계는, 열경화성 수지 내에 포함되는 금속 입자와 저융점 금속의 표면의 산화막을 제거하고, 이후 산화막이 제거된 금속 입자와 산화막이 제거된 저융점 금속이 반응하여 도전성 연결부를 형성하도록 하고, 상기 저융점 금속은 흐름성을 가져 상기 바디의 제1 및 제2 홈부로 흘러가 상기 제1 및 제2 홈부 내에서 상기 제1 및 제2 내부 전극의 일 단부와 접촉되는 구리-주석 등으로 이루어진 금속간 화합물을 형성할 수 있다.
이때, 상기 금속 입자 중 일부가 상기 저융점 금속과 완전히 반응하지 않고 남는 경우, 남은 금속 입자는 용융된 저융점 금속에 의해 커버되는 상태로 상기 도전성 수지층 내에 존재할 수 있다.
또한, 상기 금속 입자는 구리이거나 또는 니켈, 은, 은이 코팅된 구리, 주석이 코팅된 구리 중 적어도 하나 이상을 포함할 수 있으며, 본 발명이 이에 제한되는 것은 아니다.
또한, 상기 저융점 금속은 Sn/Bi, Sn-Pb, Sn-Cu, Sn-Ag 및 Sn-Ag-Cu 중 적어도 하나일 수 있으며, 본 발명이 이에 제한되는 것은 아니다.
상기 열경화성 수지는 예를 들어 에폭시 수지를 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니고, 예컨대 비스페놀 A 수지, 글리콜 에폭시 수지, 노블락 에폭시 수지 또는 이들의 유도체 중 분자량이 작아 상온에서 액상인 수지일 수 있다.
다음으로, 상기 도전성 수지층 상에 전기적으로 연결되도록 제1 전극층을 형성한다.
상기 제1 전극층은 도전성 금속 및 글라스를 포함하는 페이스트를 도포한 후 소성하여 형성할 수 있다.
이때, 상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리나 또는 니켈, 팔라듐, 금, 은 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
또한, 상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층형 커패시터의 외부 전극의 제작에 사용되는 글라스와 동일한 조성의 물질을 사용할 수 있다.
나아가 상기 제1 전극층 상에 제2 전극층을 형성하는 단계를 더 포함할 수 있다. 상기 제2 전극층은 도금에 의해 형성될 수 있으며, 예를 들어 니켈 도금층과 그 상부에 더 형성되는 주석 도금층을 포함할 수 있다.
한편, 상기 도전성 수지 조성물을 바디에 도포하기 이전에 상기 바디의 제1 및 제2 면에 수분침투방지막을 각각 형성하는 단계를 먼저 진행할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100’: 적층형 커패시터
110: 바디
111: 유전체층
112, 113: 상부 및 하부 커버
121, 122: 제1 및 제2 내부전극
130, 140: 제1 및 제2 외부전극
131, 141: 도전성 수지층
132. 142: 제1 전극층
133, 143: 니켈 도금층
134, 144: 주석 도금층
131a: 금속 입자
131b: 도전성 연결부
131c: 베이스 수지
150: 금속간 화합물
161, 162: 수분침투방지막

Claims (40)

  1. 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제3 및 제4 면에는 상기 제1 및 제2 내부 전극의 일 단부가 각각 노출되도록 상하로 배치된 유전체층 사이에 복수의 제1 및 제2 홈부가 형성되는 바디;
    상기 제1 및 제2 홈부 내에 배치되며, 상기 제1 및 제2 내부 전극의 일 단부와 각각 접속되는 금속간 화합물; 및
    상기 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은,
    상기 바디의 제3 및 제4 면에 각각 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸고 상기 금속간 화합물과 접촉하는 도전성 연결부 및 베이스 수지를 포함하는 도전성 수지층; 및
    상기 도전성 수지층 상에 배치되며 상기 도전성 연결부와 접촉되는 제1 전극층; 을 포함하고,
    상기 제1 및 제2 내부 전극이 니켈을 포함하고, 상기 도전성 연결부가 Ag3Sn을 포함하고, 상기 금속간 화합물이 니켈-주석을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 도전성 연결부는, 상기 베이스 수지의 경화 온도 보다 낮은 융점을 가지는 적층형 커패시터.
  3. 제2항에 있어서,
    상기 도전성 연결부의 융점이 300℃ 이하인 적층형 커패시터.
  4. 삭제
  5. 제1항에 있어서,
    상기 도전성 수지층은, 상기 금속 입자가 구리, 니켈, 은, 은이 코팅된 구리 및 주석이 코팅된 구리 중 적어도 하나인 적층형 커패시터.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 도전성 수지층은, 상기 금속 입자가 구형, 플레이크(flake)형, 및 구형과 플레이크(flake)형의 혼합형 중 하나인 적층형 커패시터.
  9. 제1항에 있어서,
    상기 바디의 제1 및 제2 면에 각각 형성되는 수분침투방지막을 더 포함하는 적층형 커패시터.
  10. 제1항에 있어서,
    상기 외부 전극은 상기 바디의 제3 및 제4 면에 각각 형성되는 접속부와 상기 접속부에서 상기 바디의 제1 및 제2 면의 일부와 제5 및 제6 면의 일부까지 연장되게 형성되는 밴드부를 각각 포함하는 적층형 커패시터.
  11. 제1항에 있어서,
    상기 제1 전극층은 구리, 주석, 니켈, 팔라듐, 금 중 하나 또는 이들의 합금을 포함하는 적층형 커패시터.
  12. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 제1 전극층 상에 배치되는 제2 전극층을 더 포함하는 적층형 커패시터.
  13. 제12항에 있어서,
    상기 제2 전극층은 상기 제1 전극층 상에 순서대로 적층하여 형성되는 니켈 도금층 및 주석 도금층을 포함하는 적층형 커패시터.
  14. 제1항에 있어서,
    상기 바디는 상하 면에 유전체층과 동일한 재질 및 구성을 가지는 상부 및 하부 커버가 각각 배치되는 적층형 커패시터.
  15. 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일 단부가 상기 제3 및 제4 면을 통해 각각 노출되는 바디;
    상기 제1 및 제2 내부 전극의 일 단부와 각각 접속되는 금속간 화합물;
    상기 바디의 제1 및 제2 면에 각각 형성되는 수분침투방지막; 및
    상기 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은,
    상기 바디의 제3 및 제4 면에 각각 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸고 상기 금속간 화합물과 접촉하는 도전성 연결부 및 베이스 수지를 포함하는 도전성 수지층; 및
    상기 도전성 수지층 상에 배치되며 상기 도전성 연결부와 접촉되는 제1 전극층; 을 포함하고,
    상기 제1 및 제2 내부 전극이 니켈을 포함하고, 상기 도전성 연결부가 Ag3Sn을 포함하고, 상기 금속간 화합물이 니켈-주석을 포함하는 적층형 커패시터.
  16. 제15항에 있어서,
    상기 도전성 연결부는, 상기 베이스 수지의 경화 온도 보다 낮은 융점을 가지는 적층형 커패시터.
  17. 제16항에 있어서,
    상기 도전성 연결부의 융점이 300℃ 이하인 적층형 커패시터.
  18. 삭제
  19. 제15항에 있어서,
    상기 도전성 수지층은, 상기 금속 입자가 구리, 니켈, 은, 은이 코팅된 구리 및 주석이 코팅된 구리 중 적어도 하나인 적층형 커패시터.
  20. 삭제
  21. 삭제
  22. 제15항에 있어서,
    상기 도전성 수지층은, 상기 금속 입자가 구형, 플레이크(flake)형, 및 구형과 플레이크(flake)형의 혼합형 중 하나인 적층형 커패시터.
  23. 제15항에 있어서,
    상기 외부 전극은 상기 바디의 제3 및 제4 면에 각각 형성되는 접속부와 상기 접속부에서 상기 바디의 제1 및 제2 면의 일부와 제5 및 제6 면의 일부까지 연장되게 형성되는 밴드부를 각각 포함하는 적층형 커패시터.
  24. 제15항에 있어서,
    상기 제1 전극층은 구리, 주석, 니켈, 팔라듐, 금 중 하나 또는 이들의 합금을 포함하는 적층형 커패시터.
  25. 제15항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 제1 전극층 상에 배치되는 제2 전극층을 더 포함하는 적층형 커패시터.
  26. 제25항에 있어서,
    상기 제2 전극층은 상기 제1 전극층 상에 순서대로 적층하여 형성되는 니켈 도금층 및 주석 도금층을 포함하는 적층형 커패시터.
  27. 제15항에 있어서,
    상기 바디는 상하 면에 유전체층과 동일한 재질 및 구성을 가지는 상부 및 하부 커버가 각각 배치되는 적층형 커패시터.
  28. 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일 단부가 상기 제3 및 제4 면을 통해 각각 노출되는 바디;
    상기 제1 및 제2 내부 전극의 일 단부와 각각 접속되는 금속간 화합물; 및
    상기 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은,
    상기 바디의 제3 및 제4 면에 각각 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸고 상기 금속간 화합물과 접촉하는 도전성 연결부 및 베이스 수지를 포함하는 도전성 수지층; 및
    상기 도전성 수지층 상에 배치되며 상기 도전성 연결부와 접촉되는 제1 전극층; 을 포함하고,
    상기 제1 전극층이 구리 도금층이고,
    상기 제1 및 제2 내부 전극이 니켈을 포함하고, 상기 도전성 연결부가 Ag3Sn을 포함하고, 상기 금속간 화합물이 니켈-주석을 포함하는 적층형 커패시터.
  29. 제28항에 있어서,
    상기 도전성 연결부는, 상기 베이스 수지의 경화 온도 보다 낮은 융점을 가지는 적층형 커패시터.
  30. 제29항에 있어서,
    상기 도전성 연결부의 융점이 300℃ 이하인 적층형 커패시터.
  31. 삭제
  32. 제28항에 있어서,
    상기 도전성 수지층은, 상기 금속 입자가 구리, 니켈, 은, 은이 코팅된 구리 및 주석이 코팅된 구리 중 적어도 하나인 적층형 커패시터.
  33. 삭제
  34. 삭제
  35. 제28항에 있어서,
    상기 도전성 수지층은, 상기 금속 입자가 구형, 플레이크(flake)형, 및 구형과 플레이크(flake)형의 혼합형 중 하나인 적층형 커패시터.
  36. 제28항에 있어서,
    상기 바디의 제1 및 제2 면에 각각 형성되는 수분침투방지막을 더 포함하는 적층형 커패시터.
  37. 제28항에 있어서,
    상기 외부 전극은 상기 바디의 제3 및 제4 면에 각각 형성되는 접속부와 상기 접속부에서 상기 바디의 제1 및 제2 면의 일부와 제5 및 제6 면의 일부까지 연장되게 형성되는 밴드부를 각각 포함하는 적층형 커패시터.
  38. 제28항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 제1 전극층 상에 배치되는 제2 전극층을 더 포함하는 적층형 커패시터.
  39. 제38항에 있어서,
    상기 제2 전극층은 상기 제1 전극층 상에 순서대로 적층하여 형성되는 니켈 도금층 및 주석 도금층을 포함하는 적층형 커패시터.
  40. 제28항에 있어서,
    상기 바디는 상하 면에 유전체층과 동일한 재질 및 구성을 가지는 상부 및 하부 커버가 각각 배치되는 적층형 커패시터.
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