KR101973433B1 - 적층형 커패시터 및 그 제조 방법 - Google Patents
적층형 커패시터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101973433B1 KR101973433B1 KR1020160176098A KR20160176098A KR101973433B1 KR 101973433 B1 KR101973433 B1 KR 101973433B1 KR 1020160176098 A KR1020160176098 A KR 1020160176098A KR 20160176098 A KR20160176098 A KR 20160176098A KR 101973433 B1 KR101973433 B1 KR 101973433B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive
- electrode
- intermetallic compound
- layer
- electrode layer
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 229920005989 resin Polymers 0.000 claims abstract description 151
- 239000011347 resin Substances 0.000 claims abstract description 151
- 229910000765 intermetallic Inorganic materials 0.000 claims abstract description 80
- 239000002923 metal particle Substances 0.000 claims description 70
- 239000002245 particle Substances 0.000 claims description 56
- 239000010949 copper Substances 0.000 claims description 53
- 238000002844 melting Methods 0.000 claims description 51
- 230000008018 melting Effects 0.000 claims description 51
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 48
- 229910052802 copper Inorganic materials 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 45
- 239000002184 metal Substances 0.000 claims description 45
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 31
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 30
- 229910052797 bismuth Inorganic materials 0.000 claims description 27
- 229920001187 thermosetting polymer Polymers 0.000 claims description 14
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 12
- 229910052759 nickel Inorganic materials 0.000 claims description 12
- 238000007747 plating Methods 0.000 claims description 12
- 229910052709 silver Inorganic materials 0.000 claims description 12
- 239000004332 silver Substances 0.000 claims description 12
- 238000010304 firing Methods 0.000 claims description 9
- 239000011342 resin composition Substances 0.000 claims description 9
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 claims description 7
- 239000011521 glass Substances 0.000 claims description 6
- 229910017944 Ag—Cu Inorganic materials 0.000 claims description 2
- 229910020816 Sn Pb Inorganic materials 0.000 claims description 2
- 229910020836 Sn-Ag Inorganic materials 0.000 claims description 2
- 229910020888 Sn-Cu Inorganic materials 0.000 claims description 2
- 229910020922 Sn-Pb Inorganic materials 0.000 claims description 2
- 229910020988 Sn—Ag Inorganic materials 0.000 claims description 2
- 229910019204 Sn—Cu Inorganic materials 0.000 claims description 2
- 229910008783 Sn—Pb Inorganic materials 0.000 claims description 2
- CLDVQCMGOSGNIW-UHFFFAOYSA-N nickel tin Chemical compound [Ni].[Sn] CLDVQCMGOSGNIW-UHFFFAOYSA-N 0.000 claims 1
- 238000005452 bending Methods 0.000 abstract description 12
- 239000003985 ceramic capacitor Substances 0.000 abstract description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 26
- LIMFPAAAIVQRRD-BCGVJQADSA-N N-[2-[(3S,4R)-3-fluoro-4-methoxypiperidin-1-yl]pyrimidin-4-yl]-8-[(2R,3S)-2-methyl-3-(methylsulfonylmethyl)azetidin-1-yl]-5-propan-2-ylisoquinolin-3-amine Chemical compound F[C@H]1CN(CC[C@H]1OC)C1=NC=CC(=N1)NC=1N=CC2=C(C=CC(=C2C=1)C(C)C)N1[C@@H]([C@H](C1)CS(=O)(=O)C)C LIMFPAAAIVQRRD-BCGVJQADSA-N 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 8
- 239000003822 epoxy resin Substances 0.000 description 8
- 229920000647 polyepoxide Polymers 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 6
- 230000035882 stress Effects 0.000 description 6
- JWVAUCBYEDDGAD-UHFFFAOYSA-N bismuth tin Chemical compound [Sn].[Bi] JWVAUCBYEDDGAD-UHFFFAOYSA-N 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 5
- 230000002950 deficient Effects 0.000 description 5
- 239000000843 powder Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000001035 drying Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 229910017755 Cu-Sn Inorganic materials 0.000 description 2
- 229910017927 Cu—Sn Inorganic materials 0.000 description 2
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- IISBACLAFKSPIT-UHFFFAOYSA-N bisphenol A Chemical compound C=1C=C(O)C=CC=1C(C)(C)C1=CC=C(O)C=C1 IISBACLAFKSPIT-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910018100 Ni-Sn Inorganic materials 0.000 description 1
- 229910018532 Ni—Sn Inorganic materials 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 229910000416 bismuth oxide Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- TYIXMATWDRGMPF-UHFFFAOYSA-N dibismuth;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Bi+3].[Bi+3] TYIXMATWDRGMPF-UHFFFAOYSA-N 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 229910000039 hydrogen halide Inorganic materials 0.000 description 1
- 239000012433 hydrogen halide Substances 0.000 description 1
- WGCNASOHLSPBMP-UHFFFAOYSA-N hydroxyacetaldehyde Natural products OCC=O WGCNASOHLSPBMP-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
- H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
- H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
- H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
Abstract
본 발명은, 제1 전극층 상에 배치되는 외부 전극의 도전성 수지층이 도전성 연결부 및 상기 제1 전극층과 상기 도전성 연결부에 접촉되는 금속간 화합물을 포함하며, 상기 도전성 연결부는, 상기 복수의 금속 입자와 상기 제2 전극층에 접촉됨으로써, 적층 세라믹 커패시터의 ESR(등가직렬저항: Equivalent Series Resistance)를 저감시키고 휨 강도가 향상된 적층형 커패시터 및 그 제조 방법을 제공한다.
Description
본 발명은 적층형 커패시터 및 그 제조 방법에 관한 것이다.
적층형 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.
최근에는 전자 기기의 소형화 및 고성능화에 따라 적층형 커패시터 또한 소형화 및 고용량화되는 추세이며, 이런 흐름에 따라 적층형 커패시터의 고신뢰성을 확보하는 중요도가 높아지고 있다.
이러한 적층형 커패시터의 고신뢰성을 확보하기 위한 방안으로, 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 스트레스에 의해 발생하는 크랙(crack) 발생을 방지하기 위해, 외부 전극에 도전성 수지층을 적용하는 기술이 개시되어 있다.
이러한 도전성 수지층은 적층형 커패시터의 외부 전극의 소결 전극층과 도금층 사이를 전기적 및 기계적으로 접합시켜주는 역할을 하고, 회로 기판 실장 중에 공정 온도에 따른 기계적 및 열적 응력 및 기판의 휨 충격으로부터 적층형 커패시터를 보호하는 역할을 더 한다.
다만, 이러한 역할을 하기 위해서는, 도전성 수지층의 저항이 낮아야 하며, 전극층과 도금층의 접착력이 우수하여 공정에서 발생 가능한 외부 전극의 박리 현상을 방지할 수 있어야 한다.
그러나, 종래의 도전성 수지층은 저항이 높아 도전성 수지층이 없는 제품 대비 ESR(등가직렬저항: Equivalent Series Resistance)이 높은 문제가 있었다.
본 발명의 목적은 외부 전극의 전도도를 향상시키고, 전극층과 도전성 수지층 사이의 전기적 및 기계적 접합력을 향상시켜 등가직렬저항(Equivalent series resistance, ESR)을 저감시킬 수 있는 적층형 커패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면은, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 상기 바디의 일면에 배치되고, 상기 내부 전극과 접촉되는 제1 전극층; 상기 제1 전극층 상에 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸는 도전성 연결부, 베이스 수지, 및 상기 제1 전극층 및 상기 도전성 연결부와 접촉하는 금속간 화합물을 포함하는 도전성 수지층; 및 상기 도전성 수지층 상에 배치되며, 상기 도전성 연결부와 접촉되는 제2 전극층; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 다른 측면은, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 상기 바디의 일면에 배치되고, 상기 내부 전극과 접촉되는 제1 전극층; 상기 제1 전극층 상에 배치되며, 저융점 금속을 포함하는 도전성 연결부, 상기 제1 전극층 및 상기 도전성 연결부와 접촉하는 금속간 화합물, 및 상기 도전성 연결부와 상기 금속간 화합물을 커버하는 베이스 수지를 포함하는 도전성 수지층; 및 상기 도전성 수지층 상에 배치되며, 상기 도전성 연결부와 접촉되는 제2 전극층; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 또 다른 측면은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 면과 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극이 제3 및 제4 면을 통해 각각 노출되는 바디; 상기 제1 및 제2 내부 전극의 노출된 부분에 배치되는 금속간 화합물; 및 상기 바디의 제3 및 제4 면에 상기 금속간 화합물을 커버하도록 각각 배치되는 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 바디의 제3 및 제4 면에 각각 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸고 상기 금속간 화합물과 접촉하는 도전성 연결부 및 베이스 수지를 포함하는 도전성 수지층; 및 상기 도전성 수지층 상에 배치되며 상기 도전성 연결부와 접촉되는 제2 전극층; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 또 다른 측면은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 면과 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극이 제3 및 제4 면을 통해 각각 노출되는 바디; 상기 제1 및 제2 내부 전극의 노출된 부분에 배치되는 금속간 화합물; 및 상기 바디의 제3 및 제4 면에 상기 금속간 화합물을 커버하도록 각각 배치되는 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 바디의 제3 및 제4 면에 각각 배치되며, 저융점 금속을 포함하고 상기 금속간 화합물과 접촉하는 도전성 연결부 및 상기 도전성 연결부를 커버하는 베이스 수지를 포함하는 도전성 수지층; 및 상기 도전성 수지층 상에 배치되며 상기 도전성 연결부와 접촉되는 제2 전극층; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 또 다른 측면은, 유전체층 및 내부 전극을 포함하는 바디를 마련하는 단계; 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 바디의 일면에 도전성 금속 및 글라스를 포함하는 페이스트를 도포한 후 소성하여 제1 전극층을 형성하는 단계; 상기 제1 전극층 상에 금속 입자, 열경화성 수지 및 상기 열경화성 수지의 경화 온도 보다 낮은 융점을 가지는 저융점 금속을 포함하는 도전성 수지 조성물을 도포하는 단계; 상기 도전성 수지 조성물을 경화하여 용융된 저융점 금속이 금속 입자를 둘러싸는 도전성 연결부가 되고, 제1 전극층과 도전성 연결부 사이에 금속간 화합물이 형성되도록 도전성 수지층을 형성하는 단계; 및 상기 도전성 수지층 상에 제2 전극층을 도금으로 형성하는 단계; 를 포함하는 적층형 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 도전성 수지층을 형성하는 단계는, 열경화성 수지 내에 포함되는 금속 입자와 저융점 금속 입자의 표면의 산화막을 제거하는 단계; 및 산화막이 제거된 금속 입자와 산화막이 제거된 저융점 금속 입자가 반응하여 도전성 연결부를 형성하되, 상기 저융점 금속 입자가 흐름성을 가져 제1 전극층 주변으로 흘러가 제1 전극층과 접촉되는 금속간 화합물을 형성하는 단계; 를 포함할 수 있다.
본 발명의 일 실시 형태에 의하면, 제1 전극층 상에 배치되는 외부 전극의 도전성 수지층이 도전성 연결부 및 상기 제1 전극층과 상기 도전성 연결부에 접촉되는 금속간 화합물을 포함하며, 상기 도전성 연결부는 상기 복수의 금속 입자와 상기 제2 전극층에 접촉됨으로써, 적층형 커패시터의 ESR를 저감시킬 수 있고, 휨 강도를 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타내는 단면도이다.
도 4는 도 2의 B 영역을 확대하여 도시한 단면도이다.
도 5는 금속 입자가 플레이크형으로 이루어지는 것을 나타내는 도 2의 B 영역 단면도이다.
도 6은 금속 입자가 구형과 플레이크형의 혼합형으로 이루어지는 것을 나타내는 도 2의 B 영역 단면도이다.
도 7은 에폭시에 구리 입자 및 주석-비스무트 입자가 분산된 것을 도시한 상태도이다.
도 8은 산화막 제거제 또는 열에 의해 구리 입자의 산화막이 제거되는 것을 도시한 상태도이다.
도 9는 산화막 제거제 또는 열에 의해 주석/비스무트 입자의 산화막이 제거되는 것을 도시한 상태도이다.
도 10은 주석/비스무트 입자가 녹아 흐름성을 가지는 것을 도시한 상태도이다.
도 11은 구리 입자와 주석/비스무트 입자가 반응하여 금속간 화합물을 형성하는 것을 도시한 상태도이다.
도 12는 도전성 수지층 형성시 구리 입자가 큰 경우의 주석/비스무트 용액의 흐름을 도시한 상태도이다.
도 13은 도전성 수지층 형성시 구리 입자가 작은 경우의 주석/비스무트 용액의 흐름을 도시한 상태도이다.
도 14는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타내는 단면도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타내는 단면도이다.
도 4는 도 2의 B 영역을 확대하여 도시한 단면도이다.
도 5는 금속 입자가 플레이크형으로 이루어지는 것을 나타내는 도 2의 B 영역 단면도이다.
도 6은 금속 입자가 구형과 플레이크형의 혼합형으로 이루어지는 것을 나타내는 도 2의 B 영역 단면도이다.
도 7은 에폭시에 구리 입자 및 주석-비스무트 입자가 분산된 것을 도시한 상태도이다.
도 8은 산화막 제거제 또는 열에 의해 구리 입자의 산화막이 제거되는 것을 도시한 상태도이다.
도 9는 산화막 제거제 또는 열에 의해 주석/비스무트 입자의 산화막이 제거되는 것을 도시한 상태도이다.
도 10은 주석/비스무트 입자가 녹아 흐름성을 가지는 것을 도시한 상태도이다.
도 11은 구리 입자와 주석/비스무트 입자가 반응하여 금속간 화합물을 형성하는 것을 도시한 상태도이다.
도 12는 도전성 수지층 형성시 구리 입자가 큰 경우의 주석/비스무트 용액의 흐름을 도시한 상태도이다.
도 13은 도전성 수지층 형성시 구리 입자가 작은 경우의 주석/비스무트 용액의 흐름을 도시한 상태도이다.
도 14는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 "포함"한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
또한, 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미할 수 있는 것으로 문맥에 따라 적절히 해석되어야 한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
적층형
커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 나타내는 사시도이고, 도 2는 도 1의 I-I'선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는 바디(110) 및 제1 및 제2 외부 전극(130, 140)을 포함한다.
바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 액티브 영역의 상하 부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
본 발명의 일 실시 형태에서, 바디(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다.
즉, 바디(110)는, 내부 전극의 배치에 따른 두께 차이 및 모서리부의 연마로 인하여, 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 바디(110)에서, Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 이때, 제1 면(1)은 실장 면이 될 수 있다.
상기 액티브 영역은 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121, 122)이 번갈아 적층되는 구조로 이루어질 수 있다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(130, 140)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(130, 140)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있으며, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브영역의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 T방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 외부 전극(130, 140)은 제1 전극층(131, 141), 제1 전극층(131, 141) 상에 배치되는 도전성 수지층(132, 142) 및 도전성 수지층(132, 142) 상에 배치되는 제2 전극층(133, 134, 143, 144)을 각각 포함할 수 있다.
제1 전극층(131, 141)은 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출된 제1 및 제2 내부 전극(121, 122)과 각각 접촉되어 직접적으로 연결됨으로써 제1 외부 전극(130)과 제1 내부 전극(121) 간의 전기적 도통 및 제2 외부 전극(140)과 제2 내부 전극(122) 간의 전기적 도통을 확보한다.
이러한 제1 전극층(131, 141)은 금속 성분을 포함할 수 있으며, 상기 금속 성분은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 전극층(131, 141)은 상기 금속을 포람하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
이때, 제1 전극층(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에서 바디(110)의 제1 및 제2 면(1, 2) 중 일부까지 각각 연장되게 형성될 수 있다.
또한, 제1 전극층(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에서 바디의 제5 및 제6 면(5, 6) 중 일부까지 각각 연장되게 형성될 수 있다.
한편, 다른 실시 예로서, 도 3에 도시된 바와 같이, 적층형 커패시터(100’)의 제1 및 제2 외부 전극(130', 140')은, 제1 전극층(131', 141')이 바디(110)의 제1 및 제2 면(1, 2)으로는 연장되지 않고 제3 및 제4 면(3, 4)에만 각각 형성될 수 있다.
이 경우 적층형 커패시터(100’)의 휨 강도 및 ESR을 더 향상시킬 수 있다.
도 4는 도 2의 B 영역을 확대하여 도시한 단면도이다.
상기 B 영역은 제1 외부 전극(130)의 일부를 확대하여 도시하였으나, 제1 외부 전극(130)은 제1 내부 전극(121)과 전기적으로 접속하며, 제2 외부 전극(130)은 제2 내부 전극(122)과 접속하는 차이가 있을 뿐, 제1 외부 전극(130)과 제2 외부 전극(140)의 구성은 유사하므로, 이하 제1 외부 전극(130)을 기준으로 설명하나 이는 제2 외부 전극(140)에 관한 설명을 포함하는 것으로 본다.
도 4에 도시된 바와 같이, 제1 외부 전극(130)의 도전성 수지층(132)은 복수의 금속입자(132a), 도전성 연결부(132b), 베이스 수지(132c) 및 금속간 화합물(132d)를 포함한다.
이러한 도전성 수지층(132)은 제1 전극층(131)과 제2 전극층(133)을 전기적 및 기계적으로 접합시켜주는 역할을 하며, 적층형 커패시터를 기판에 실장할 때 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 크랙(crack)이 발생하는 것을 방지하고, 기판의 휨 충격으로부터 적층형 커패시터를 보호하는 역할을 할 수 있다.
이때, 도전성 수지층(132)은 제1 금속층(131) 상에 베이스 수지(132c)에 복수의 금속 입자(132a)가 분산된 페이스트를 도포하고 건조 및 경화 공정을 거쳐 형성할 수 있다.
따라서, 종래의 소성에 의해 외부 전극을 형성하는 방법과 달리 금속 입자가 완전히 용융되지 않아 베이스 수지(132c) 내에 랜덤 분포로 분산된 형태로 존재하여 도전성 수지층(132) 내에 포함될 수 있다.
한편, 금속 입자(132a)는 도전성 연결부(132b) 및 금속간 화합물(132d)을 이루는 저융점 금속과 모두 반응하는 경우 도전성 수지층(132) 내에 존재하지 않을 수 있다.
다만, 이하 본 실시 예에서는 설명의 편의를 위해 도전성 수지층(132) 내에 금속 입자(132a)가 포함되는 것으로 도시하여 설명한다.
이때, 금속 입자(132a)는 니켈(Ni), 은(Ag), 은이 코팅된 구리(Cu), 주석(Sn)이 코팅된 구리 및 구리 중 적어도 하나 이상을 포함할 수 있다.
또한, 금속 입자(132a)의 크기는 0.2 내지 20㎛일 수 있다.
한편, 도전성 수지층(132)에 포함되는 금속 입자는 구형뿐만 아니라, 도 5에 도시된 바와 같이 필요시 플레이크(flake)형의 금속 입자(132a’)로만 이루어지거나, 또는 도 6에 도시된 바와 같이 구형 금속 입자(132a)와 플레이크형 금속 입자(132a’)의 혼합형으로 이루어질 수 있다.
도전성 연결부(132b)는 금속이 용융된 상태로 복수의 금속 입자(132a)를 둘러싸 서로 연결하는 역할을 하며, 이에 바디(110) 내부의 응력을 최소화시키고, 고온 부하와 내습 부하 특성을 향상시킬 수 있다.
이러한 도전성 연결부(132b)는 도전성 수지층(132)의 전기 전도도를 증가시켜 도전성 수지층의 저항을 낮추는 역할을 할 수 있다.
이때, 도전성 수지층(132b)에 금속 입자(132a)가 포함되는 경우, 도전성 연결부(132b)는 금속 입자(132a) 간의 연결성을 높여 도전성 수지층(132)의 저항을 더 감소시키는 역할을 할 수 있다.
또한, 도전성 연결부(132b)에 포함되는 저융점 금속은 베이스 수지(132c)의 경화 온도 보다 낮은 융점을 가질 수 있다. 이때, 도전성 연결부(132b)에 포함되는 저융점 금속은 바람직하게 300℃ 이하의 융점을 가질 수 있다.
구체적으로, 도전성 연결부(132b)에 포함되는 금속은 주석(Sn), 납(Pb), 인듐(In), 구리(Cu), 은(Ag) 및 비스무트(Bi) 중에서 선택된 2 이상의 합금으로 이루어질 수 있다.
이때, 도전성 수지층(132)에 금속 입자(132a)가 포함되는 경우, 도전성 연결부(132b)는 용융 상태로 복수의 금속 입자(132a)를 둘러싸 서로 연결하는 역할을 할 수 있다.
즉, 도전성 연결부(132b)에 포함된 저융점 금속이 베이스 수지(132c)의 경화 온도보다 낮은 융점을 갖기 때문에, 건조 및 경화 공정을 거치는 과정에서 용융되며, 도 4에 도시된 바와 같이 도전성 연결부(132b)가 용융 상태로 금속 입자(132a)를 커버할 수 있게 된다.
도전성 수지층(132)은 저융점 솔더 수지 페이스트를 제작한 후 디핑하여 형성하는데, 저융점 솔더 수지 페이스트 제작시 금속 입자(132a)로 은 또는 은이 코팅된 금속을 적용하는 경우, 도전성 연결부(132b)가 Ag3Sn을 포함할 수 있다.
이때, 제1 전극층(131)은 Cu를 포함할 수 있고, 금속간 화합물(132d)은 Cu-Sn을 포함할 수 있다.
금속 입자가 분산된 페이스트를 전극 물질로 사용할 경우 전자의 흐름이 금속-금속 접촉일 때는 원활한 흐름을 보이지만 베이스 수지가 금속 입자를 둘러쌀 경우 전자는 그 흐름이 급속하게 감소할 수 있다.
이러한 문제를 해결하기 위해, 베이스 수지의 양을 극단적으로 줄이고 금속의 양을 늘려 금속 입자간 접촉 비율을 높여 도전성을 개선할 수 있으나, 반대로 수지의 양의 감소로 인해 외부 전극의 고착 강도의 저하의 문제가 발생할 수 있다.
본 실시 예에서는 열경화성 수지의 양을 극단적으로 줄이지 않더라도 도전성 연결부에 의해 금속 입자간 접촉 비율을 높일 수 있어, 외부 전극의 고착 강도 저하의 문제가 없으면서 도전성 수지층 내의 전기 전도도를 개선할 수 있다.
이에 적층형 커패시터의 ESR을 저감시킬 수 있다.
금속간 화합물(132d)은 제1 전극층(131) 상에 배치되며 도전성 연결부(132b)와 접촉되어 제1 전극층(131)과 도전성 연결부(132b)를 연결하는 역할을 한다.
이에 도전성 수지층(132)과 제1 전극층(131)의 전기적 및 기계적 접합을 향상시켜 도전성 수지층(132)과 제1 전극층(131) 간의 접촉 저항을 감소시키는 역할을 한다.
또한, 금속간 화합물(132d)의 두께는 2.0 내지 5.0㎛일 수 있다.
금속간 화합물(132d)의 두께가 2.0㎛ 미만이거나 또는 5.0㎛를 초과하면 납내열 테스트시 ESR의 변화율이 10% 이상 발생할 수 있다.
이때, 제1 전극층(131)이 구리로 이루어지는 경우, 금속간 화합물(132d)은 구리-주석(Cu-Sn)으로 이루어질 수 있다.
이러한 금속간 화합물(132d)은 제1 전극층(131) 상에 복수의 아일랜드(island) 형태로 배치될 수 있다.
또한, 상기 복수의 아일랜드는 층(layer) 형태로 이루어질 수 있다.
베이스 수지(132c)는 전기 절연성을 가지는 열경화성 수지를 포함할 수 있다.
이때, 상기 열경화성 수지는 예컨대 에폭시 수지일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
베이스 수지(132c)는 제1 및 제2 전극층(131, 133) 사이를 기계적으로 접합시켜 주는 역할을 한다.
본 실시 예의 도전성 수지층(132)은 바디의 제3 면(3)에 형성되는 접속부와, 상기 접속부에서 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장되는 밴드부를 포함할 수 있다.
도 2의 A에 도시된 바와 같이, 도전성 수지층(132)은, 접속부의 중앙부분의 두께를 t1으로, 코너부의 두께는 t2로, 밴드부의 중앙부분의 두께는 t3으로 정의할 때, t2/t1≥0.05이고, t3/t1≤0.5일 수 있다.
상기 t2/t1이 0.05 미만인 경우, 커패시터 바디의 모서리부의 크랙 발생 가능성이 높아지고, 이로 인해 쇼트 불량 및 내습 불량 등이 발생할 수 있다.
상기 t3/t1이 0.5를 초과하는 경우, 외부 전극의 밴드부가 지나치게 라운드 된 형상을 가지게 되어, 기판에 실장시 지그를 사용하기 어렵고, 적층형 커패시터를 기판에 실장한 후 넘어지는 현상이 발생할 수 있으며, 이로 인해 적층형 커패시터의 실장 불량율이 증가할 수 있다.
또한, 외부 전극의 두께가 커져 적층형 커패시터의 단위 커패시턴스가 감소할 수 있다.
상기 제2 전극층은 도금층일 수 있다.
이때, 상기 제2 전극층은 예컨대 니켈 도금층(133)과 주석 도금층(134)이 순서대로 적층된 구조일 수 있다.
니켈 도금층(133)은 도전성 수지층(132)의 도전성 연결부(132b) 및 베이스 수지(132c)와 접촉된다.
도전성 수지층의 형성 메커니즘
도 7은 에폭시에 구리 입자 및 주석-비스무트 입자가 분산된 것을 도시한 상태도이고, 도 8은 산화막 제거제 또는 열에 의해 구리 입자의 산화막이 제거되는 것을 도시한 상태도이고, 도 9는 산화막 제거제 또는 열에 의해 주석/비스무트 입자의 산화막이 제거되는 것을 도시한 상태도이고, 도 10은 주석/비스무트 입자가 녹아 흐름성을 가지는 것을 도시한 상태도이고, 도 11은 구리 입자와 주석/비스무트 입자가 반응하여 구리-주석층을 형성하는 것을 도시한 상태도이다.
이하, 도 7 내지 도 11을 참조하여, 도전성 수지층(132)을 형성하는 메커니즘을 설명한다.
도 7 내지 도 9를 참조하면, 베이스 수지(132c) 내에 포함되는 구리 입자(310)와 저융점 금속 입자인 주석/비스무트(Sn/Bi) 입자(410)는 표면에 각각 산화막(311, 411)이 존재한다.
또한, 제1 전극층(131)의 표면에도 산화막(131a)이 존재한다.
산화막(311, 411)은, 구리 입자(310)와 주석/비스무트 입자(410)가 서로 반응하여 구리-주석층을 형성하는 것을 방해하는데, 경화시 에폭시에 포함된 산화막 제거제 또는 열(△T)에 의해 제거되거나, 필요시 산 용액 처리를 하여 제거할 수 있다.
이때, 제1 전극층(131)의 산화막(131a)도 함께 제거될 수 있다.
상기 산화막 제거제는 산, 염기, 할로겐화 수소 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 10을 참조하면, 산화막(411)이 제거된 주석/비스무트 입자(410)는 약 140℃에서 녹기 시작하고 녹은 주석/비스무트 입자(412)는 흐름성을 가지며 산화막(311)이 제거된 구리 입자(310)를 향해 이동하여 일정한 온도에서 구리 입자(310)와 서로 반응하여 도전성 연결부(132b)를 이루고 제1 전극층(131) 쪽으로 이동하여 도 11에 나타난 것과 같이 구리-주석층인 금속간 화합물(132d)를 형성한다.
이와 같이 형성된 금속간 화합물(132d)은 도전성 수지층(132)의 구리-주석으로 이루어진 도전성 연결부(132b)와 연결되어 제1 전극층(131)과 도전성 수지층(132) 간의 접촉 저항을 감소시킬 수 있다.
도 11에 도시된 구리 입자(132a)는 상기 반응 후 도전성 연결부(132b) 내에 존재하는 구리 입자를 나타낸다.
이때, 주석/비스무트 입자(412)는 표면 산화가 일어나기 쉽고 이 경우 금속간 화합물(132d)의 형성을 방해할 수 있다.
따라서, 이러한 표면 산화를 방지하기 위해 카본 함량이 0.5 내지 1.0%가 되도록 주석/비스무트 입자(412)를 표면 처리할 수 있다.
한편, 본 실시 예에서는 저융점 금속 입자로 Sn/Bi(주석/비스무트 입자)를 사용하고 있으나, 그 외 Sn-Pb, Sn-Cu, Sn-Ag, Sn-Ag-Cu 등을 적용할 수 있다.
이때, 구리 입자(310)와 주석/비스무트 입자(410)의 크기, 함량 및 조성 등에 따라, 금속간 화합물(132d)의 제1 전극층(131) 상의 배치가 결정된다.
한편, 금속간 화합물(132d)의 형성을 위한 구리 입자(310)의 크기는 0.2 내지 20㎛일 수 있다.
금속간 화합물을 형성하기 위해서는, 일정 온도에서 녹아 용액 상태로 존재하는 주석/비스무트 입자가 구리 입자 주변으로 흘러 가야 하는데, 도 12에 도시된 바와 같이, 구리 입자의 크기가 20㎛를 초과하게 되면 제1 전극층(131)과 구리 입자 간의 간격이 너무 넓어 주석/비스무트 용액이 제1 전극층(131)과 구리 입자 사이로 쉽게 이동하지 못하여 금속간 화합물의 형성을 방해할 수 있다.
반대로, 도 13에 도시된 바와 같이, 구리 입자의 크기가 20㎛ 이하이면 구리 입자 간의 거리가 줄어들고 이렇게 줄어든 영역에서 발생하는 모세관 힘으로 인해 주석/비스무트 용액이 제1 전극층(131)의 표면으로 더 쉽게 이동될 수 있고 이에 금속간 화합물의 형성이 용이해진다.
다만, 구리 입자의 크기가 0.2㎛ 미만이면 구리 입자의 표면에서 산화가 발생되어 오히려 금속간 화합물의 형성을 방해할 수 있다.
또한, 본 메커니즘에서 주석-비스무트 입자의 녹는 온도 및 금속간 화합물의 형성 온도는 베이스 수지인 에폭시 수지의 경화 온도 보다 낮아야 한다.
만약, 주석-비스무트 입자의 녹는 온도 및 금속간 화합물의 형성 온도가 에폭시 수지의 경화 온도 보다 높으면 베이스 수지가 먼저 경화되어 녹은 주석-비스무트 입자가 구리 입자의 표면으로 이동할 수 없기 때문에 금속간 화합물인 구리-주석층이 형성될 수 없다.
또한, 금속간 화합물의 형성을 위한 총 금속 입자 대비 주석/비스무트 입자의 함량은 10 내지 90 wt%일 수 있다.
주석/비스무트 입자의 함량이 10 wt% 미만이면 도전성 수지층에서 구리 입자와 반응하여 형성되는 금속간 화합물의 크기가 지나치게 증가되기 때문에 제1 전극층 상에 도전성 연결부를 배치하기 어렵다.
또한, 주석/비스무트 입자의 함량이 90 wt%를 초과하면 주석/비스무트끼리 서로 반응하여 금속간 화합물을 형성하지 않고 주석/비스무트의 입자 크기만 커지는 문제가 있다.
또한, 주석/비스무트 입자에서 주석의 함량을 조절할 필요가 있다.
본 실시 예에서, 구리 입자와 반응하여 금속간 화합물을 형성하는 성분은 주석이기 때문에, 이러한 반응성을 일정 수준 이상 확보하기 위해, Snx-Biy에서 Sn의 함량(x)은 총 금속 입자의 10wt% 이상인 것이 바람직하다.
주석의 함량(x)이 총 금속 입자의 10wt% 미만이면 제조된 적층형 커패시터의 ESR이 증가될 수 있다.
외부 전극에 도전성 수지층이 적용되는 적층형 커패시터에서, ESR은 외부 전극에 적용되는 여러 종류의 저항의 영향을 모두 받는다.
이러한 저항 성분으로, 제1 전극층의 저항, 도전성 수지층과 제1 전극층 간의 접촉 저항, 도전성 수지층의 저항, 제2 전극층과 도전성 수지층 간의 접촉 저항 및 제2 전극층의 저항이 있다.
여기서, 제1 전극층의 저항과 제2 전극층의 저항은 고정 값으로 변동이 되지 않는다.
비교 예 1로서, 단순히 외부 전극에 도전성 수지층이 적용되는 종래의 적층형 커패시터는, 복수의 금속 입자 사이 및 금속 입자와 제1 전극층 사이가 베이스 수지로 분리되어 있으므로, 도전성 수지층과 제1 전극층 간의 접촉 저항 및 제2 전극층과 도전성 수지층 간의 접촉 저항이 커서, 적층형 커패시터의 ESR이 28.5 ㏁으로 크게 나타난다.
비교 예 2로서, 저융점 금속을 이용하여 복수의 금속 입자가 서로 연결되도록 구성한 외부 전극 구조를 가지는 적층형 커패시터가 있다.
이 경우 금속 입자 간의 연결이 증가하여 도전성 수지층의 전도도가 증가되고 도전성 수지층의 저항을 감소시켜 적층형 커패시터의 ESR이 26.1 ㏁로 비교 예 1에 비해 소폭 감소하였지만, 제1 전극층과 도전성 연결부는 베이스 수지에 의해 서로 분리된 상태로 전기의 흐름이 터널링(tunneling) 방식으로 흐르므로 ESR의 감소 폭이 비교 예 1에 비해 크지 않다.
본 발명의 실시 예는 상기의 조건에 따라 구리 입자, 주석/비스무트 입자, 산화막 제거제 및 4 내지 15 wt%의 에폭시 수지를 혼합하고 3-롤밀(3-roll mill)을 이용하여 분산시켜 도전성 수지를 제작하고 이를 제1 전극층 상에 도포하여 외부 전극을 형성한 것이다.
본 실시 예에 따르면, 외부 전극의 도전성 수지층의 금속간 화합물이 제1 전극층 상에 배치되고, 베이스 수지 내에는 금속간 화합물과 접촉되게 도전성 연결부가 형성되어 전류 채널(channel)을 형성하고, 도전성 연결부는 용융 상태로 복수의 금속 입자를 둘러싸며 제2 전극층과 접촉되게 구성됨으로써, 도전성 수지층의 저항을 감소시킴과 더불어 도전성 수지층과 제1 전극층 간의 접촉 저항 및 제2 전극층과 도전성 수지층 간의 접촉 저항을 더 감소시켜 적층 세라믹 커패시터의 ESR이 18.5 ㏁로 크게 낮아진다.
또한, 상기 도전성 연결부를 전도도가 높은 저융점 메탈로 형성하면 도전성 수지층의 전도도를 더 향상시켜서 도전성 수지층의 저항을 더 낮출 수 있어서, 적층형 커패시터의 ESR을 더 낮출 수 있다.
즉, 본 실시 예에서, 도전성 수지층의 저항은 도전성 연결부에 저융점 메탈을 적용하여 도전성 수지층의 전도도를 향상시킴으로써 감소시킬 수 있고, 도전성 수지층과 제1 전극층 사이에 금속간 화합물을 형성하여 도전성 수지층과 제1 전극층을 서로 전기적으로 연결하여 도전성 수지층과 제1 전극층 간의 접촉 저항을 낮출 수 있어서, 적층형 커패시터의 ESR을 크게 낮출 수 있다.
또한, 본 실시 형태에서는, 도전성 연결부에 의해 도전성 수지층의 접합력 및 연결성이 증가하여 휨 강도를 향상시킬 수 있다.
아래 표 1은 벤딩 깊이에 따른 칩의 불량률을 나타낸 것이다. 표 1에 나타난 바와 같이, 휨 강도를 측정하기 위해서는, 먼저 칩이 중앙에 실장된 기판의 양단을 고정시키고 기판의 중앙부를 팁을 이용하여 1 mm/sec의 속도로 누른다.
사용되는 칩의 사이즈는 휨 강도 영향을 비교하기 용이하도록 1608 사이즈를 사용한다. 이때, 각 샘플 별로 10개의 시료를 측정하여 불량률(%)을 나타낸다.
그리고, 가압 속도를 1 mm/sec씩 증가시키되 각 구간에서 5초간 유지하여 칩의 커패시턴스의 변화량(△C)을 측정하였으며, 이때 벤딩되기 전의 용량값(초기값)과 비교하여 △C가 12.5% 이상인 것을 불량으로 판정하였다.
하기 표 1을 참조하면, 본 실시 예의 경우 벤딩 깊이가 10mm에서도 불량이 발생하지 않았다.
| 벤딩 깊이 (mm) | 비교 예 1 (불량률: %) |
비교 예 2 (불량률: %) |
실시 예 (불량률: %) |
| 1 | 0 | 0 | 0 |
| 2 | 20 | 0 | 0 |
| 3 | 80 | 0 | 0 |
| 4 | 100 | 10 | 0 |
| 5 | 100 | 40 | 0 |
| 6 | 100 | 40 | 0 |
| 7 | 100 | 50 | 0 |
| 8 | 100 | 60 | 0 |
| 9 | 100 | 60 | 0 |
| 10 | 100 | 60 | 0 |
변형 예
도 1, 도 2 및 도 14를 참조하면, 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터는, 바디(110), 금속간 화합물(150), 제1 및 제 외부 전극(130, 140)을 포함한다.
여기서, 앞서 설명한 일 실시 형태와 유사한 구조에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 금속간 화합물(150)의 배치 구조를 도시하여 이를 토대로 구체적으로 설명하기로 한다.
바디(110)는, 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 바디(11)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함한다.
금속간 화합물(150)은 바디(110)의 제3 및 제4 면(3, 4)에서, 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 접촉되도록 배치된다.
이러한 금속간 화합물(150)은 필요시 복수의 아일랜드(island) 형태일 수 있으며, 또한 상기 복수의 아일랜드는 층 형태로 이루어질 수 있다.
제1 및 제2 외부 전극(130, 140)은, 바디(110)의 제3 및 제4 면(3, 4)에 금속간 화합물(150)을 커버하도록 각각 배치된다.
이하, 제1 외부 전극(130)을 기준으로 설명하나 이는 제2 외부 전극(140)에 관한 설명을 포함하는 것으로 본다.
제1 외부 전극(130)은, 바디(110)의 제3 면(3)에 금속간 화합물(150)을 커버하도록 배치되며, 도전성 연결부(132b) 및 베이스 수지(132c)를 포함하는 도전성 수지층(132’) 및 도전성 수지층(132) 상에 배치되며 도전성 수지층(132’)의 도전성 연결부(132b)와 접촉되는 제2 전극층(133, 134)을 포함한다.
이때, 도전성 연결부(132b)는, 금속간 화합물(150)과 접촉하며, 용융된 상태로 복수의 금속 입자(132a)를 둘러싸 서로 연결한다.
이러한 구조에 따르면, 제1 외부 전극(130)에 제1 전극층이 없어 칩 벤딩시 발생하는 제1 전극층의 벤딩 스트레스를 해소할 수 있고, 금속간 화합물(150)에 의해 제1 외부 전극(130)의 접합력이 증가되어, 외부 전극에 제1 전극층이 포함되는 실시 예에 비해 적층형 커패시터의 휨 강도를 더 향상시킬 수 있다.
또한, 금속간 화합물(150)에 의해 제1 내부 전극(121)과 도전성 수지층(132’) 간의 전기적 연결성이 향상되고, 이에 접촉 저항이 감소되어 적층형 커패시터의 ESR을 더 ?출 수 있다.
본 실시 예에서는 내부 전극과 도전성 수지층 사이에 제1 전극층이 없다. 이에 내부 전극이 Ni를 포함하는 경우, 금속간 화합물은 내부 전극의 Ni와 도전성 수지층의 저융점 솔더가 서로 반응하여 Ni-Sn을 포함할 수 있다.
이때, 도전성 연결부(132b)에 포함되는 금속은 베이스 수지(132c)의 경화 온도 보다 낮은 융점을 가질 수 있다.
또한, 도전성 연결부(132b)의 금속은 바람직하게 300℃ 이하의 저융점 금속으로 이루어질 수 있다.
금속간 화합물(150)은 내부 전극(121)과 접촉되는 면적 대비 20% 이상 형성될 수 있다.
금속간 화합물(150)의 내부 전극(121)과 접촉되는 면적 대비 형성 면적이 20% 미만인 경우 ESR이 28.5mΩ을 초과하여 ESR 저감효과가 제대로 구현되지 않을 수 있다.
본 실시 예에서, 적층형 커패시터의 ESR의 pass/fail(통과/불량) 기준은 28.5mΩ으로 한다.
상기 수치는 금속간 화합물을 적용하지 않고 Cu-Epoxy로 도전성 수지층을 형성한 경우의 평균 ESR 값이다.
이때, 금속간 화합물(150)의 내부 전극(121)과 접촉되는 면적 대비 형성 면적이 50% 이상인 경우 ESR 저감효과가 크게 향상될 수 있다.
또한, 금속간 화합물(150)의 두께는 2.0 내지 5.0㎛일 수 있다.
금속간 화합물(150)의 두께가 2.0㎛ 미만이거나 또는 5.0㎛를 초과하면 납내열 테스트시 ESR의 변화율이 10% 이상 발생할 수 있다.
한편, 금속간 화합물(150)은 제1 전극층(131) 상에 복수의 아일랜드(island) 형태로 배치될 수 있다.
또한, 상기 복수의 아일랜드는 층(layer) 형태로 이루어질 수 있다.
적층형
커패시터의 제조 방법
이하에서는 본 발명의 일 실시 형태에 따른 적층형 커패시터의 제조 방법에 대하여 구체적으로 설명하나, 본 발명이 이에 제한되는 것은 아니며, 본 실시 형태의 적층형 커패시터의 제조 방법에 관한 설명 중 상술한 적층형 커패시터와 중복되는 설명은 생략하도록 한다.
본 실시 형태에 따른 적층형 커패시터의 제조 방법은, 우선 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버를 형성할 수 있다.
상기 세라믹 그린 시트는 세라믹 분말, 바인더 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법 등으로 수 μm의 두께를 가지는 시트(sheet)형으로 제작한 것이다.
다음으로, 상기 그린 시트 상에 니켈 분말 등의 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 스크린 인쇄 공법 등으로 도포하여 내부 전극을 형성한다.
이후, 내부 전극이 인쇄된 그린 시트를 복수 층 적층하고 적층체의 상하 면에 내부 전극이 인쇄되지 않은 그린 시트를 복수 층 적층한 뒤 소성하여 바디를 마련할 수 있다.
상기 바디는 유전체층, 내부 전극 및 커버를 포함하며, 유전체층은 내부 전극이 인쇄된 그린 시트를 소성하여 형성되는 것이고, 상기 커버는 내부 전극이 인쇄되지 않은 그린 시트를 소성하여 형성되는 것이다.
상기 내부 전극은 서로 다른 극성을 가지는 제1 및 제2 내부 전극으로 형성될 수 있다.
다음으로, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 상기 바디의 제3 및 제4 면에 제1 전극층을 각각 형성한다.
상기 제1 전극층은 도전성 금속 및 글라스를 포함하는 페이스트를 도포한 후 소성하여 형성할 수 있다.
이때, 상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 니켈, 구리, 팔라듐, 금, 은 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층형 커패시터의 외부 전극의 제작에 사용되는 글라스와 동일한 조성의 물질을 사용할 수 있다.
다음으로, 금속 입자, 열경화성 수지 및 상기 열경화성 수지보다 낮은 융점을 갖는 저융점 금속을 포함하는 도전성 수지 조성물을 마련한다.
상기 도전성 수지 조성물은, 예컨대 금속 입자인 구리 입자, 저융점 금속인 주석/비스무트 입자, 산화막 제거제 및 4 내지 15 wt%의 에폭시 수지를 혼합한 후, 3-롤 밀(3-roll mill)을 이용하여 분산시킴으로써 제조할 수 있다.
그리고, 상기 제1 전극층의 외측에 상기 도전성 수지 조성물을 도포하고 건조 및 경화하여 금속간 화합물을 포함하는 도전성 수지층을 형성할 수 있다.
이때, 상기 금속 입자 중 일부가 상기 저융점 금속과 완전히 반응하지 않고 남는 경우, 남은 금속 입자는 용융된 저융점 금속에 의해 커버되는 상태로 상기 도전성 수지층 내에 존재할 수 있다.
또한, 상기 금속 입자는 니켈, 은, 은이 코팅된 구리, 주석이 코팅된 구리 및 구리 중 적어도 하나 이상을 포함할 수 있으며, 본 발명이 이에 제한되는 것은 아니다.
상기 열경화성 수지는 예를 들어 에폭시 수지를 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니고, 예컨대 비스페놀 A 수지, 글리콜 에폭시 수지, 노블락 에폭시 수지 또는 이들의 유도체 중 분자량이 작아 상온에서 액상인 수지일 수 있다.
나아가 상기 도전성 수지층 상에 제2 전극층을 형성하는 단계를 더 포함할 수 있다.
상기 제2 전극층은 도금에 의해 형성될 수 있으며, 예를 들어 니켈 도금층과 그 상부에 더 형성되는 주석 도금층을 포함할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100’: 적층형 커패시터
110: 바디
111: 유전체층
121, 122: 제1 및 제2 내부전극
130, 140: 제1 및 제2 외부전극
131, 131’, 141, 141’: 제1 전극층
132. 142: 도전성 수지층
133, 134, 143, 144: 제2 전극층
132a: 금속 입자
132b: 도전성 연결부
132c: 베이스 수지
132d, 150: 금속간 화합물
110: 바디
111: 유전체층
121, 122: 제1 및 제2 내부전극
130, 140: 제1 및 제2 외부전극
131, 131’, 141, 141’: 제1 전극층
132. 142: 도전성 수지층
133, 134, 143, 144: 제2 전극층
132a: 금속 입자
132b: 도전성 연결부
132c: 베이스 수지
132d, 150: 금속간 화합물
Claims (37)
- 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며,
상기 외부 전극은,
상기 바디의 일면에 배치되고, 상기 내부 전극과 접촉되는 제1 전극층;
상기 제1 전극층 상에 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸는 도전성 연결부, 베이스 수지, 및 상기 제1 전극층 및 상기 도전성 연결부와 접촉하는 금속간 화합물을 포함하는 도전성 수지층; 및
상기 도전성 수지층 상에 배치되며, 상기 도전성 연결부와 접촉되는 제2 전극층; 을 포함하고,
상기 도전성 수지층은, 상기 금속 입자가 구리, 니켈, 은, 은이 코팅된 구리 및 주석이 코팅된 구리 중 적어도 하나이고,
상기 금속간 화합물이 구리-주석인 적층형 커패시터.
- 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며,
상기 외부 전극은,
상기 바디의 일면에 배치되고, 상기 내부 전극과 접촉되는 제1 전극층;
상기 제1 전극층 상에 배치되며, 저융점 금속을 포함하는 도전성 연결부, 상기 제1 전극층 및 상기 도전성 연결부와 접촉하는 금속간 화합물, 및 상기 도전성 연결부와 상기 금속간 화합물을 커버하는 베이스 수지를 포함하는 도전성 수지층; 및
상기 도전성 수지층 상에 배치되며, 상기 도전성 연결부와 접촉되는 제2 전극층; 을 포함하고,
상기 금속간 화합물이 복수의 아일랜드(island) 형태인 적층형 커패시터.
- 제1항 또는 제2항에 있어서,
상기 제1 전극층이 구리를 포함하는 적층형 커패시터.
- 제1항 또는 제2항에 있어서,
상기 도전성 연결부는, 상기 베이스 수지의 경화 온도 보다 낮은 융점을 가지는 적층형 커패시터.
- 제4항에 있어서,
상기 도전성 연결부의 융점이 300℃ 이하인 적층형 커패시터.
- 삭제
- 제1항에 있어서,
상기 도전성 수지층의 상기 도전성 연결부가 Ag3Sn을 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 금속 입자의 크기가 0.2 내지 20㎛인 적층형 커패시터.
- 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며,
상기 외부 전극은,
상기 바디의 일면에 배치되고, 상기 내부 전극과 접촉되는 제1 전극층;
상기 제1 전극층 상에 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸는 도전성 연결부, 베이스 수지, 및 상기 제1 전극층 및 상기 도전성 연결부와 접촉하는 금속간 화합물을 포함하는 도전성 수지층; 및
상기 도전성 수지층 상에 배치되며, 상기 도전성 연결부와 접촉되는 제2 전극층; 을 포함하고,
상기 금속간 화합물이 복수의 아일랜드(island) 형태인 적층형 커패시터.
- 제2항 또는 제9항에 있어서,
상기 복수의 아일랜드(island)가 층(layer) 형태인 적층형 커패시터.
- 제1항 또는 제2항에 있어서,
상기 바디는, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 면과 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며,
상기 내부 전극이 상기 바디의 제3 및 제4 면을 통해 번갈아 노출되도록 배치되고,
상기 제1 전극층이 상기 바디의 제3 및 제4 면에 상기 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록 형성되는 적층형 커패시터.
- 제11항에 있어서,
상기 외부 전극은 상기 바디의 제3 및 제4 면에 각각 형성되는 접속부와 상기 접속부에서 상기 바디의 제1 및 제2 면의 일부까지 연장되게 형성되는 밴드부를 포함하는 적층형 커패시터.
- 제12항에 있어서,
상기 도전성 수지층은, 상기 접속부의 중앙 부분의 두께를 t1으로, 코너부의 두께는 t2로, 상기 밴드부의 중앙 부분의 두께는 t3으로 정의할 때, t2/t1≥0.05이고, t3/t1≤0.5인 적층형 커패시터.
- 제1항에 있어서,
상기 도전성 수지층은, 상기 금속 입자가 구형, 플레이크(flake)형, 및 구형과 플레이크(flake)형의 혼합형 중 하나인 적층형 커패시터.
- 제1항 또는 제2항에 있어서,
상기 금속간 화합물의 두께는 2.0 내지 5.0㎛인 적층형 커패시터.
- 삭제
- 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 면과 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극이 제3 및 제4 면을 통해 각각 노출되는 바디;
상기 제1 및 제2 내부 전극의 노출된 부분에 배치되는 금속간 화합물; 및
상기 바디의 제3 및 제4 면에 상기 금속간 화합물을 커버하도록 각각 배치되는 제1 및 제2 외부 전극; 을 포함하며,
상기 제1 및 제2 외부 전극은,
상기 바디의 제3 및 제4 면에 각각 배치되며, 저융점 금속을 포함하고 상기 금속간 화합물과 접촉하는 도전성 연결부 및 상기 도전성 연결부를 커버하는 베이스 수지를 포함하는 도전성 수지층; 및
상기 도전성 수지층 상에 배치되며 상기 도전성 연결부와 접촉되는 제2 전극층; 을 포함하고,
상기 금속간 화합물이 복수의 아일랜드(island) 형태인 적층형 커패시터.
- 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 면과 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극이 제3 및 제4 면을 통해 각각 노출되는 바디;
상기 제1 및 제2 내부 전극의 노출된 부분에 배치되는 금속간 화합물; 및
상기 바디의 제3 및 제4 면에 상기 금속간 화합물을 커버하도록 각각 배치되는 제1 및 제2 외부 전극; 을 포함하며,
상기 제1 및 제2 외부 전극은,
상기 바디의 제3 및 제4 면에 각각 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸고 상기 금속간 화합물과 접촉하는 도전성 연결부 및 베이스 수지를 포함하는 도전성 수지층; 및
상기 도전성 수지층 상에 배치되며 상기 도전성 연결부와 접촉되는 제2 전극층; 을 포함하고,
상기 금속간 화합물이 복수의 아일랜드(island) 형태인 적층형 커패시터.
- 제17항 또는 제18항에 있어서,
상기 복수의 아일랜드가 층(layer) 형태인 적층형 커패시터.
- 제17항에 있어서,
상기 금속간 화합물이 상기 내부 전극과 접촉되는 면적 대비 20% 이상 형성되는 적층형 커패시터.
- 제17항에 있어서,
상기 도전성 연결부는, 상기 베이스 수지의 경화 온도 보다 낮은 융점을 가지는 적층형 커패시터.
- 제21항에 있어서,
상기 도전성 연결부의 융점이 300℃ 이하인 적층형 커패시터.
- 삭제
- 제17항에 있어서,
상기 제1 및 제2 내부 전극은 니켈을 포함하고, 상기 금속간 화합물은 니켈-주석(Ni-Sn)을 포함하는 적층형 커패시터.
- 삭제
- 삭제
- 제17항에 있어서,
상기 금속간 화합물의 두께는 2.0 내지 5.0㎛인 적층형 커패시터.
- 유전체층 및 내부 전극을 포함하는 바디를 마련하는 단계;
상기 내부 전극의 일단과 전기적으로 연결되도록 상기 바디의 일면에 도전성 금속 및 글라스를 포함하는 페이스트를 도포한 후 소성하여 제1 전극층을 형성하는 단계;
상기 제1 전극층 상에 금속 입자, 열경화성 수지 및 상기 열경화성 수지의 경화 온도 보다 낮은 융점을 가지는 저융점 금속을 포함하는 도전성 수지 조성물을 도포하는 단계;
상기 도전성 수지 조성물을 경화하여 용융된 저융점 금속이 금속 입자를 둘러싸는 도전성 연결부가 되고, 제1 전극층과 도전성 연결부 사이에 금속간 화합물이 형성되도록 도전성 수지층을 형성하는 단계; 및
상기 도전성 수지층 상에 제2 전극층을 도금으로 형성하는 단계; 를 포함하고,
상기 제1 전극층이 구리를 포함하고,
상기 도전성 수지층은, 상기 금속 입자가 구리, 니켈, 은, 은이 코팅된 구리 및 주석이 코팅된 구리 중 적어도 하나이고,
상기 금속간 화합물이 구리-주석으로 이루어지는 적층형 커패시터의 제조 방법.
- 제28항에 있어서,
상기 도전성 수지층을 형성하는 단계는,
열경화성 수지 내에 포함되는 금속 입자와 저융점 금속 입자의 표면의 산화막을 제거하는 단계; 및
산화막이 제거된 금속 입자와 산화막이 제거된 저융점 금속 입자가 반응하여 도전성 연결부를 형성하되, 상기 저융점 금속 입자가 흐름성을 가져 제1 전극층 주변으로 흘러가 제1 전극층과 접촉되는 금속간 화합물을 형성하는 단계; 를 포함하는 적층형 커패시터의 제조 방법.
- 제29항에 있어서,
상기 금속 입자는 구리이고, 상기 저융점 금속 입자는 Sn/Bi, Sn-Pb, Sn-Cu, Sn-Ag 및 Sn-Ag-Cu 중 적어도 하나인 적층형 커패시터의 제조 방법.
- 제29항에 있어서,
상기 금속 입자의 크기가 0.2 내지 20 ㎛인 적층형 커패시의 제조 방법.
- 제29항에 있어서,
상기 저융점 금속의 함량이 총 금속의 함량 대비 10 내지 90 wt%인 적층형 커패시의 제조 방법.
- 제30항에 있어서,
상기 저융점 금속 입자는 Sn/Bi이고, Snx-Biy에서 Sn의 함량(x)이 총 금속의 함량 대비 10wt% 이상인 적층형 커패시터의 제조 방법.
- 제28항에 있어서,
상기 저융점 금속의 융점이 300℃ 이하인 적층형 커패시터의 제조 방법.
- 삭제
- 유전체층 및 내부 전극을 포함하는 바디를 마련하는 단계;
상기 내부 전극의 일단과 전기적으로 연결되도록 상기 바디의 일면에 도전성 금속 및 글라스를 포함하는 페이스트를 도포한 후 소성하여 제1 전극층을 형성하는 단계;
상기 제1 전극층 상에 금속 입자, 열경화성 수지 및 상기 열경화성 수지의 경화 온도 보다 낮은 융점을 가지는 저융점 금속을 포함하는 도전성 수지 조성물을 도포하는 단계;
상기 도전성 수지 조성물을 경화하여 용융된 저융점 금속이 금속 입자를 둘러싸는 도전성 연결부가 되고, 제1 전극층과 도전성 연결부 사이에 금속간 화합물이 형성되도록 도전성 수지층을 형성하는 단계; 및
상기 도전성 수지층 상에 제2 전극층을 도금으로 형성하는 단계; 를 포함하고,
상기 도전성 수지층을 형성하는 단계에 있어서, 상기 금속간 화합물을 복수의 아일랜드(island) 형태로 형성하는 적층형 커패시터의 제조 방법.
- 제36항에 있어서,
상기 복수의 아일랜드(island)를 층(layer) 형태로 형성하는 적층형 커패시터의 제조 방법.
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/450,409 US10446320B2 (en) | 2016-04-15 | 2017-03-06 | Multilayer capacitor having external electrode including conductive resin layer |
| JP2017046233A JP2017191929A (ja) | 2016-04-15 | 2017-03-10 | 積層型キャパシター及びその製造方法 |
| CN201710244146.4A CN107301918B (zh) | 2016-04-15 | 2017-04-14 | 多层电容器及其制造方法 |
| CN201910249309.7A CN109994317B (zh) | 2016-04-15 | 2017-04-14 | 多层电容器及其制造方法 |
| KR1020180082814A KR102530767B1 (ko) | 2016-04-15 | 2018-07-17 | 적층형 커패시터 및 그 제조 방법 |
| US16/265,548 US10658116B2 (en) | 2016-04-15 | 2019-02-01 | Multilayer capacitor having external electrode including conductive resin layer |
| US16/271,084 US10658117B2 (en) | 2016-04-15 | 2019-02-08 | Multilayer capacitor having external electrode including conductive resin layer |
| JP2019033621A JP7048163B2 (ja) | 2016-04-15 | 2019-02-27 | 積層型キャパシター及びその製造方法 |
| US16/441,469 US20190295773A1 (en) | 2016-04-15 | 2019-06-14 | Multilayer capacitor having external electrode including conductive resin layer |
| US17/030,943 US11342119B2 (en) | 2016-04-15 | 2020-09-24 | Multilayer capacitor having external electrode including conductive resin layer |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160046323 | 2016-04-15 | ||
| KR20160046323 | 2016-04-15 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180082814A Division KR102530767B1 (ko) | 2016-04-15 | 2018-07-17 | 적층형 커패시터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170118584A KR20170118584A (ko) | 2017-10-25 |
| KR101973433B1 true KR101973433B1 (ko) | 2019-04-29 |
Family
ID=60299794
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160176098A KR101973433B1 (ko) | 2016-04-15 | 2016-12-21 | 적층형 커패시터 및 그 제조 방법 |
| KR1020230047360A KR20230051473A (ko) | 2016-04-15 | 2023-04-11 | 적층형 커패시터 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230047360A KR20230051473A (ko) | 2016-04-15 | 2023-04-11 | 적층형 커패시터 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20190295773A1 (ko) |
| KR (2) | KR101973433B1 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10446320B2 (en) | 2016-04-15 | 2019-10-15 | Samsung Electro-Mechanics Co., Ltd. | Multilayer capacitor having external electrode including conductive resin layer |
| US10319527B2 (en) * | 2017-04-04 | 2019-06-11 | Samsung Electro-Mechanics Co., Ltd. | Multilayer capacitor |
| KR102436224B1 (ko) | 2017-12-19 | 2022-08-25 | 삼성전기주식회사 | 커패시터 부품 |
| JP7053095B2 (ja) * | 2018-11-29 | 2022-04-12 | サムソン エレクトロ－メカニックス カンパニーリミテッド． | 積層セラミックキャパシタ |
| KR102574412B1 (ko) * | 2018-12-11 | 2023-09-04 | 삼성전기주식회사 | 커패시터 부품 |
| JP7451103B2 (ja) * | 2019-07-31 | 2024-03-18 | 株式会社村田製作所 | チップ型電子部品、電子部品の実装構造体および電子部品連 |
| KR102270303B1 (ko) | 2019-08-23 | 2021-06-30 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
| KR102284127B1 (ko) * | 2019-12-18 | 2021-07-30 | 삼성전기주식회사 | 적층 세라믹 전자부품 및 이의 제조 방법 |
| JP7264106B2 (ja) * | 2020-04-30 | 2023-04-25 | 株式会社村田製作所 | 積層セラミックコンデンサ |
| KR20210149355A (ko) * | 2020-06-02 | 2021-12-09 | 삼성전기주식회사 | 전자 부품 및 그 제조방법 |
| KR20230046529A (ko) | 2021-09-30 | 2023-04-06 | 삼성전기주식회사 | 커패시터 부품 |
| KR102505434B1 (ko) | 2021-10-19 | 2023-03-03 | 삼성전기주식회사 | 적층형 전자 부품 |
| KR20230064236A (ko) * | 2021-11-03 | 2023-05-10 | 삼성전기주식회사 | 적층형 커패시터 |
| KR20230080883A (ko) | 2021-11-30 | 2023-06-07 | 삼성전기주식회사 | 적층형 전자부품 |
| KR20230082259A (ko) * | 2021-12-01 | 2023-06-08 | 삼성전기주식회사 | 적층형 커패시터 |
| KR20230093769A (ko) | 2021-12-20 | 2023-06-27 | 삼성전기주식회사 | 적층형 전자부품 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927438B2 (ja) | 1977-01-19 | 1984-07-05 | 安積濾紙株式会社 | 濾紙の製造方法 |
| JPH0528829A (ja) * | 1991-07-12 | 1993-02-05 | Tokyo Cosmos Electric Co Ltd | 導電塗料及びその導電膜形成方法 |
| JPWO2004053901A1 (ja) * | 2002-12-09 | 2006-04-13 | 松下電器産業株式会社 | 外部電極を備えた電子部品 |
| JP4901078B2 (ja) | 2003-07-15 | 2012-03-21 | 株式会社村田製作所 | チップ状電子部品 |
| WO2009098938A1 (ja) | 2008-02-06 | 2009-08-13 | Namics Corporation | 熱硬化性導電ペースト、及びそれを用いて形成した外部電極を有する積層セラミック電子部品 |
| JP5853735B2 (ja) * | 2012-02-02 | 2016-02-09 | Tdk株式会社 | 電子部品 |
| KR101444528B1 (ko) * | 2012-08-10 | 2014-09-24 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 제조방법. |
| JP6094596B2 (ja) | 2012-12-18 | 2017-03-15 | 株式会社村田製作所 | 積層セラミック電子部品 |
| KR20150089276A (ko) * | 2014-01-27 | 2015-08-05 | 삼성전기주식회사 | 적층 세라믹 전자부품 및 외부전극용 도전성 페이스트 |
| WO2016098702A1 (ja) * | 2014-12-19 | 2016-06-23 | 京セラ株式会社 | 積層型コンデンサおよび実装構造体 |
| US10446320B2 (en) * | 2016-04-15 | 2019-10-15 | Samsung Electro-Mechanics Co., Ltd. | Multilayer capacitor having external electrode including conductive resin layer |
-
2016
- 2016-12-21 KR KR1020160176098A patent/KR101973433B1/ko active IP Right Grant
-
2019
- 2019-06-14 US US16/441,469 patent/US20190295773A1/en not_active Abandoned
-
2023
- 2023-04-11 KR KR1020230047360A patent/KR20230051473A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20170118584A (ko) | 2017-10-25 |
| KR20230051473A (ko) | 2023-04-18 |
| US20190295773A1 (en) | 2019-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101973433B1 (ko) | 적층형 커패시터 및 그 제조 방법 | |
| KR102530767B1 (ko) | 적층형 커패시터 및 그 제조 방법 | |
| KR101922879B1 (ko) | 적층형 커패시터 | |
| US10770234B2 (en) | Multilayer capacitor | |
| CN107658095B (zh) | 线圈组件及制造线圈组件的方法 | |
| KR101933427B1 (ko) | 코일 부품 및 그 제조 방법 | |
| US11393628B2 (en) | Multilayer ceramic capacitor | |
| KR101941954B1 (ko) | 적층 세라믹 커패시터 | |
| KR20170076336A (ko) | 적층 세라믹 전자부품 및 그 제조방법 | |
| KR102142519B1 (ko) | 적층 세라믹 커패시터 | |
| KR102283084B1 (ko) | 적층 세라믹 전자부품 및 그 제조방법 | |
| KR20230080883A (ko) | 적층형 전자부품 | |
| JP2023051672A (ja) | キャパシタ部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| A302 | Request for accelerated examination | ||
| E902 | Notification of reason for refusal | ||
| A107 | Divisional application of patent | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |