KR101444528B1 - 적층 세라믹 커패시터 및 그 제조방법. - Google Patents

적층 세라믹 커패시터 및 그 제조방법. Download PDF

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Abstract

본 발명은 유전체 층을 포함하는 세라믹 본체; 상기 세라믹 본체 내부에 형성되며, 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 상기 세라믹 본체의 외측에 형성되며, 내부 전극과 전기적으로 연결된 전극층; 상기 전극층 상에 형성된 전도성 수지층; 및 상기 전도성 수지층 상에 형성된 도금층을 포함하며, 상기 전도성 수지층은 상기 전극층과 접하는 제1 전도성 수지층 및 상기 제1 전도성 수지층의 외측에 형성되며 상기 도금층과 접하고 상기 제1 전도성 수지층과 수지의 함량이 다른 제2전도성 수지층을 포함하는 고신뢰성의 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 커패시터 및 그 제조방법.{Multi-layered ceramic electronic parts and fabricating method thereof}
본 발명은 휨강도 특성, 들뜸 특성 및 도금 특성을 개선한 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체층 및 내부 전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부 전극 역시 박층화되고 있다.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
이러한 고신뢰성에서 문제가 되는 요소는 공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 등이 있다.
이에 상기 문제점을 해결하기 위한 수단으로 외부 전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침두를 막아 신뢰성을 향상시키고 있다.
그러나, 도전성 수지층을 외부 전극의 전극층과 도금층 사이에 적용하는 경우, 전극층과 수지층 사이에서 들뜸현상이 발생하고 도금층과 수지층 사이에서 미도금 현상이 발생하는 문제가 있다.
또한 전장 및 고압품 등 고 신뢰성을 요하는 특수사양의 제품군에 적용하기 위해서는 더 큰 신뢰성을 가지는 적층 세라믹 전자부품이 필요한 실정이며, 이에 따라 외부 전극 역시 현재보다 높은 수준의 휨강도 특성이 요구되고 있다.
일본 공개특허공보 1996-162357
본 발명은 휨강도 특성, 들뜸 특성 및 도금 특성을 개선한 적층 세라믹 전자 부품 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시형태는 유전체 층을 포함하는 세라믹 본체; 상기 세라믹 본체 내부에 형성되며, 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 상기 세라믹 본체의 외측에 형성되며, 내부 전극과 전기적으로 연결된 전극층; 상기 전극층 상에 형성된 전도성 수지층; 및 상기 전도성 수지층 상에 형성된 도금층을 포함하며, 상기 전도성 수지층은 상기 전극층과 접하는 제1 전도성 수지층 및 상기 제1 전도성 수지층의 외측에 형성되며 상기 도금층과 접하고 상기 제1 전도성 수지층과 수지의 함량이 다른 제2전도성 수지층을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 제1 전도성 수지층의 단면 중 금속이 차지하고 있는 면적을 a, 상기 제2 전도성 수지층의 단면 중 금속이 차지하고 있는 면적을 b라고 할 때, a＜b일 수 있다.
상기 제1 전도성 수지층의 수지함량은 10.0-50.0wt% 일 수 있다.
상기 제2 전도성 수지층의 수지함량은 5.0-9.5wt% 일 수 있다.
상기 제1 전도성 수지층의 두께를 p, 상기 제2 전도성 수지층의 두께를 q라고 할 때, p/q＞1일 수 있다.
상기 제1 전도성 수지층과 상기 제2 전도성 수지층 사이에 복수의 전도성 수지층을 추가로 포함할 수 있다.
상기 전도성 수지층은 에폭시계 수지를 포함할 수 있다.
본 발명의 다른 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 및 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 소체의 양 측면에 전극층을 형성하는 단계; 상기 전극층 상에 제1 전도성 수지 조성물을 도포하여 제1 전도성 수지층을 형성하는 단계; 상기 제1 전도성 수지층의 외측에 제1 전도성 수지층과 수지의 함량이 다른 제2 전도성 수지 조성물을 도포하여 제2 전도성 수지층을 형성하는 단계; 상기 제2 전도성 수지층 상에 도금층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
상기 제1 전도성 수지층의 단면에서 금속이 차지하고 있는 면적을 a, 제2 전도성 수지층의 단면에서 금속이 차지하고 있는 면적을 b라고 할 때, a＜b가 되도록 상기 제1 전도성 수지 조성물 및 상기 제2 전도성 수지 조성물을 도포할 수 있다.
상기 제1 전도성 수지층의 수지함량은 10.0-50.0wt%가 되도록 상기 제1 전도성 수지 조성물을 도포할 수 있다.
상기 제2 전도성 수지층의 수지함량은 5.0-9.5wt%가 되도록 상기 제2 전도성 수지 조성물을 도포할 수 있다.
상기 제1 전도성 수지층의 두께를 p, 상기 제2 전도성 수지층의 두께를 q라고 할 때, p/q＞1가 되도록 상기 제1 전도성 수지 조성물 및 상기 제2 전도성 수지 조성물을 도포할 수 있다.
상기 제1 전도성 수지층을 형성하는 단계와 제2 전도성 수지층을 형성하는 단계 사이에, 상기 제1 전도성 수지층 상에 복수의 전도성 수지층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 전도성 수지 조성물 및 상기 제2 전도성 수지 조성물은 에폭시계 수지를 포함할 수 있다.
본 발명은 적층 세라믹 커패시터 외부 전극의 전극층과 도금층 사이에 다수의 전도성 수지층을 적용하여, 전극층과 수지층 사이에서 발생하는 들뜸 문제 및 수지층과 도금층 사이에서 발생하는 미도금 문제를 해결하고 우수한 휨강도 특징을 가짐으로써 높은 신뢰성을 가지는 적층 세라믹 커패시터를 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2은 본 발명의 일 실시형태에 따른 도 1의 A-A' 단면도이다.
도 3는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 단면을 나타내는 SEM(Scanning Electron Microscope) 사진이다.
도 4는 본 발명의 다른 실시형태에 따른 도 1의 A-A' 단면도이다.
도 5는 수지함량이 9%인 전도성 수지층 상에 형성된 도금층을 나타내는 SEM(Scanning Electron Microscope) 사진이다.
도 6은 수지함량이 16%인 전도성 수지층 상에 형성된 도금층을 나타내는 SEM(Scanning Electron Microscope) 사진이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1 및 도 2 는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내며, 각각 사시도 및 도 1의 A-A'단면도에 해당한다.
도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체 층(21)을 포함하는 세라믹 본체(10); 내부 전극(22); 전극층(31); 전도성 수지층(32a, 32b); 및 도금층(33)을 포함한다. 상기 내부 전극은 상기 세라믹 본체(10) 내부에 형성되며, 상기 유전체 층(21)을 사이에 두고 서로 대향하도록 배치될 수 있다. 상기 전극층(31)은 상기 세라믹 본체(10)의 외측에 형성되며 내부 전극(22)과 전기적으로 연결될 수 있다. 상기 전도성 수지층(32a,32b)은 전극층 상에 형성되며 수지의 함량이 다른 복수 개의 전도성 수지층으로 구성될 수 있다. 상기 도금층(33)은 상기 전도성 수지층(32a,32b) 중 더 외측에 형성된 수지층 상에 형성될 수 있다.
상기 유전체 층(21)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 또한 상기 유전체 층(21)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 내부 전극(22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 적층 세라믹 커패시터는 상기 내부 전극(22)과 전기적으로 연결된 전극층(31)을 포함할 수 있다. 상기 전극층(31)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극(22)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 일 실시 형태에 따르면 본 발명의 적층 세라믹 커패시터는 상기 전극층(31)과 접하는 제1 전도성 수지층(32a) 및 상기 제1 전도성 수지층(32a)의 외측에 형성되며 상기 도금층(33)과 접하는 제2 전도성 수지층(32b)을 포함할 수 있다.
전극층(31) 상에 형성되는 제1 전도성 수지층(32a)은 수지의 함량을 높게 하여 외부 전극(31)과의 접합력 및 휨강도 특성을 향상시키고, 도금층(33)과 접하게 되는 제2 전도성 수지층(32b)은 수지의 함량을 낮게 하여 미도금 문제를 해결함으로써 적층 세라믹 전자 부품의 신뢰성을 향상시킬 수 있다.
도 3은 도 1의 적층 세라믹 전자부품의 A-A'단면의 일부를 확대한 사진이며, 전극층(31), 제1 전도성 수지층(32a), 제2 전도성 수지층(32b) 및 도금층(33)을 나타낸다.
도 3의 제1 전도성 수지층(32a) 및 제2 전도성 수지층(32b) 사진에서 짙은 색으로 나타난 부분은 수지에 해당하고, 옅은 색으로 나타난 부분은 전도성 금속에 해당한다.
도 3에 도시된 바와 같이, 제1 전도성 수지층(32a)은 제2 전도성 수지층(32b)보다 수지의 함량이 높기 때문에, 단면에서 금속이 차지하는 면적이 제2 전도성 수지층(32b)보다 작다. 따라서 상기 제1 전도성 수지층(32a)의 단면 중 금속이 차지하고 있는 면적을 a, 상기 제2 전도성 수지층(32b)의 단면 중 금속이 차지하고 있는 면적을 b라고 할 때, a＜b일 수 있다.
좀 더 구체적으로 상기 제1 전도성 수지층(32a)의 수지함량은 10.0-50.0wt% 일 수 있다. 수지의 함량이 10.0wt% 미만인 경우, 전극층(31)과의 접합력이 낮아져 들뜸이 발생할 수 있고, 수지 함량이 50.0wt%를 초과하는 경우 전도성이 저하되어 전기적 접촉성 저하가 발생할 수 있다.
또한 상기 제2 전도성 수지층(32b)의 수지함량은 5.0-9.5wt% 일 수 있다. 수지의 함량이 5.0wt%보다 작은 경우 수지와 금속이 분산되어 고르게 섞이지 않아 페이스트의 제조가 용이하지 않으며, 수지의 함량이 9.5wt%를 초과하는 경우, 전도성 수지층 상에 도금층(33) 형성 시 미도금 문제가 발생할 수 있다.
본 발명의 일 실시형태에서 휨강도 특성은 제1 전도성 수지층(32a)에 의하여 향상되므로 제1 전도성 수지층(32a)은 제2 전도성 수지층(32b) 보다 두껍게 형성될 필요가 있다. 한편 제2 전도성 수지층(32b)은 도금성을 확보하기 위한 것으로 이는 전도성 수지층의 두께와 무관하므로 제2 전도성 수지층(32b)은 고르게 도포될 수 있을 정도의 두께 이상이면 충분하다. 따라서 제1 전도성 수지층(32a)의 두께를 p, 제2 전도성 수지층(32b)의 두께를 q라고 할 때, p/q＞1인 것이 바람직하다.
나아가 도 4에 도시된 바와 같이, 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 전도성 수지층(32a)과 상기 제2 전도성 수지층(32b) 사이에 1 이상의 전도성 수지층(32c)을 더 포함할 수 있다.
제1 전도성 수지층(32a)과 제2 전도성 수지층(32b) 사이에 형성되는 전도성 수지층(33c)은 전극층(31)이나 도금층(33)과 직접적으로 접하고 있지 않으므로 들뜸 및 미도금 문제와 무관하다. 따라서 전도성이 확보되는 범위에서 휨강도 특성에 가장 적절한 함량으로 수지 및 도전성 금속을 포함할 수 있다. 구체적으로 휨강도 특성이 가장 양호하게 나타나는 수지 함량은 10.0-15.0wt%이다.
또한 제1 전도성 수지층(32a)과 제2 전도성 수지층(32b) 사이에는 적층 세라믹 전자부품의 신뢰성을 향상시킬 수 있는 다수의 층이 추가로 포함될 수 있으며, 반드시 전도성 수지층으로 한정되는 것은 아니다.
상기 전도성 수지층에 포함되는 수지는 접합성 및 충격흡수성을 가지고, 전도성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
상기 전도성 수지층에 포함되는 도전성 금속은 전극층(31)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명의 다른 실시형태는 복수의 세라믹 그린 시트(21)를 마련하는 단계; 상기 세라믹 그린시트에 내부 전극 패턴(22)을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체(10)를 형성하는 단계; 및 상기 내부 전극(22)의 일단과 전기적으로 연결되도록 상기 세라믹 소체(10)의 양 측면에 전극층(31)을 형성하는 단계; 상기 전극층(31) 상에 제1 전도성 수지 조성물을 도포하여 제1 전도성 수지층(32a)을 형성하는 단계; 상기 제1 전도성 수지층의 외측에 제1 전도성 수지층과 수지의 함량이 다른 제2 전도성 수지 조성물을 도포하여 제2 전도성 수지층(32b)을 형성하는 단계; 상기 제2 전도성 수지층 상에 도금층(33)을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
상기 적층 세라믹 커패시터의 제조방법에 관한 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 관한 설명과 중복되므로 여기서는 생략하도록 한다.
아래의 표 1은 수지함량이 9% 및 16%로 서로 다른 이중층의 전도성 수지를 적용한 적층 세라믹 전자부품(이하 실시예1), 수지함량 9%의 단일층 전도성 수지층을 적용한 적층 세라믹 전자부품(이하 비교예1) 및 수지함량 16%의 단일층 전도성 수지층을 적용한 적층 세라믹 전자부품(이하 비교예2)의 도금성, 휨강도 특성, 들뜸 불량 발생 여부에 대해 알아보기 위한 실험 데이터를 나타낸다.
도금성 test는 각 실시예의 전도성 수지층 상에 도금층 형성시 도금면적이 90%이상인 것에 대한 개수를 조사하여 수행하였으며, 휨강도 test는 각 실시예의 적층세라믹 전자부품을 5mm 휘었을 때 용량저하가 10%이상으로 나타나는 것에 대한 개수를 조사하였다. 또한 압전 test는 적층세라믹 전자부품의 본체 부분을 15mm까지 1mm/sec의 속도로 누르면서 전기적 신호가 변화되는 지점의 누른 거리를 측정하였으며, 들뜸 test의 경우 실시예의 적층 세라믹 전자부품을 300℃ 납조에 5초가 담근 후 전극층과 전도성 수지층 간 들뜸이 발생한 것의 개수를 조사하였다.
도금성 test
(도금면적 90%이상)		 휨강도 test
(10%이상 용량저하)		 압전 test
(전기 에너지 변화 거리)		 들뜸 test
(들뜸 발생)
실시예1 50/50 0/10 10.23 mm 0/30
비교예1 50/50 8/10 5.23 mm 32/50
비교예2 40/50 3/10 7.04 mm 0/50
상기 [표1]을 참조하면 비교예 1은 휨강도 특성 및 압전 특성이 취약하고 전극층(31)과 전도성 수지층과의 들뜸 불량이 높은 빈도로 발생하는 것을 알 수 있다.
비교예 2의 경우 휨강도 특성이나 압전특성이 비교적 양호하고, 들뜸 발생률도 낮으나 도금성이 매우 떨어지는 것을 알 수 있다.
이에 반하여 실시예 1은 도금성, 휨강도 특성, 압전 특성이 양호하고, 들뜸 발생률도 매우 낮아 높은 신뢰성의 적층 세라믹 전자 부품의 제공이 가능하다.
도 5는 수지함량이 9%인 전도성 수지층 상에 형성된 도금층(33)을 나타내는 SEM(Scanning Electron Microscope) 사진으로 도금이 매우 양호하게 된 것을 알 수 있다.
도 6은 수지함량이 16%인 전도성 수지층 상에 형성된 도금층(33)을 나타내는 SEM(Scanning Electron Microscope) 사진으로 부분부분 미도금이 발생한 것을 알 수 있다.
따라서 본 발명은 적층 세라믹 커패시터의 전극층(31)과 도금층(33) 사이에 다수의 전도성 수지층을 적용하여, 전극층(31)과 수지층 사이에서 발생하는 들뜸 문제 및 수지층과 도금층(33) 사이에서 발생하는 미도금 문제를 해결하고 우수한 휨강도 특징을 가짐으로써 높은 신뢰성을 가지는 적층 세라믹 커패시터를 제공할 수 있다. 또한 본 발명의 적층 세라믹 커패시터는 어쿠스틱노이즈를 완화하는 효과도 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10 : 세라믹 본체
21 : 유전체 층
22 : 내부 전극
30 : 외부 전극
31 : 전극층
32a : 제1 전도성 수지층
32b : 제2 전도성 수지층
32c : 제1 전도성 수지층과 제2 전도성 수지층 사이에 형성된 전도성 수지층
33 : 도금층

Claims (14)

  1. 유전체 층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내부에 형성되며, 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 내부 전극;
    상기 세라믹 본체의 외측에 형성되며, 내부 전극과 전기적으로 연결된 전극층;
    상기 전극층 상에 형성된 전도성 수지층; 및
    상기 전도성 수지층 상에 형성된 도금층을 포함하며, 상기 전도성 수지층은 상기 전극층과 접하는 제1 전도성 수지층 및 상기 제1 전도성 수지층의 외측에 형성되며 상기 도금층과 접하고 상기 제1 전도성 수지층과 수지의 함량이 다른 제2 전도성 수지층을 포함하며,
    상기 제2 전도성 수지층의 수지함량은 5.0-9.5wt%인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 전도성 수지층의 단면 중 금속이 차지하고 있는 면적을 a, 상기 제2 전도성 수지층의 단면 중 금속이 차지하고 있는 면적을 b라고 할 때, a＜b인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 전도성 수지층의 수지함량은 10.0-50.0wt%인 적층 세라믹 전자부품.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 전도성 수지층의 두께를 p, 상기 제2 전도성 수지층의 두께를 q라고 할 때, p/q＞1인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 전도성 수지층과 상기 제2 전도성 수지층 사이에 1 이상의 전도성 수지층을 추가로 포함하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 전도성 수지층은 에폭시계 수지를 포함하는 적층 세라믹 전자부품.
  8. 복수의 세라믹 그린 시트를 마련하는 단계;
    상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계;
    상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
    상기 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 및
    상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 소체의 양 측면에 전극층을 형성하는 단계;
    상기 전극층 상에 제1 전도성 수지 조성물을 도포하여 제1 전도성 수지층을 형성하는 단계;
    상기 제1 전도성 수지층의 외측에 제1 전도성 수지층과 수지의 함량이 다른 제2 전도성 수지 조성물을 도포하여 제2 전도성 수지층을 형성하는 단계;
    상기 제2 전도성 수지층 상에 도금층을 형성하는 단계;
    를 포함하며,
    상기 제2 전도성 수지층의 수지함량은 5.0-9.5wt%가 되도록 상기 제2 전도성 수지 조성물을 도포하는 적층 세라믹 커패시터의 제조방법.
  9. 제8항에 있어서,
    상기 제1 전도성 수지층의 단면에서 금속이 차지하고 있는 면적을 a, 제2 전도성 수지층의 단면에서 금속이 차지하고 있는 면적을 b라고 할 때, a＜b가 되도록 상기 제1 전도성 수지 조성물 및 상기 제2 전도성 수지 조성물을 도포하는 적층 세라믹 커패시터의 제조방법.
  10. 제8항에 있어서,
    상기 제1 전도성 수지층의 수지함량은 10.0-50.0wt%가 되도록 상기 제1 전도성 수지 조성물을 도포하는 적층 세라믹 커패시터의 제조방법.
  11. 삭제
  12. 제8항에 있어서,
    상기 제1 전도성 수지층의 두께를 p, 상기 제2 전도성 수지층의 두께를 q라고 할 때, p/q＞1가 되도록 상기 제1 전도성 수지 조성물 및 상기 제2 전도성 수지 조성물을 도포하는 적층 세라믹 커패시터의 제조방법.
  13. 제8항에 있어서,
    상기 제1 전도성 수지층을 형성하는 단계와 제2 전도성 수지층을 형성하는 단계 사이에, 상기 제1 전도성 수지층 상에 복수의 전도성 수지층을 형성하는 단계를 더 포함하는 적층 세라믹 커패시터의 제조방법.
  14. 제8항에 있어서,
    상기 제1 전도성 수지 조성물 및 상기 제2 전도성 수지 조성물은 에폭시계 수지를 포함하는 적층 세라믹 커패시터의 제조방법.
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