JP6809865B2 - セラミック電子部品及びその製造方法 - Google Patents
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Description
上記外部電極は、ポアが分散している錫層を最外層として有し、上記セラミック素体の表面に沿って形成されている。
この構成では、様々な要因によって錫層に加わる圧縮応力が、錫層に分散しているポアによって緩和される。このため、このセラミック電子部品では、錫層におけるウィスカの発生が抑制される。
この構成では、錫層と銅層との境界部において金属間化合物が生成されることにより錫層に圧縮応力が加わる場合にも、この圧縮応力が錫層に分散しているポアによって緩和される。
上記外部電極を形成することは、上記外部電極の最外層として、スパッタリングによって錫層を形成することを含む。
上記錫層にはポアが分散していてもよい。
上記スパッタリングは、マグネトロンスパッタリングであってもよい。
上記外部電極を形成することは、上記錫層を形成する前に銅層を形成することを含んでもよい。
この構成では、銅層の形成と、錫層の形成と、を一連のプロセスで行うことができるため、セラミック電子部品の製造効率が向上する。
この構成では、逆スパッタリングによってセラミック素体の表面が清浄化されるため、セラミック素体の表面に対する外部電極の特に良好な接続性が得られる。
また、逆スパッタリングと、銅層の形成と、錫層の形成と、を一連のプロセスで行うことができるため、セラミック電子部品の製造効率が向上する。
図面には、適宜相互に直交するX軸、Y軸、及びZ軸が示されている。X軸、Y軸、及びZ軸は全図において共通である。
(全体構成)
図1〜3は、本発明の一実施形態に係る積層セラミックコンデンサ10を示す図である。
図1は、積層セラミックコンデンサ10の斜視図である。図2は、積層セラミックコンデンサ10の図1のA−A'線に沿った断面図である。図3は、積層セラミックコンデンサ10の図1のB−B'線に沿った断面図である。
なお、セラミック素体11は厳密に6面体形状でなくてもよく、例えば、セラミック素体11の各面が曲面であってもよく、セラミック素体11が全体として丸みを帯びた形状であってもよい。
外部電極14,15は、セラミック素体11の両端面から主面に沿って延び、僅かながら側面にも回り込んでいる。外部電極14,15は、セラミック素体11の主面及び側面において相互に間隔をあけて離間している。このため、セラミック素体11の側面側から見た外部電極14,15の形状はU字状であり、外部電極14,15のX−Z平面に平行な断面もU字状である。
なお、外部電極14,15の形状はこれに限定されない。例えば、外部電極14,15は、セラミック素体11の両端面から一方の主面のみに延び、X−Z平面に平行な断面がL字状となっていてもよい。
セラミック素体11は、誘電体セラミックスで形成されている。セラミック素体11は、誘電体セラミックスに覆われた第1内部電極12及び第2内部電極13を有する。内部電極12,13は、いずれもX−Y平面に沿って延びるシート状であり、Z軸方向に沿って交互に配置されている。
外部電極14,15は、銅(Cu)で形成された内層14a,15aと、錫(Sn)で形成された外層14b,15bと、から構成される二層構造を有する。内層14a,15aは、セラミック素体11上に設けられている。外層14b,15bは、内層14a,15a上に設けられ、外部電極14,15の表面を構成する最外層である。
図4は、図1に示す一点鎖線で囲まれた領域A1を拡大して示す模式図である。つまり、図4は、第1外部電極14の外層14bの表面の一部を示している。
図5は、図2に示す一点鎖線で囲まれた領域A2を示す模式図である。つまり、図5は、第1外部電極14の断面の一部を示している。
なお、第2外部電極15は第1外部電極14と同様の構成を有するため、第2外部電極15も図4,5に示す構成となっている。このため、図4,5には、第1外部電極14の各構成の符号に加え、第2外部電極15の各構成の符号も付している。
上記の構成により、積層セラミックコンデンサ10では、第1外部電極14と第2外部電極15との間に電圧が印加されると、第1内部電極12と第2内部電極13との間の複数の誘電体セラミック層に電圧が加わる。これにより、積層セラミックコンデンサ10では、第1外部電極14と第2外部電極15との間の電圧に応じた電荷が蓄えられる。
(概略)
本実施形態に係る積層セラミックコンデンサ10の製造方法について説明する。
図10は、外部電極14,15の形成例1を示すフローチャートである。図11は、外部電極14,15の形成例1の過程を示す断面図である。以下、外部電極14,15の形成例1について、図10に沿って、図11を適宜参照しながら説明する。
次に、マスクMが配置されたセラミック素体11をスパッタリング装置のチャンバ内にセットし、セラミック素体11に逆スパッタリングを行う(ステップS1−02)。
続いて、逆スパッタリング後のセラミック素体11に、銅ターゲットを用いた第1スパッタリングを行うことにより、図11(B)に示す内層14a,15aを形成する(ステップS1−03)。このとき、マスクM上にも内層Maが形成される。
なお、セラミック素体11の表面を清浄化する手法は、逆スパッタリングに限定されず、例えば、イオンビーム照射などであってもよい。
最後に、セラミック素体11からマスクMを除去する(ステップS1−05)。このとき、マスクMとともに、内層Ma及び外層Mbも除去される。
以上により、図1〜3に示す積層セラミックコンデンサ10が得られる。
図12は、外部電極14,15の形成例2を示すフローチャートである。図13は、外部電極14,15の形成例2の過程を示す断面図である。以下、外部電極14,15の形成例2について、図12に沿って、図13を適宜参照しながら説明する。
そして、セラミック素体11に塗布された導電性ペーストを焼き付けることにより、図13(A)に示す内層14a,15aを形成する(ステップS2−02)。導電性ペーストの焼き付けは、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
続いて、マスクMが配置されたセラミック素体11をスパッタリング装置のチャンバ内にセットし、セラミック素体11に、錫ターゲットを用いた第2スパッタリングを行うことにより、図13(B)に示す外層14b,15bを形成する(ステップS2−04)。このとき、マスクM上にも外層Mb形成される。
最後に、セラミック素体11からマスクMを除去する(ステップS2−05)。このとき、マスクMとともに、外層Mbも除去される。
以上により、図1〜3に示す積層セラミックコンデンサ10が得られる。
図14は、外部電極14,15の形成例3を示すフローチャートである。図15は、外部電極14,15の形成例3の過程を示す断面図である。以下、外部電極14,15の形成例3について、図14に沿って、図15を適宜参照しながら説明する。
そして、セラミック素体11に塗布された導電性ペーストを焼き付けることにより、図15(A)に示す第1内層14a1,15a1を形成する(ステップS3−02)。
続いて、マスクMが配置されたセラミック素体11をスパッタリング装置のチャンバ内にセットし、セラミック素体11に、銅ターゲットを用いた第1スパッタリングを行うことにより、図15(C)に示す第2内層14a2,15a2を形成する(ステップS3−04)。このとき、マスクM上にも内層Ma形成される。
これにより、第1内層14a1,15a1及び第2内層14a2,15a2からなる内層14a,15aが得られる。
最後に、セラミック素体11からマスクMを除去する(ステップS3−06)。このとき、マスクMとともに、内層Maも除去される。
以上により、図1〜3に示す積層セラミックコンデンサ10が得られる。
この一方で、第1内層14a1,15a1を形成する領域を、セラミック素体11のX軸方向を向いた端面に留めることにより、積層セラミックコンデンサ10のZ軸方向の厚みを抑えることができる。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
11…セラミック素体
12,13…内部電極
14,15…外部電極
14a,15a…内層
14b,15b…外層
P…ポア
Claims (10)
- セラミック素体と、
ポアが分散している錫層を最外層として有し、かつ、前記錫層の内側に隣接する内層を更に有し、前記セラミック素体の表面に沿って形成された外部電極と、
を具備し、
前記錫層及び前記内層は、それぞれ、これらの厚さ方向に延びる柱状結晶で構成される
セラミック電子部品。 - 請求項1に記載のセラミック電子部品であって、
前記内層は、銅層である
セラミック電子部品。 - 請求項1又は2に記載のセラミック電子部品であって、
前記ポアが前記錫層の厚さ方向に凹状に窪んでいる
セラミック電子部品。 - 請求項1又は2に記載のセラミック電子部品であって、
前記ポアが前記錫層の厚さ方向に貫通している
セラミック電子部品。 - 請求項1から4のいずれか一項に記載のセラミック電子部品であって、
前記セラミック素体は、第1軸方向に積層された複数の内部電極と、前記第1軸方向に向いた主面と、前記第1軸方向に直交する第2軸方向に向き前記複数の内部電極が引き出された端面と、前記第1軸方向及び前記第2軸方向に直交する第3軸方向に向いた側面と、を有し、
前記外部電極は、前記端面を覆い、前記端面から前記主面及び前記側面に沿って延び、
前記端面上の前記外部電極の表面から、前記側面の前記第1軸方向中央部上における前記外部電極の端部までの前記第2軸方向に沿った距離は、前記端面上の前記外部電極の表面から、前記主面の前記第3軸方向中央部上における前記外部電極の端部までの前記第2軸方向に沿った距離よりも小さい
セラミック電子部品。 - 請求項1から5のいずれか一項に記載のセラミック電子部品であって、
前記セラミック素体は、第1軸方向に積層された複数の内部電極と、前記第1軸方向に向いた主面と、前記第1軸方向に直交する第2軸方向に向き前記複数の内部電極が引き出された端面と、前記第1軸方向及び前記第2軸方向に直交する第3軸方向に向いた側面と、を有し、
前記外部電極は、前記端面を覆い、前記端面から前記主面に沿って延び、
前記主面上の前記錫層の端部は、前記第1軸方向外方に向かうに従い前記第2軸方向の前記端面側に傾斜する
セラミック電子部品。 - セラミック素体を用意し、前記セラミック素体の表面に沿って外部電極を形成するセラミック電子部品の製造方法であって、
前記外部電極を形成することは、
前記セラミック素体の表面に、スパッタリングによって、厚さ方向に延びる柱状結晶で構成された内層を形成することと、
前記内層の形成後に、前記外部電極の最外層として、スパッタリングによって、ポアが分散し厚さ方向に延びる柱状結晶で構成された錫層を形成することを含む
セラミック電子部品の製造方法。 - 請求項7に記載のセラミック電子部品の製造方法であって、
前記スパッタリングは、マグネトロンスパッタリングである
セラミック電子部品の製造方法。 - 請求項7又は8に記載のセラミック電子部品の製造方法であって、
前記内層は、銅層である
セラミック電子部品の製造方法。 - 請求項7から9のいずれか1項に記載のセラミック電子部品の製造方法であって、
前記外部電極を形成する前に、前記セラミック素体に逆スパッタリングを行う
セラミック電子部品の製造方法。
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