JP6809865B2 - セラミック電子部品及びその製造方法 - Google Patents
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Description
本発明は、外部電極を有するセラミック電子部品及びその製造方法に関する。
電子機器の鉛フリー化に伴い、電子機器に搭載されるセラミック電子部品にも鉛フリー化が求められている。また、セラミック電子部品には錫系の鉛フリー半田による実装性の向上が求められている。このような要求に応えるためには、セラミック電子部品の外部電極の最外層を錫層とすることが有効である。
一般的なセラミック電子部品の外部電極には銅層が含まれる。しかしながら、銅層上に錫層が形成された外部電極では、錫層から髭状に成長するウィスカが発生しやすいことが知られている。ウィスカは、錫層から離脱して回路基板上に落ちると、回路基板のショートの原因となる。
ウィスカは、錫層に圧縮応力が加わることによって発生するものと考えられている。この点、上記の外部電極では、錫層と銅層との境界部に、錫及び銅を含む金属間化合物が生成されやすい。この金属間化合物は、生成時に体積が増大するため、錫層に圧縮応力を加える。これにより、錫層にウィスカが発生するものと考えられる。
特許文献１，２には、錫層におけるウィスカの発生を抑制可能な技術が開示されている。特許文献１，２に係る技術では、錫層と銅層との間にニッケル層が設けられる。これにより、ニッケル層が錫層と銅層との接触を妨げるため、錫及び銅を含む金属間化合物の形成を防止することができる。
しかしながら、外部電極の錫層に圧縮応力が加わる要因は、錫及び銅を含む金属間化合物の生成のみではない。例えば、セラミック電子部品の製造時や搬送時の衝撃などによって外部電極の錫層に圧縮応力が加わる場合がある。このような場合に、特許文献１，２に係る技術では、錫層におけるウィスカの発生を防止することが困難である。
以上のような事情に鑑み、本発明の目的は、最外層として錫層を有する外部電極においてウィスカの発生を抑制するための技術を提供することにある。
上記目的を達成するため、本発明の一形態に係るセラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記外部電極は、ポアが分散している錫層を最外層として有し、上記セラミック素体の表面に沿って形成されている。
この構成では、様々な要因によって錫層に加わる圧縮応力が、錫層に分散しているポアによって緩和される。このため、このセラミック電子部品では、錫層におけるウィスカの発生が抑制される。
上記外部電極は、ポアが分散している錫層を最外層として有し、上記セラミック素体の表面に沿って形成されている。
この構成では、様々な要因によって錫層に加わる圧縮応力が、錫層に分散しているポアによって緩和される。このため、このセラミック電子部品では、錫層におけるウィスカの発生が抑制される。
上記外部電極は、上記錫層の内側に隣接する銅層を更に有してもよい。
この構成では、錫層と銅層との境界部において金属間化合物が生成されることにより錫層に圧縮応力が加わる場合にも、この圧縮応力が錫層に分散しているポアによって緩和される。
この構成では、錫層と銅層との境界部において金属間化合物が生成されることにより錫層に圧縮応力が加わる場合にも、この圧縮応力が錫層に分散しているポアによって緩和される。
本発明の別の実施形態に係るセラミック電子部品の製造方法では、セラミック素体が用意され、上記セラミック素体の表面に外部電極が形成される。
上記外部電極を形成することは、上記外部電極の最外層として、スパッタリングによって錫層を形成することを含む。
上記錫層にはポアが分散していてもよい。
上記スパッタリングは、マグネトロンスパッタリングであってもよい。
上記外部電極を形成することは、上記錫層を形成する前に銅層を形成することを含んでもよい。
上記外部電極を形成することは、上記外部電極の最外層として、スパッタリングによって錫層を形成することを含む。
上記錫層にはポアが分散していてもよい。
上記スパッタリングは、マグネトロンスパッタリングであってもよい。
上記外部電極を形成することは、上記錫層を形成する前に銅層を形成することを含んでもよい。
これらの構成では、スパッタリングによって錫層を形成することにより、ポアが分散している錫層を迅速かつ容易に得ることができる。つまり、これらの構成では、圧縮応力が加わってもウィスカが発生しにくい錫層を得ることができる。
上記銅層をスパッタリングにより形成してもよい。
この構成では、銅層の形成と、錫層の形成と、を一連のプロセスで行うことができるため、セラミック電子部品の製造効率が向上する。
この構成では、銅層の形成と、錫層の形成と、を一連のプロセスで行うことができるため、セラミック電子部品の製造効率が向上する。
上記外部電極を形成する前に、上記セラミック素体に逆スパッタリングを行ってもよい。
この構成では、逆スパッタリングによってセラミック素体の表面が清浄化されるため、セラミック素体の表面に対する外部電極の特に良好な接続性が得られる。
また、逆スパッタリングと、銅層の形成と、錫層の形成と、を一連のプロセスで行うことができるため、セラミック電子部品の製造効率が向上する。
この構成では、逆スパッタリングによってセラミック素体の表面が清浄化されるため、セラミック素体の表面に対する外部電極の特に良好な接続性が得られる。
また、逆スパッタリングと、銅層の形成と、錫層の形成と、を一連のプロセスで行うことができるため、セラミック電子部品の製造効率が向上する。
最外層として錫層を有する外部電極においてウィスカの発生を抑制するための技術を提供することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
［積層セラミックコンデンサ１０］
（全体構成）
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。
図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
（全体構成）
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。
図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。
セラミック素体１１は、Ｘ軸方向を向いた２つの端面と、Ｙ軸方向を向いた２つの側面と、Ｚ軸方向を向いた２つの主面と、を含む６面体形状を有する。セラミック素体１１において、例えば、Ｘ軸方向の寸法を１．０ｍｍとし、Ｙ軸及びＺ軸方向の寸法を０．５ｍｍとすることができる。
なお、セラミック素体１１は厳密に６面体形状でなくてもよく、例えば、セラミック素体１１の各面が曲面であってもよく、セラミック素体１１が全体として丸みを帯びた形状であってもよい。
なお、セラミック素体１１は厳密に６面体形状でなくてもよく、例えば、セラミック素体１１の各面が曲面であってもよく、セラミック素体１１が全体として丸みを帯びた形状であってもよい。
外部電極１４，１５は、セラミック素体１１の両端面を覆い、セラミック素体１１を挟んでＸ軸方向に対向している。外部電極１４，１５はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の端子として機能する。
外部電極１４，１５は、セラミック素体１１の両端面から主面に沿って延び、僅かながら側面にも回り込んでいる。外部電極１４，１５は、セラミック素体１１の主面及び側面において相互に間隔をあけて離間している。このため、セラミック素体１１の側面側から見た外部電極１４，１５の形状はＵ字状であり、外部電極１４，１５のＸ−Ｚ平面に平行な断面もＵ字状である。
なお、外部電極１４，１５の形状はこれに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の両端面から一方の主面のみに延び、Ｘ−Ｚ平面に平行な断面がＬ字状となっていてもよい。
外部電極１４，１５は、セラミック素体１１の両端面から主面に沿って延び、僅かながら側面にも回り込んでいる。外部電極１４，１５は、セラミック素体１１の主面及び側面において相互に間隔をあけて離間している。このため、セラミック素体１１の側面側から見た外部電極１４，１５の形状はＵ字状であり、外部電極１４，１５のＸ−Ｚ平面に平行な断面もＵ字状である。
なお、外部電極１４，１５の形状はこれに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の両端面から一方の主面のみに延び、Ｘ−Ｚ平面に平行な断面がＬ字状となっていてもよい。
（セラミック素体１１）
セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、誘電体セラミックスに覆われた第１内部電極１２及び第２内部電極１３を有する。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。
セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、誘電体セラミックスに覆われた第１内部電極１２及び第２内部電極１３を有する。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。
つまり、内部電極１２，１３は、誘電体セラミック層を挟んでＺ軸方向に対向している。また、第１内部電極１２は、第１外部電極１４に接続され、第２外部電極１５から離間している。これとは反対に、第２内部電極１３は、第２外部電極１５に接続され、第１外部電極１４から離間している。
内部電極１２，１３はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３を形成する電気の良導体としては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。
セラミック素体１１では、内部電極１２，１３間の各誘電体セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
また、セラミック素体１１を構成する誘電体セラミックスは、チタン酸バリウム系以外にも、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（ＣａＺｒｘＴｉ１−ｘＯ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などであってもよい。
なお、積層セラミックコンデンサ１０の構成は、特定の構成に限定されず、積層セラミックコンデンサ１０に求められるサイズや性能などに応じて、公知の構成を適宜採用可能である。例えば、容量形成部１６における各内部電極１２，１３の枚数は、適宜決定可能である。
（外部電極１４，１５）
外部電極１４，１５は、銅（Ｃｕ）で形成された内層１４ａ，１５ａと、錫（Ｓｎ）で形成された外層１４ｂ，１５ｂと、から構成される二層構造を有する。内層１４ａ，１５ａは、セラミック素体１１上に設けられている。外層１４ｂ，１５ｂは、内層１４ａ，１５ａ上に設けられ、外部電極１４，１５の表面を構成する最外層である。
外部電極１４，１５は、銅（Ｃｕ）で形成された内層１４ａ，１５ａと、錫（Ｓｎ）で形成された外層１４ｂ，１５ｂと、から構成される二層構造を有する。内層１４ａ，１５ａは、セラミック素体１１上に設けられている。外層１４ｂ，１５ｂは、内層１４ａ，１５ａ上に設けられ、外部電極１４，１５の表面を構成する最外層である。
錫で形成された外層１４ｂ，１５ｂでは、錫系の鉛フリー半田において優れた濡れ性が得られる。このため、外部電極１４，１５の最外層として外層１４ｂ，１５ｂを設けることにより、積層セラミックコンデンサ１０の実装時に錫系の鉛フリー半田が外部電極１４，１５に隙間なく濡れ広がりやすくなる。これにより、積層セラミックコンデンサ１０の実装性が向上する。
外層１４ｂ，１５ｂの厚さは、１μｍ以上１０μｍ以下とすることが好ましい。外層１４ｂ，１５ｂの厚さを１μｍ以上とすることにより、錫系の鉛フリー半田における高い濡れ性が効果的に得られる。また、外層１４ｂ，１５ｂの厚さを１０μｍ以下とすることにより、短時間で成膜可能となるため量産性が向上する。同様の観点から、外層１４ｂ，１５ｂの厚さは、４μｍ以上５μｍ以下とすることが更に好ましい。
図４，５を参照して外部電極１４，１５の更に詳細な構成について説明する。
図４は、図１に示す一点鎖線で囲まれた領域Ａ１を拡大して示す模式図である。つまり、図４は、第１外部電極１４の外層１４ｂの表面の一部を示している。
図５は、図２に示す一点鎖線で囲まれた領域Ａ２を示す模式図である。つまり、図５は、第１外部電極１４の断面の一部を示している。
なお、第２外部電極１５は第１外部電極１４と同様の構成を有するため、第２外部電極１５も図４，５に示す構成となっている。このため、図４，５には、第１外部電極１４の各構成の符号に加え、第２外部電極１５の各構成の符号も付している。
図４は、図１に示す一点鎖線で囲まれた領域Ａ１を拡大して示す模式図である。つまり、図４は、第１外部電極１４の外層１４ｂの表面の一部を示している。
図５は、図２に示す一点鎖線で囲まれた領域Ａ２を示す模式図である。つまり、図５は、第１外部電極１４の断面の一部を示している。
なお、第２外部電極１５は第１外部電極１４と同様の構成を有するため、第２外部電極１５も図４，５に示す構成となっている。このため、図４，５には、第１外部電極１４の各構成の符号に加え、第２外部電極１５の各構成の符号も付している。
図４，５に示すように、外部電極１４，１５の外層１４ｂ，１５ｂには、その中に微小な空間を形成する複数のポアＰが形成されている。図４に示すように、ポアＰは、外層１４ｂ，１５ｂの表面に沿って分散している。また、図５に示すように、それぞれのポアＰは、様々な断面形状を有する。
外層１４ｂ，１５ｂには、例えば、凹状に窪むポアＰや、Ｘ軸方向に貫通するポアＰや、全周囲が閉塞されたポアＰなどが存在する。なお、外層１４ｂ，１５ｂに形成されるポアＰは、図４，５に示すような形状のものに限定されず、外層１４ｂ，１５ｂの中に微小な空間を形成するものであればよい。
外部電極１４，１５の外層１４ｂ，１５ｂの形成方法は、特定の方法に限定されない。例えば、外層１４ｂ，１５ｂの形成にスパッタリングを用いることにより、ポアＰが分散した構成の外層１４ｂ，１５ｂを迅速かつ容易に得ることができる。スパッタリングを用いた外部電極１４，１５の形成方法の詳細については後述する。
ここで、図６に示すように、ポアＰが分散していない外層１１４ｂ，１１５ｂを有する外部電極１１４，１１５を想定する。錫で形成された外層１１４ｂ，１１５ｂに圧縮応力が加わると、外層１１４ｂ，１１５ｂの表面から髭状に成長する錫の結晶であるウィスカＷが発生する。ウィスカＷは数百μｍにまで成長する場合がある。
ウィスカＷは、外層１１４ｂ，１１５ｂから離脱して落下すると、積層セラミックコンデンサ１０が搭載される電子機器に様々な不具合が発生する場合がある。その一例として、錫で形成されたウィスカＷは導電性を有するため、電子機器の回路基板上に落下したウィスカＷによって回路基板のショートが発生する場合がある。
外部電極１１４，１１５の外層１１４ｂ，１１５ｂには、様々な要因によって圧縮応力が加わる。例えば、外層１１４ｂ，１１５ｂには、製造時や搬送時の衝撃や、外層１１４ｂ，１１５ｂと内層１１４ａ，１１５ａとの境界部における金属間化合物の生成などによって圧縮応力が加わる。
一方、図７に示す本実施形態に係る外部電極１４，１５でも、図６に示す外部電極１１４，１１５と同様に、製造時や搬送時の衝撃や、外層１４ｂ，１５ｂと内層１４ａ，１５ａとの境界部における金属間化合物の生成などによって、外層１４ｂ，１５ｂに圧縮応力が加わる。
しかしながら、外層１４ｂ，１５ｂに加わる圧縮応力は、図７にブロック矢印で模式的に示すように、外層１４ｂ，１５ｂに分散しているポアＰによって緩和される。このため、本実施形態に係る外部電極１４，１５の外層１４ｂ，１５ｂでは、ウィスカＷが発生しにくい。
このように、本実施形態に係る外部電極１４，１５では、外層１４ｂ，１５ｂにおけるウィスカＷの発生を抑制することができる。したがって、外部電極１４，１５では、ウィスカＷの発生の抑制を、新たな構成を設けることなく実現可能である。これにより、ウィスカＷの発生に起因する回路基板のショートなどの不良を防止することができる。
なお、外部電極１４，１５は、例えば、内層１４ａ，１５ａを銅以外で形成する構成や、内層１４ａ，１５ａと外層１４ｂ，１５ｂとの間に中間層を形成する構成などであってもよい。
内層１４ａ，１５ａを形成する銅以外の材料としては、例えば、ニッケル、パラジウム、白金、銀、金などを主成分とする金属や合金が挙げられる。また、内層１４ａ，１５ａと外層１４ｂ，１５ｂとの間の中間層を形成する材料としては、例えば、ニッケル、白金、パラジウム、金などを主成分とする金属や合金が挙げられる。
また、外部電極１４，１５の外層１４ｂ，１５ｂでは、ポアＰが分散していることによって、積層セラミックコンデンサ１０の実装時における半田との接触面積が大きくなっている。このため、積層セラミックコンデンサ１０では、実装温度を低く抑えることができ、実装時間を短縮することができる。
外部電極１４，１５の構成は、最外層として錫で形成された外層１４ｂ，１５ｂを有する構成以外について、任意に決定可能である。
例えば、外部電極１４，１５を構成する層数は適宜決定可能である。一例として、外部電極１４，１５は、セラミック素体１１と内層１４ａ，１５ａとの間に、セラミック素体１１との接続性を向上させるためのコンタクトメタル層を有していてもよい。また、外部電極１４，１５は、外層１４ｂ，１５ｂのみによって構成されていてもよい。
（積層セラミックコンデンサ１０の動作）
上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数の誘電体セラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数の誘電体セラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
［積層セラミックコンデンサ１０の製造方法］
（概略）
本実施形態に係る積層セラミックコンデンサ１０の製造方法について説明する。
（概略）
本実施形態に係る積層セラミックコンデンサ１０の製造方法について説明する。
まず、図８に示す未焼成のセラミック素体１１１を作製する。セラミック素体１１１は、例えば、複数のセラミックシートをＺ軸方向に積層して熱圧着することにより得られる。複数のセラミックシートに予め所定のパターンで導電性ペーストを印刷しておくことにより、内部電極１１２，１１３を配置することができる。
次に、セラミック素体１１１を焼成する。セラミック素体１１１の焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。これにより、図９に示すセラミック素体１１が得られる。そして、セラミック素体１１の表面に外部電極１４，１５を形成する。
上記のとおり、外部電極１４，１５の外層１４ｂ，１５ｂの形成には、スパッタリングを用いる。これにより、ポアＰが分散した外層１４ｂ，１５ｂを迅速かつ容易に得ることができる。スパッタリングでは、成膜レートなどの条件を調整することにより、外層１４ｂ，１５ｂにおけるポアＰの量を制御することが可能である。
外層１４ｂ，１５ｂの形成に用いるスパッタリングの種類は、公知のものから適宜選択可能である。しかし、外層１４ｂ，１５ｂの形成にはマグネトロンスパッタリングを用いることが好ましい。これにより、ポアＰが特に良好に分散した外層１４ｂ，１５ｂが得られる。
比較例として、図６に示すポアＰが分散していない外層１１４ｂ，１１５ｂを蒸着法及びメッキ法で形成した。そして、スパッタリングで形成した外層１４ｂ，１５ｂと、蒸着法及びメッキ法で形成した外層１１４ｂ，１１５ｂと、について蛍光Ｘ線を用いて密度を測定した。
この結果、スパッタリングで形成した外層１４ｂ，１５ｂでは、蒸着法及びメッキ法で形成した外層１１４ｂ，１１５ｂの７０〜７５％程度の密度となった。また、蒸着法及びメッキ法で形成した外層１１４ｂ，１１５ｂではウィスカＷの発生が確認され、スパッタリングで形成した外層１４ｂ，１５ｂではウィスカＷの発生が確認されなかった。
以下、外部電極１４，１５の形成方法の具体例について説明するが、外部電極１４，１５の形成方法はこれらの具体例に限定されない。
（外部電極１４，１５の形成例１）
図１０は、外部電極１４，１５の形成例１を示すフローチャートである。図１１は、外部電極１４，１５の形成例１の過程を示す断面図である。以下、外部電極１４，１５の形成例１について、図１０に沿って、図１１を適宜参照しながら説明する。
図１０は、外部電極１４，１５の形成例１を示すフローチャートである。図１１は、外部電極１４，１５の形成例１の過程を示す断面図である。以下、外部電極１４，１５の形成例１について、図１０に沿って、図１１を適宜参照しながら説明する。
まず、セラミック素体１１の表面のうち、外部電極１４，１５を形成しない領域に、図１１（Ａ）に示すマスクＭを配置する（ステップＳ１−０１）。
次に、マスクＭが配置されたセラミック素体１１をスパッタリング装置のチャンバ内にセットし、セラミック素体１１に逆スパッタリングを行う（ステップＳ１−０２）。
続いて、逆スパッタリング後のセラミック素体１１に、銅ターゲットを用いた第１スパッタリングを行うことにより、図１１（Ｂ）に示す内層１４ａ，１５ａを形成する（ステップＳ１−０３）。このとき、マスクＭ上にも内層Ｍａが形成される。
次に、マスクＭが配置されたセラミック素体１１をスパッタリング装置のチャンバ内にセットし、セラミック素体１１に逆スパッタリングを行う（ステップＳ１−０２）。
続いて、逆スパッタリング後のセラミック素体１１に、銅ターゲットを用いた第１スパッタリングを行うことにより、図１１（Ｂ）に示す内層１４ａ，１５ａを形成する（ステップＳ１−０３）。このとき、マスクＭ上にも内層Ｍａが形成される。
第１スパッタリングでは、逆スパッタリングによってセラミック素体１１の表面が清浄化されるため、内層１４ａ，１５ａのセラミック素体１１に対する特に良好な接続性が得られる。これにより、セラミック素体１１と内層１４ａ，１５ａの間に隙間が生じにくくなるため、高い耐湿性を有する積層セラミックコンデンサ１０を製造可能となる。
なお、セラミック素体１１の表面を清浄化する手法は、逆スパッタリングに限定されず、例えば、イオンビーム照射などであってもよい。
なお、セラミック素体１１の表面を清浄化する手法は、逆スパッタリングに限定されず、例えば、イオンビーム照射などであってもよい。
そして、第１スパッタリング後のセラミック素体１１に、錫ターゲットを用いた第２スパッタリングを行うことにより、図１１（Ｃ）に示す外層１４ｂ，１５ｂを形成する（ステップＳ１−０４）。このとき、マスクＭ上にも外層Ｍｂ形成される。
最後に、セラミック素体１１からマスクＭを除去する（ステップＳ１−０５）。このとき、マスクＭとともに、内層Ｍａ及び外層Ｍｂも除去される。
以上により、図１〜３に示す積層セラミックコンデンサ１０が得られる。
最後に、セラミック素体１１からマスクＭを除去する（ステップＳ１−０５）。このとき、マスクＭとともに、内層Ｍａ及び外層Ｍｂも除去される。
以上により、図１〜３に示す積層セラミックコンデンサ１０が得られる。
外部電極１４，１５の形成例１では、セラミック素体１１の５０〜２５０ｎｍの粒子で構成された表面に直接スパッタリングを行う。これにより、内層１４ａ，１５ａ及び外層１４ｂ，１５ｂを構成する結晶は、厚さ方向に延びる柱状結晶となる。また、外層１４ｂ，１５ｂにおけるウィスカＷの成長方向は、外層１４ｂ，１５ｂの厚さ方向である。
つまり、内層１４ａ，１５ａ及び外層１４ｂ，１５ｂを構成する柱状結晶の向きは、外層１４ｂ，１５ｂにおけるウィスカＷの成長方向に揃っている。したがって、外層１４ｂ，１５ｂでは、図５に示すようなポアＰが存在しない場合を想定すると、むしろウィスカＷが発生しやすくなる。
しかしながら、柱状結晶で構成された外層１４ｂ，１５ｂにおいても、ポアＰを分散させることにより、ウィスカＷの発生を充分に抑制することが可能である。換言すると、柱状結晶で構成された錫のスパッタリング膜においては、本発明のようにポアＰを分散させなければ、ウィスカＷが多く発生してしまう。
また、外部電極１４，１５の形成例１では、ステップＳ１−０２（逆スパッタリング）、ステップＳ１−０３（第１スパッタリング）、及びステップＳ１−０４（第２スパッタリング）を、チャンバからセラミック素体１１を取り出すことなく、一連のプロセスで行うことができる。これにより、積層セラミックコンデンサ１０の製造効率が向上する。
更に、外部電極１４，１５の形成例１では、メッキ法などの湿式プロセスを用いずに、乾式プロセスのみによって外部電極１４，１５が得られる。したがって、廃液などが発生しないため、環境負荷を低減することができる。また、積層セラミックコンデンサ１０において水素吸蔵や、メッキ液の侵入や付着などに起因する不良が発生しない。
なお、外部電極１４，１５の形成例１において、ステップＳ１−０２〜Ｓ１−０４を一連のプロセスで行うことは必須ではなく、ステップＳ１−０２〜Ｓ１−０４ごとにチャンバからセラミック素体１１を取り出してもよい。また、ステップＳ１−０２（逆スパッタリング）は、適宜省略しても構わない。
（外部電極１４，１５の形成例２）
図１２は、外部電極１４，１５の形成例２を示すフローチャートである。図１３は、外部電極１４，１５の形成例２の過程を示す断面図である。以下、外部電極１４，１５の形成例２について、図１２に沿って、図１３を適宜参照しながら説明する。
図１２は、外部電極１４，１５の形成例２を示すフローチャートである。図１３は、外部電極１４，１５の形成例２の過程を示す断面図である。以下、外部電極１４，１５の形成例２について、図１２に沿って、図１３を適宜参照しながら説明する。
まず、セラミック素体１１の表面のうち、外部電極１４，１５を形成する領域に、導電性ペーストを塗布する（ステップＳ２−０１）。導電性ペーストの塗布方法としては、例えば、ディップ法や印刷法などを用いることができる。
そして、セラミック素体１１に塗布された導電性ペーストを焼き付けることにより、図１３（Ａ）に示す内層１４ａ，１５ａを形成する（ステップＳ２−０２）。導電性ペーストの焼き付けは、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
そして、セラミック素体１１に塗布された導電性ペーストを焼き付けることにより、図１３（Ａ）に示す内層１４ａ，１５ａを形成する（ステップＳ２−０２）。導電性ペーストの焼き付けは、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
次に、セラミック素体１１の表面のうち、内層１４ａ，１５ａを形成していない領域に、図１３（Ｂ）に示すマスクＭを配置する（ステップＳ２−０３）。
続いて、マスクＭが配置されたセラミック素体１１をスパッタリング装置のチャンバ内にセットし、セラミック素体１１に、錫ターゲットを用いた第２スパッタリングを行うことにより、図１３（Ｂ）に示す外層１４ｂ，１５ｂを形成する（ステップＳ２−０４）。このとき、マスクＭ上にも外層Ｍｂ形成される。
最後に、セラミック素体１１からマスクＭを除去する（ステップＳ２−０５）。このとき、マスクＭとともに、外層Ｍｂも除去される。
以上により、図１〜３に示す積層セラミックコンデンサ１０が得られる。
続いて、マスクＭが配置されたセラミック素体１１をスパッタリング装置のチャンバ内にセットし、セラミック素体１１に、錫ターゲットを用いた第２スパッタリングを行うことにより、図１３（Ｂ）に示す外層１４ｂ，１５ｂを形成する（ステップＳ２−０４）。このとき、マスクＭ上にも外層Ｍｂ形成される。
最後に、セラミック素体１１からマスクＭを除去する（ステップＳ２−０５）。このとき、マスクＭとともに、外層Ｍｂも除去される。
以上により、図１〜３に示す積層セラミックコンデンサ１０が得られる。
なお、外部電極１４，１５の形成例２では、ステップＳ２−０１（導電性ペースト塗布）を図８に示す未焼成のセラミック素体１１１に行ってもよい。この場合、導電性ペーストの焼き付け（ステップＳ２−０２）を、セラミック素体１１１の焼成と同時に行うことができる。
また、外部電極１４，１５の形成例２では、導電性ペーストを焼き付けることにより内層１４ａ，１５ａを形成したが、内層１４ａ，１５ａの形成方法は適宜変更可能である。内層１４ａ，１５ａの他の形成方法としては、例えば、メッキ法や蒸着法などが挙げられる。
（外部電極１４，１５の形成例３）
図１４は、外部電極１４，１５の形成例３を示すフローチャートである。図１５は、外部電極１４，１５の形成例３の過程を示す断面図である。以下、外部電極１４，１５の形成例３について、図１４に沿って、図１５を適宜参照しながら説明する。
図１４は、外部電極１４，１５の形成例３を示すフローチャートである。図１５は、外部電極１４，１５の形成例３の過程を示す断面図である。以下、外部電極１４，１５の形成例３について、図１４に沿って、図１５を適宜参照しながら説明する。
まず、セラミック素体１１のうち、内部電極１２，１３が引き出されたＸ軸方向を向いた端面に、導電性ペーストを塗布する（ステップＳ３−０１）。
そして、セラミック素体１１に塗布された導電性ペーストを焼き付けることにより、図１５（Ａ）に示す第１内層１４ａ１，１５ａ１を形成する（ステップＳ３−０２）。
そして、セラミック素体１１に塗布された導電性ペーストを焼き付けることにより、図１５（Ａ）に示す第１内層１４ａ１，１５ａ１を形成する（ステップＳ３−０２）。
次に、第１内層１４ａ１，１５ａ１が形成されたセラミック素体１１の表面のうち、外部電極１４，１５を形成しない領域に、図１５（Ｂ）に示すマスクＭを配置する（ステップＳ３−０３）。
続いて、マスクＭが配置されたセラミック素体１１をスパッタリング装置のチャンバ内にセットし、セラミック素体１１に、銅ターゲットを用いた第１スパッタリングを行うことにより、図１５（Ｃ）に示す第２内層１４ａ２，１５ａ２を形成する（ステップＳ３−０４）。このとき、マスクＭ上にも内層Ｍａ形成される。
これにより、第１内層１４ａ１，１５ａ１及び第２内層１４ａ２，１５ａ２からなる内層１４ａ，１５ａが得られる。
続いて、マスクＭが配置されたセラミック素体１１をスパッタリング装置のチャンバ内にセットし、セラミック素体１１に、銅ターゲットを用いた第１スパッタリングを行うことにより、図１５（Ｃ）に示す第２内層１４ａ２，１５ａ２を形成する（ステップＳ３−０４）。このとき、マスクＭ上にも内層Ｍａ形成される。
これにより、第１内層１４ａ１，１５ａ１及び第２内層１４ａ２，１５ａ２からなる内層１４ａ，１５ａが得られる。
そして、第１スパッタリング後のセラミック素体１１に、錫ターゲットを用いた第２スパッタリングを行うことにより、外層１４ｂ，１５ｂを形成する（ステップＳ３−０５）。
最後に、セラミック素体１１からマスクＭを除去する（ステップＳ３−０６）。このとき、マスクＭとともに、内層Ｍａも除去される。
以上により、図１〜３に示す積層セラミックコンデンサ１０が得られる。
最後に、セラミック素体１１からマスクＭを除去する（ステップＳ３−０６）。このとき、マスクＭとともに、内層Ｍａも除去される。
以上により、図１〜３に示す積層セラミックコンデンサ１０が得られる。
外部電極１４，１５の形成例３では、第１スパッタリングの前のセラミック素体１１に導電性ペーストを焼き付けることによって第１内層１４ａ１，１５ａ１を形成することにより、外部電極１４，１５の内部電極１２，１３に対する接続性が向上する。
この一方で、第１内層１４ａ１，１５ａ１を形成する領域を、セラミック素体１１のＸ軸方向を向いた端面に留めることにより、積層セラミックコンデンサ１０のＺ軸方向の厚みを抑えることができる。
この一方で、第１内層１４ａ１，１５ａ１を形成する領域を、セラミック素体１１のＸ軸方向を向いた端面に留めることにより、積層セラミックコンデンサ１０のＺ軸方向の厚みを抑えることができる。
［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば、上記実施形態ではセラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明は一対の外部電極を有するセラミック電子部品全般に適用可能である。このようなセラミック電子部品としては、例えば、インダクタや圧電素子などが挙げられる。
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４ａ，１５ａ…内層
１４ｂ，１５ｂ…外層
Ｐ…ポア
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４ａ，１５ａ…内層
１４ｂ，１５ｂ…外層
Ｐ…ポア
Claims (10)
- セラミック素体と、
ポアが分散している錫層を最外層として有し、かつ、前記錫層の内側に隣接する内層を更に有し、前記セラミック素体の表面に沿って形成された外部電極と、
を具備し、
前記錫層及び前記内層は、それぞれ、これらの厚さ方向に延びる柱状結晶で構成される
セラミック電子部品。 - 請求項１に記載のセラミック電子部品であって、
前記内層は、銅層である
セラミック電子部品。 - 請求項１又は２に記載のセラミック電子部品であって、
前記ポアが前記錫層の厚さ方向に凹状に窪んでいる
セラミック電子部品。 - 請求項１又は２に記載のセラミック電子部品であって、
前記ポアが前記錫層の厚さ方向に貫通している
セラミック電子部品。 - 請求項１から４のいずれか一項に記載のセラミック電子部品であって、
前記セラミック素体は、第１軸方向に積層された複数の内部電極と、前記第１軸方向に向いた主面と、前記第１軸方向に直交する第２軸方向に向き前記複数の内部電極が引き出された端面と、前記第１軸方向及び前記第２軸方向に直交する第３軸方向に向いた側面と、を有し、
前記外部電極は、前記端面を覆い、前記端面から前記主面及び前記側面に沿って延び、
前記端面上の前記外部電極の表面から、前記側面の前記第１軸方向中央部上における前記外部電極の端部までの前記第２軸方向に沿った距離は、前記端面上の前記外部電極の表面から、前記主面の前記第３軸方向中央部上における前記外部電極の端部までの前記第２軸方向に沿った距離よりも小さい
セラミック電子部品。 - 請求項１から５のいずれか一項に記載のセラミック電子部品であって、
前記セラミック素体は、第１軸方向に積層された複数の内部電極と、前記第１軸方向に向いた主面と、前記第１軸方向に直交する第２軸方向に向き前記複数の内部電極が引き出された端面と、前記第１軸方向及び前記第２軸方向に直交する第３軸方向に向いた側面と、を有し、
前記外部電極は、前記端面を覆い、前記端面から前記主面に沿って延び、
前記主面上の前記錫層の端部は、前記第１軸方向外方に向かうに従い前記第２軸方向の前記端面側に傾斜する
セラミック電子部品。 - セラミック素体を用意し、前記セラミック素体の表面に沿って外部電極を形成するセラミック電子部品の製造方法であって、
前記外部電極を形成することは、
前記セラミック素体の表面に、スパッタリングによって、厚さ方向に延びる柱状結晶で構成された内層を形成することと、
前記内層の形成後に、前記外部電極の最外層として、スパッタリングによって、ポアが分散し厚さ方向に延びる柱状結晶で構成された錫層を形成することを含む
セラミック電子部品の製造方法。 - 請求項７に記載のセラミック電子部品の製造方法であって、
前記スパッタリングは、マグネトロンスパッタリングである
セラミック電子部品の製造方法。 - 請求項７又は８に記載のセラミック電子部品の製造方法であって、
前記内層は、銅層である
セラミック電子部品の製造方法。 - 請求項７から９のいずれか１項に記載のセラミック電子部品の製造方法であって、
前記外部電極を形成する前に、前記セラミック素体に逆スパッタリングを行う
セラミック電子部品の製造方法。
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