WO2016133090A1 - チップ型電子部品およびモジュール - Google Patents

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WO2016133090A1
WO2016133090A1 PCT/JP2016/054444 JP2016054444W WO2016133090A1 WO 2016133090 A1 WO2016133090 A1 WO 2016133090A1 JP 2016054444 W JP2016054444 W JP 2016054444W WO 2016133090 A1 WO2016133090 A1 WO 2016133090A1
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WO
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plating film
electronic component
chip
pores
type electronic
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PCT/JP2016/054444
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Inventor
信儀 藤川
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京セラ株式会社
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • This disclosure relates to, for example, a chip-type electronic component used when configuring various electronic circuits and a module on which the chip-type electronic component is mounted.
  • a chip-type electronic device such as a multilayer ceramic capacitor (hereinafter referred to as a capacitor) having an electronic component main body (hereinafter also referred to as a main body) and external electrodes provided at both ends of the main body. Parts are known.
  • the main body of the capacitor is configured by alternately laminating ceramic layers and internal conductor layers exhibiting dielectric properties. External electrodes are provided at both ends of the main body. Internal conductor layers are alternately connected to these external electrodes.
  • capacitors are increasingly required to be smaller and have higher capacities as portable information devices are becoming smaller and higher performance.
  • the capacitor has been studied to reduce the thickness of the ceramic layer constituting the main body and to increase the dielectric constant of the dielectric material.
  • the margin portion which is the outer peripheral portion of the main body (see, for example, Patent Document 1).
  • the chip-type electronic component of the present disclosure includes an electronic component body having an internal conductor layer and an external electrode provided on the electronic component body, and the external electrode is a base electrode provided on the electronic component body. And a plating film provided on the base electrode, and the plating film has pores.
  • the module of the present disclosure is a module in which a chip-type electronic component is mounted on the surface of a wiring board, and the chip-type electronic component is the above-described chip-type electronic component.
  • FIG. 1 It is a schematic sectional drawing which shows one Embodiment of a chip type electronic component. It is sectional drawing which expands and shows the plating film of the external electrode in FIG. 1, and its vicinity. It is a cross-sectional schematic diagram which partially expands and shows the state in which the plating film and the cover plating film are provided on the surface of the base electrode as another embodiment of the chip-type electronic component, and (a) shows one layer of the cover plating film In this case, (b) shows a case where the cover plating film has two layers.
  • A) is a cross-sectional schematic diagram which shows that the pore of the shape where one side sharpened exists in a plating film
  • (b) is an enlarged view of the pore in (a). It is a perspective view which shows typically a part of module with which the chip-type electronic component was mounted on the surface of a wiring board.
  • a capacitor will be described as an example of an embodiment of a chip-type electronic component.
  • the present invention is not limited to capacitors and can be widely applied to chip-type electronic components in which ceramic layers and internal conductor layers are laminated in multiple layers, such as actuators, filters, and inductors.
  • FIG. 1 is a schematic cross-sectional view showing an embodiment of a chip-type electronic component.
  • FIG. 2 is an enlarged cross-sectional view showing the plating film of the external electrode and its vicinity in FIG.
  • the chip-type electronic component of this embodiment has external electrodes 3 at opposite end portions 1c of an electronic component main body (hereinafter also referred to as a main body) 1.
  • the main body 1 has laminated portions 9 in which ceramic layers 5 and internal conductor layers 7 are alternately laminated in multiple layers.
  • the main body 1 has ceramic cover layers 11 provided on both end surfaces (upper and lower surfaces) of the laminated portion 9 in the lamination direction.
  • the internal conductor layers 7 are alternately exposed at both end faces 1 a and 1 b of the main body 1 and connected to the external electrodes 3.
  • the ceramic layer 5 and the cover layer 11 for example, barium titanate and lead titanium zirconate are the main components.
  • the ceramic material applied to chip-type electronic components such as actuators, inductors and filters is composed of at least two kinds of metal oxides selected from, for example, ferrite, magnesia, calcia, niobium pentoxide and titanium dioxide. Suitable composite oxides are suitable.
  • the average thickness of the ceramic layer 5 is 0.5 to 30 ⁇ m
  • the average thickness of the internal conductor layer 7 is 0.5 to 20 ⁇ m
  • the number of stacked internal conductor layers 7 in the stacked portion 9 is 100 layers.
  • a thickness of 0.02 or more is preferable.
  • the external electrode 3 has a base electrode 14 provided on both end faces 1 a and 1 b of the main body 1 and a plating film 15 provided on the surface of the base electrode 14.
  • the base electrode 14 is, for example, a paste baking film containing Cu and has a thickness of 10 to 50 ⁇ m.
  • the plating film 15 for example, a Ni plating film 15 is provided.
  • the thickness t is 10 ⁇ m or less, preferably 8 ⁇ m or less, and particularly 1 to 8 ⁇ m.
  • Reducing the thickness t of the plating film 15 is an effective means for reducing the size of the chip-type electronic component.
  • the thickness t of the plating film 15 is the thickness on the end faces 1a and 1b of the main body 1, as shown in FIG.
  • the thickness of the base electrode 14 is also the same.
  • the plating film 15 has pores 17 as shown in FIG.
  • the external electrode 3 including the plating film 15 includes: In some cases, stress acts so as to tighten the end 1c of the main body 1. Thereby, a crack may occur in the end 1c of the main body 1.
  • the plating film 15 has pores 17. For this reason, the plating film 15 can reduce the stress exerted on the main body 1 through the base electrode 14. Thereby, the probability that a crack will occur in 1c of the main body 1 can be reduced.
  • the stress can include a stress generated when the plating film 15 is deposited on the base electrode 14.
  • stress generated due to a difference in thermal expansion coefficient between the ceramic layer 5 and the inner conductor layer 7 may be applied when the chip-type electronic component is subjected to a temperature change.
  • the plating film 15 is divided into two equal parts in the thickness direction, and the surface side of the plating film 15 is the surface side part 15a and the base electrode 14 side is the base electrode side part 15b. To do.
  • the difference in diameter of the pores 17 is indicated by symbols D1 and D2.
  • the average diameter of the pores located on the base electrode side portion 15b side of the plating film 15 is preferably 0.10 ⁇ m or less.
  • the average diameter of the pores 17 in the base electrode side portion 15b is suitably 0.09 ⁇ m or less.
  • the difference in average diameter of the pores 17 in the surface side portion 15a and the base electrode side portion 15b is preferably 0.02 ⁇ m or more.
  • the pore diameter D existing in the surface side portion 15a of the plating film 15 becomes smaller, and the pore 17 existing in the base electrode side portion 15b becomes larger. This increases the porosity of the base electrode side portion 15b of the plating film 15, The probability that a crack will occur at the end 1c of the main body 1 can be further reduced.
  • the pores 17 formed in the plating film 15 are preferably closed pores.
  • the pores 17 are closed, so-called continuous ventilation holes in which the pores 17 are connected to each other are hardly formed.
  • the moisture resistance of the main body 1 can be further improved.
  • the ratio of the pores 17 being closed pores is preferably 90% or more in terms of the number ratio.
  • the average diameter D of the pores 17 is obtained by observing the cross section of the plating film 15 using an electron microscope, and from the photographed image by the intercept method. Specifically, a cross section is created from the upper surface of the plating film 15 by focused ion beam (FIB) processing, and a scanning ion microscope (SIM image: ⁇ 20,000 times) of the cross section is observed. It is confirmed that the dark part of the SIM image does not change even when the FIB observation surface is tilted, is not due to the channeling contrast of the Ni crystal, and is a pore 17, and a photograph is taken. In the depth direction of the plating film 15, the size of the pores 17 of the plating film 15 at a position of 1 ⁇ m or 2 ⁇ m from the exposed surface and 1 ⁇ m from the surface on the base electrode 14 side is measured by the intercept method.
  • FIB focused ion beam
  • the average diameter of the pores 17 in the surface side portion 15 a is the average value of the pore diameter D at a position of 1 ⁇ m from the surface of the plating film 15.
  • the average diameter of the pores 17 in the base electrode side portion 15 b is the average value of the pore diameters at a position of 1 ⁇ m from the surface of the plating film 15 on the base electrode 14 side.
  • tangent lines are drawn on both surfaces of the plating film 15, and a pore diameter is obtained by drawing a line parallel to the tangent lines (interval between the tangent line and 1 ⁇ m: a one-dot chain line in FIG. 2).
  • the average diameter of the pores 17 in the entire plating film 15 is also preferably 0.10 ⁇ m or less.
  • the average diameter of the pores 17 is an average value of values measured at a location 2 ⁇ m from the surface of the plating film 15.
  • the particle size of the metal particles is also measured at the same place.
  • the mechanical strength of the plating film 15 and the stress generated thereby can be changed.
  • the average particle size of the metal particles constituting the plating film 15 is smaller on the surface side portion 15a than on the base electrode side portion 15b, crystals on the surface side of the plating film 15 opposite to the base electrode 14 side are present.
  • the organization can be made more precise. Thereby, the strength of the surface of the plating film 15 is increased, and the probability that a traumatic defect is formed on the plating film 15 can be reduced.
  • the average particle diameter of the metal particles in the base electrode side portion 15b is preferably 0.5 ⁇ m or less, particularly 0.45 ⁇ m or less, and further 0.3 ⁇ m or less.
  • FIG. 3 is a schematic cross-sectional view showing a state in which a plating film and a cover plating film are provided on the surface of the base electrode as another embodiment of the chip-type electronic component, and (a) is a cover plating.
  • the film has one layer
  • (b) shows the case where the cover plating film has two layers.
  • the chip-type electronic component according to the present embodiment is not limited to the structure in which one layer of the plating film 15 is provided on the surface of the base electrode 14, and a plating film having different components is further provided on the surface of the plating film 15 as the cover plating film 18.
  • This also applies to a structure in which one or more layers are provided.
  • a structure having a plurality of cover plating films 18 may be referred to as a laminated film.
  • the cover plating film 18 is a laminated film of two or more layers as shown in FIG. 3B, the plating film 15 side is the first cover plating film 18A and the surface side is the second cover plating film 18B. .
  • a Ni plating film is provided as a plating film 15 on the surface of the base electrode 14. Further, an Sn plating film is further provided as a cover plating film 18 on the surface of the plating film 15 which is the Ni plating film.
  • the plating film 15 is provided with the cover plating film 18, stress is generated so as to tighten the base electrode 14 and the end 1 c of the main body 1.
  • the plating film 15 has the pores 17, the stress generated at the end 1c of the main body 1 can be reduced. As a result, the probability of occurrence of cracks in the main body 1 can be reduced.
  • the cover plating film 18 has a two-layer structure as shown in FIG. 3B, it is preferable that the two layers have pores 17.
  • the average diameter of the pores 17 in the cover plating film 18 is set to the pore 17 in the plating film 15 on the base electrode 14 side. If it is made smaller than the average diameter, it is possible to prevent water and the like from entering the plating film 15.
  • the average diameter of the pores 17 existing in the cover plating film 18 is an average value of the pore diameter D at a position of 1 ⁇ m from the surface of the cover plating film 18 on the side opposite to the base electrode 14.
  • the average diameter of the pores 17 existing in the first cover plating film 18A located on the plating film 15 side is equal to that of the pores 17 in the plating film 15 on the base electrode 14 side. If it is smaller than the average diameter, the moisture resistance can be maintained as well.
  • the average diameter of the pores 17 existing in the first cover plating film 18A located on the plating film 15 side is smaller than the average diameter of the pores 17 in the plating film 15 on the base electrode 14 side
  • the inside of the second cover plating film 15B The average diameter of the pores 17 present in the plating film 15 may be equal to or greater than the average diameter of the pores 17 present in the plating film 15. If the average diameter of the pores 17 existing in the second cover plating film 15B is large, the stress caused by the second cover plating film 15B can be reduced, so that the thermal shock resistance of the capacitor can be improved.
  • the plating film 15 and the cover plating film 18 may be configured by the Ni plating film-Au plating film or the Cu plating film-Ni plating film-Sn in addition to the Ni plating film-Sn plating film having the two-layer structure described above.
  • a plating film can be mentioned.
  • the Cu plating film becomes the plating film 15
  • the Ni plating film-Sn plating film becomes the cover plating film 18.
  • the plurality of pores 17 in the plating film 15 and the cover plating film 18 when there are a plurality of pores 17 in the plating film 15 and the cover plating film 18, when the plating film 15 or the cover plating film 18 is viewed in the thickness direction as shown in FIG.
  • the plurality of pores 17 are present at different positions as indicated by reference numerals 17a, 17b, and 17c, the plurality of pores 17 are difficult to be connected to each other, thereby further reducing the possibility of deterioration in moisture resistance. be able to.
  • the pores 17 are in different positions in all layers from the plating film 15 to the cover plating film 18, the moisture resistance can be further improved.
  • FIG. 4 (a) is a schematic cross-sectional view showing that one of the pores having a pointed shape is present in the plating film
  • FIG. 4 (b) is an enlarged view of the pore in (a).
  • the contour shape of the cross section in the thickness direction of the pores 17 existing in the plating film 15 is not a simple circular shape, but one has a pointed shape.
  • the one-pointed pores 17 are, in other words, as shown in FIG. 4B, when the widths w1 and w2 at a fixed position (same distance) from both ends of the pores 17 are measured.
  • it means a shape having one large width such that w1> w2.
  • the pore 17 having such a contour shape is pointed toward the base electrode 14, the opposite side has a larger opening width of the pore 17 than the base electrode 14. That is, when the pores 17 having one pointed shape are oriented as shown in FIG.
  • the surface 16 side of the plating film 15 is in a state where the amount of metal is smaller than that of the base electrode 14 side.
  • the stress on the surface 16 side of the plating film 15 can be reduced by a smaller amount of metal.
  • the pores 17 having such a shape are formed by gradually shortening the on-time time in the pulse plating described later when the plating film 15 or the cover plating film 18 is formed.
  • FIG. 5 is a perspective view schematically showing a part of a module in which chip-type electronic components are mounted on the surface of the wiring board.
  • FIG. 5 shows only a configuration in which one chip-type electronic component 20 is bonded to the surface of the wiring board 21 via the bonding member 23, but the present invention is not limited to this.
  • a plurality of chip-type electronic components 20 may be mounted on the surface of the wiring board 21.
  • various electronic components such as semiconductor elements and LC circuit components may be mounted on the surface of the wiring board 21 together with the chip-type electronic component 20.
  • Such a module is usually manufactured using a method in which the chip-type electronic component 20 is temporarily attached to the surface of the wiring board 21 with a solder paste or the like and then reflow processing is performed.
  • the chip-type electronic component 20 is rapidly heated together with the wiring substrate 21 to a temperature at which the solder paste melts, and then cooled to room temperature in a short time.
  • the external electrode 3 expands and contracts.
  • the plating film 15 is dense unlike the base electrode 14, and the material is greatly different from the ceramic layer 5 constituting the electronic component body 1 while being provided on the outermost surface. . That is, most of the components of the plating film 15 are metal. For this reason, since the thermal expansion coefficient and the Young's modulus are greatly different between the plating film 15 and the electronic component main body 1, the stress tends to increase when subjected to a thermal shock.
  • the above-described chip-type electronic component 20 has the structure in which the plating film 15 has the pores 17, the stress generated between the plating film 15 and the electronic component main body 1 can be reduced. For this reason, even if the chip-type electronic component 20 of the present embodiment is mounted on the surface of the wiring board 21, cracks are unlikely to occur. This module has high mounting reliability.
  • a method for manufacturing the chip-type electronic component and module of the present embodiment will be described using a multilayer capacitor as an example.
  • a dielectric powder is prepared as a material for the ceramic layer 5
  • an organic vehicle is added thereto to prepare a ceramic slurry
  • a ceramic green sheet is produced using a sheet forming method such as a doctor blade method or a die coater method. To do.
  • a conductor paste mainly composed of nickel powder is prepared.
  • the nickel powder it is desirable to use nickel powder containing fine nickel powder having an average particle diameter of 0.10 ⁇ m or less.
  • a pattern sheet having a rectangular internal conductor pattern formed on the main surface of the ceramic green sheet is formed using a conductor paste.
  • a plurality of pattern sheets are stacked to form a core laminate.
  • a predetermined number of ceramic green sheets on which no conductor pattern is formed are stacked on the upper and lower surfaces of the core laminate, and a heat treatment is performed to form a mother laminate having a plurality of laminates to be the main body 1.
  • the base laminate is cut to obtain a laminate.
  • the main body 1 is produced by baking the produced laminated body on predetermined conditions.
  • a paste containing Cu is applied to the end portion 1c including the end faces 1a and 1b where the internal conductor layer 7 of the main body 1 obtained by firing is exposed, and the base electrode 14 is formed by baking, for example.
  • a plating film 15 is formed on the surface of the base electrode 14.
  • the plating film 15 is formed by barrel plating.
  • a current flows to the base electrode 14 of the main body 1 through the metal medium, and Ni is deposited.
  • a plating film 15 is formed.
  • Ni plating for example, a pulse plating method, and a pulse plating method in which a time schedule (duty cycle) can be varied are used.
  • the discharge rate is a supply rate of ions dissolved from the metal plate placed on the negative electrode side.
  • the diffusion rate is the rate at which dissolved ions are reduced and deposited.
  • pulse plating using a pulse current can set an appropriate on-time and off-time from the discharge rate and diffusion rate of ions.
  • the growth rate of the metal crystal forming the plating film 15 can be controlled.
  • pores 17 can be formed in the plating film.
  • the diffusion of ions can be facilitated and the thickness of the diffusion layer can be reduced. Thereby, the size of the metal crystal and the size of the pores 17 can be controlled.
  • the ion concentration on the surface on the main body 1 side or the base electrode 14 side can be kept high compared to the case where plating is performed with a DC electric field.
  • a plating film with small crystal grains can be obtained at a high current.
  • pores 17 having a small diameter can be obtained in the plating film 15.
  • the shape of the pores 17 can be adjusted in addition to the adjustment of the crystal grains and the size of the pores by variably setting the on-time time during the progress of the plating. It should be noted that, even in plating in which a DC electric field is applied, there may be a case where the plating film 15 having the pores 17 can be formed by applying a predetermined period of vibration to the sample forming the plating film.
  • the capacitor has been described above as an example, but the chip-type electronic component of the present disclosure is manufactured according to the material for the ceramic layer 5 and the material for the internal conductor layer 7 applied to the actuator, the inductor, and the filter, respectively. be able to.
  • a wiring board 21 having glass epoxy or ceramic as a base material is prepared.
  • the chip-type electronic component 20 is placed at a predetermined position on the wiring board 21.
  • a reflow process is performed using a joining member 23 such as a solder paste. In this way, a module in which the chip-type electronic component 20 is mounted on the surface of the wiring board 21 is obtained.
  • the reflow process can be performed simultaneously with the chip type electronic component 20.
  • the chip-type electronic component 20 receives a load due to a temperature change such as heating and cooling a plurality of times.
  • the chip-type electronic component 20 of the present embodiment is suitable for a module manufactured by such a method.
  • a multilayer capacitor was produced and the effect of the present invention was confirmed.
  • a dielectric powder was prepared as a material for the ceramic layer.
  • Barium titanate powder was used as the raw material powder for the dielectric powder, Ni was used as the conductor paste, and these were laminated alternately to form a base laminate having a plurality of laminates as the main body. Then, this base material laminated body was cut
  • the prepared laminate is degreased in the air, and then fired at 1140 ° C. for 2 hours in a hydrogen-nitrogen mixed gas atmosphere at an oxygen partial pressure of 10 ⁇ 8 Pa to produce a main body.
  • the size of the manufactured main body was 0603 type, and the capacity corresponded to 2.2 ⁇ F.
  • the average thickness of the margin portion was 20 ⁇ m.
  • the margin portion refers to a region including the end portion 1c in FIG. 1, and is a portion of the ceramic layer on the upper surface side and the lower surface side in the stacking direction of the main body.
  • the end surface of the main body on which the base electrode is formed includes a portion that does not express capacitance.
  • the manufactured main body was heat-treated at 900 to 1000 ° C. for 5 hours in a nitrogen atmosphere (oxygen partial pressure: 10 ⁇ 6 Pa).
  • the produced main body was subjected to barrel polishing treatment to expose the end of the internal conductor layer on the end face of the main body.
  • a copper paste was applied to the end of the barrel-polished main body and heated under conditions of about 800 ° C., oxygen partial pressure of 1 Pa, and maximum temperature holding time of 0.2 hours to form a base electrode.
  • a plating film and a cover plating film (hereinafter referred to as a plating film) shown in Table 2 are sequentially formed on the surface of the base electrode by barrel plating under the conditions shown in Table 1 to obtain a multilayer capacitor.
  • the plating time was adjusted so that the Ni plating film and the Cu plating film had a thickness (average thickness) of 4 ⁇ m.
  • the plating time was adjusted to be 6 ⁇ m.
  • Table 1 shows the plating conditions.
  • Condition B in Table 1 is to apply vibration to the plating tank at the same time when energizing. In this case, the vibration was generated by an actuator adhered to the outside of the plating tank.
  • Table 2 shows the configuration of the plating film for each sample.
  • Tables 3 to 7 show the properties (average particle diameter of metal particles, presence / absence of pores, and average diameter) of the plating films prepared according to Table 2.
  • Table 8 shows the characteristics of the manufactured capacitor.
  • the pores in the plating film were confirmed by observation using an electron microscope. Specifically, first, a cross-section was exposed by irradiating a focused ion beam (FIB) from the upper surface of the plating film formed on the surface of the external electrode. Next, a micrograph of the cross section (SIM image: ( ⁇ 20,000 times) was taken. The place for determining the presence or absence of pores was the central portion in the thickness direction and width direction of the plating film. The area was 30. The pores were ⁇ 50 ⁇ m 2. The pores had no metallic luster and appeared black in the cross section of the plating film.
  • FIB focused ion beam
  • the average particle diameter of the metal particles of the plating film and the average diameter of the pores were measured by the intercept method.
  • Sample No. Measurements 1 to 4 were performed at positions of 1 ⁇ m (surface side part), 2 ⁇ m from the outermost surface of the plating film, and 1 ⁇ m (base electrode side part) from the surface on the base electrode side. In this case, the value at a position of 2 ⁇ m from the outermost surface of the plating film was defined as the average pore diameter in the entire plating film.
  • the average particle diameter of the metal particles was measured for the Ni plating film.
  • Sample No. The average diameter of pores 5 to 49 was measured at a position 2 ⁇ m from the outermost surface of the plating film or the cover plating film (the side opposite to the base electrode).
  • thermal shock test was performed on the manufactured capacitor.
  • the thermal shock test was performed under two conditions: when the temperature from room temperature (25 ° C.) was 300 ° C. (solder bath temperature: 325 ° C. setting) and 325 ° C. (solder bath temperature: 350 ° C.). .
  • the capacitor was immersed in a heated solder bath for about 1 second. After this, the presence or absence of cracks was confirmed by inspecting the appearance. The number of samples was 100.
  • a capacitor is soldered to a wiring board made of glass epoxy, put into a pressure cooker test (PCT) device, and a moisture load by applying a DC voltage of 2 Vdc in an environment of 125 ° C. and 85% RH A test was conducted.
  • the capacitor was taken out after 72 hours and 144 hours, and the resistance value of the capacitor was measured. When the value was 1 M ⁇ or less, it was determined as a failure, and the number of failures in 300 was evaluated.
  • sample No. manufactured by continuous barrel plating. 2 the average diameter of the pores on the base electrode side was 0.16 ⁇ m, the pore diameter on the surface side portion was large, continuous air holes were generated, and a failure occurred in the moisture load test.
  • Sample No. having an average diameter of pores of 0.10 ⁇ m or less. 3 and 4 the average diameter of the metal particles decreases from the base electrode side to the surface side, and accordingly, the average diameter of the pores decreases from the base electrode side to the surface side. It was suppressed and there was no failure in the moisture load test. Sample No. No defects in the moisture load test were confirmed for 5 to 49.
  • the plated film formed by the variable pulse plating method had pores at different positions in the thickness direction in the range from the outermost surface side to 3 ⁇ m. Sample No. The pores formed in the plating films 47 to 49 had a sharp shape on the base electrode side.

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Abstract

　【課題】　クラックが生じ難いチップ型電子部品を提供する。　【解決手段】　内部導体層７を有する電子部品本体１と、該電子部品本体１に設けられた外部電極３とを備えており、該外部電極３は、電子部品本体１に設けられた下地電極１４と、該下地電極１４に設けられためっき膜１５とを有しているとともに、、該めっき膜１５が気孔１７を有している。また、気孔１７は、下地電極１４側の方が表面１６側よりも平均径が小さい。また、下地電極１４側に位置する気孔１７は平均径が０．１０μｍ以下である。

Description

チップ型電子部品およびモジュール
　本開示は、例えば、各種電子回路を構成する際に使用されるチップ型電子部品およびこれを実装したモジュールに関する。
　従来より、電子部品本体（以下、本体という場合がある。）と、この本体の両端部に設けられた外部電極とを有する、例えば、積層セラミックコンデンサ（以下、コンデンサという。）等のチップ型電子部品が知られている。
　コンデンサの本体は、誘電性を示すセラミック層と内部導体層とを交互に積層して構成されている。本体の両端部にはそれぞれ外部電極が設けられている。これらの外部電極には内部導体層が交互に接続されている。
　近年、コンデンサは、携帯情報機器の小型化および高性能化に伴い、ますます小型化および高容量化が求められている。
　この目的のために、コンデンサは、本体を構成するセラミック層の薄層化および誘電体材料の高誘電率化が検討されている。この他に、本体の体積比率を大きくするために、本体の外周部分であるマージン部を薄くすることが試みられている（例えば、特許文献１を参照）。
特開２０１１－１２９８４１号公報
　本開示のチップ型電子部品は、内部導体層を有する電子部品本体と、該電子部品本体に設けられた外部電極とを備えており、該外部電極は、前記電子部品本体に設けられた下地電極と、該下地電極に設けられためっき膜とを有しているとともに、該めっき膜が気孔を有している。
　本開示のモジュールは、配線基板の表面上にチップ型電子部品が実装されたモジュールであって、前記チップ型電子部品が上記のチップ型電子部品である。
チップ型電子部品の一実施形態を示す概略断面図である。 図１における外部電極のめっき膜およびその近傍を拡大して示す断面図である。 チップ型電子部品の他の態様として、下地電極の表面にめっき膜およびカバーめっき膜が設けられた状態を部分的に拡大して示す断面模式図であり、（ａ）はカバーめっき膜が１層の場合、（ｂ）はカバーめっき膜が２層の場合である。 （ａ）は、めっき膜中に、一方が尖った形状の気孔が存在していることを示す断面模式図であり、（ｂ）は、（ａ）における気孔の拡大図である。 配線基板の表面上にチップ型電子部品が実装されたモジュールの一部分を模式的に示す斜視図である。
　以下に、チップ型電子部品の一実施形態として、コンデンサを例にして説明する。なお、本発明はコンデンサに限らず、アクチュエータ、フィルタ、インダクタなど、セラミック層と内部導体層とが多層に積層されたチップ型の電子部品に幅広く適用できることは言うまでもない。
　図１はチップ型電子部品の一実施形態を示す概略断面図である。図２は、図１における外部電極のめっき膜およびその近傍を拡大して示す断面図である。
　本実施形態のチップ型電子部品は、電子部品本体（以下、本体ということがある。）１の対向する両端部１ｃに外部電極３を有している。本体１は、セラミック層５と内部導体層７とが交互に多層に積層された積層部９を有している。また、この本体１は積層部９の積層方向の両方の端面（上下面）にそれぞれ設けられたセラミック製のカバー層１１を有している。内部導体層７は、交互に本体１の両端面１ａ、１ｂに露出し、それぞれの外部電極３と接続している。
　セラミック層５およびカバー層１１の材料としては、例えば、チタン酸バリウム、チタンジルコン酸鉛を主成分とするものである。なお、アクチュエータ、インダクタ、フィルタなどのチップ型電子部品に適用されるセラミック材料としては、例えば、フェライト、マグネシア，カルシア，五酸化ニオブおよび二酸化チタン等から選ばれる少なくとも２種の金属酸化物により構成される複合酸化物などが適している。
　上述したチップ型電子部品としては、セラミック層５の平均厚みが０．５～３０μｍ、内部導体層７の平均厚みが０．５～２０μｍ、積層部９における内部導体層７の積層数が１００層以上、カバー層１１の厚みが積層部９の積層方向の厚みを１としたときに０．０２以上のものが好適である。
　外部電極３は、本体１の両端面１ａ、１ｂに設けられた下地電極１４と、該下地電極１４の表面に設けられためっき膜１５とを有している。下地電極１４は、例えば、Ｃｕを含有するペーストの焼き付け膜であり、その厚みは、１０～５０μｍである。一方、めっき膜１５としては、例えば、Ｎｉのめっき膜１５が設けられる。その厚みｔは１０μｍ以下、好ましくは８μｍ以下、特には、１～８μｍである。
　めっき膜１５の厚みｔを薄くすることは、チップ型電子部品の小型化にとって有効な手段となる。
　なお、めっき膜１５の厚みｔは、図１に示すように、本体１の端面１ａ、１ｂにおける厚みである。下地電極１４の厚みも同様である。
　そして、本実施形態のチップ型電子部品では、図２に示すように、めっき膜１５が気孔１７を有している。
　例えば、コンデンサはサイズが小さくなってくると、それ自体の機械的強度が低下してくる。このため、コンデンサは、急激に加熱あるいは冷却されるような温度変化を受けたときに、外部電極３が設けられた本体１の端部１ｃにクラックが生じることがある。
　また、図１に示すように、表面が丸くなった下地電極１４の表面に、これに沿うように緻密質のめっき膜１５が形成されると、めっき膜１５を含めた外部電極３には、本体１の端部１ｃを締め付けるように応力がはたらく場合がある。これにより本体１の端部１ｃにクラックが生じることがある。
　これに対し、本実施形態のチップ型電子部品は、めっき膜１５が気孔１７を有している。このため、このめっき膜１５は、下地電極１４を介して本体１に及ぼす応力を小さくすることができる。これにより本体１の１ｃにクラックが発生する確率を低下させることができる。
　ここで、応力とは、まずは、めっき膜１５が下地電極１４上に析出するときに発生する応力を挙げることができる。これに、チップ型電子部品が温度変化を受けたときに、セラミック層５と内部導体層７との間の熱膨張係数の違いに起因して発生する応力が加わる場合がある。
　また、この実施形態のチップ型電子部品において、例えば、めっき膜１５を厚み方向に２等分して、メッキ膜１５の表面側を表面側部１５ａ、下地電極１４側を下地電極側部１５ｂとする。
　図２には、気孔１７の直径の違いを符号Ｄ１、Ｄ２で示している。このように、めっき膜１５中に存在する気孔１７の平均径が下地電極側部１５ｂ側に比べて表面側部１５ａの方が小さいときには、めっき膜１５の表面側から水分が浸入するのを抑制することができる。これによりチップ型電子部品の耐湿性を高めることができる。
　このとき、めっき膜１５の下地電極側部１５ｂ側に位置する気孔の平均径は０．１０μｍ以下であるのが良い。特には、下地電極側部１５ｂにおける気孔１７の平均径は０．０９μｍ以下が適している。
　また、表面側部１５ａと下地電極側部１５ｂにおける気孔１７の平均径の差は０．０２μｍ以上であるのが良い。このような場合には、めっき膜１５の表面側部１５ａに存在する気孔径Ｄがより小さくなり、下地電極側部１５ｂに存在する気孔１７がより大きくなる。これによりめっき膜１５の下地電極側部１５ｂにおける気孔率が高くなるため、
本体１の端部１ｃにクラックが発生する確率をさらに低くすることができる。
　また、めっき膜１５に形成されている気孔１７は閉気孔であるのが良い。気孔１７が閉気孔の状態であると、気孔１７同士がつながった、いわゆる連通気孔が形成されにくい。その結果、本体１の耐湿性をさらに高めることができる。この場合、気孔１７が閉気孔となっている割合としては個数比で９０％以上であるのが良い。
　ここで、気孔１７の平均径Ｄは、めっき膜１５の断面を電子顕微鏡を用いて観察し、撮影した写真から、インターセプト法により求める。具体的には、めっき膜１５の上面から集束イオンビーム（ＦＩＢ）加工により断面を作成し、その断面の走査イオン顕微鏡（ＳＩＭ像：×２万倍）を観察する。ＳＩＭ像の暗部が、ＦＩＢ観察面を傾けても変わらず、Ｎｉ結晶のチャネリングコントラストによるものでなく、気孔１７であることを確認し、写真撮影する。めっき膜１５の深さ方向に、露出した表面から１μｍもしくは２μｍ、下地電極１４側の表面から１μｍの位置でのめっき膜１５の気孔１７のサイズを、インターセプト法により測定する。
　表面側部１５ａにおける気孔１７の平均径は、めっき膜１５の表面から１μｍの位置での気孔径Ｄの平均値とする。下地電極側部１５ｂにおける気孔１７の平均径は、めっき膜１５の下地電極１４側の表面から１μｍの位置での気孔径の平均値とする。この場合、めっき膜１５の両表面に接線を引き、その接線に平行な線（接線と１μｍの間隔：図２の一点鎖線）を引いて気孔径を求める。
　なお、めっき膜１５の全体における気孔１７の平均径も０．１０μｍ以下であるのが良い。この場合の気孔１７の平均径は、めっき膜１５の表面から２μｍの場所にて測定した値の平均値とする。金属粒子の粒径も同様の場所にて測定を行う。
　また、この実施形態において、めっき膜１５が金属粒子の焼結体であるときには、めっき膜１５の機械的強度およびこれによって生じる応力を変化させることができる。
　めっき膜１５を構成する金属粒子の平均粒径が、下地電極側部１５ｂの方よりも表面側部１５ａの方が小さいときには、めっき膜１５の下地電極１４側とは反対側の表面側の結晶組織をより緻密にすることができる。これによりめっき膜１５の表面の強度が高くなり、めっき膜１５に外傷性の欠陥が形成される確率を小さくすることができる。
　この場合、下地電極側部１５ｂにおける金属粒子の平均粒径は、０．５μｍ以下、特に０．４５μｍ以下、さらには０．３μｍ以下であるのが良い。
　図３は、チップ型電子部品の他の態様として、下地電極の表面にめっき膜およびカバーめっき膜が設けられた状態を部分的に拡大して示す断面模式図であり、（ａ）はカバーめっき膜が１層の場合、（ｂ）はカバーめっき膜が２層の場合である。
　本実施形態のチップ型電子部品は、下地電極１４の表面にめっき膜１５が１層設けられた構造に限らず、そのめっき膜１５の表面に、成分の異なるめっき膜がカバーめっき膜１８としてさらに１層以上設けられた構造にも適用される。ここで、カバーめっき膜１８を複数有する構造を積層膜という場合がある。また、カバーめっき膜１８が図３（ｂ）に示す２層以上の積層膜である場合には、めっき膜１５側を第１カバーめっき膜１８Ａとし、表面側を第２カバーめっき膜１８Ｂとする。
　下地電極１４の表面には、図３（ａ）に示すように、例えば、Ｎｉめっき膜がめっき膜１５として設けられている。また、このＮｉめっき膜であるめっき膜１５の表面には、さらにＳｎめっき膜がカバーめっき膜１８として設けられている。
　めっき膜１５にカバーめっき膜１８が設けられている場合にも、下地電極１４および本体１の端部１ｃを締め付けるように応力が発生する。このような場合に、めっき膜１５が気孔１７を有するものであると、本体１の端部１ｃに発生する応力を小さくすることができる。その結果、本体１にクラックが発生する確率を低くすることができる。この場合、下地電極１４の表面に設けられているめっき膜１５およびカバーめっき膜１８の両層に気孔１７を有しているのが良い。なお、カバーめっき膜１８が図３（ｂ）に示すような２層の構造である場合には、２層全てに気孔１７を有しているのが良い。
　ここで、下地電極１４の表面にめっき膜１５とともにカバーめっき膜１８が形成されている場合に、カバーめっき膜１８中の気孔１７の平均径を下地電極１４側のめっき膜１５中の気孔１７の平均径に比べて小さくすると、めっき膜１５内に水などが浸入するのを抑えることができる。
　この場合、カバーめっき膜１８に存在する気孔１７の平均径は、下地電極１４とは反対側のカバーめっき膜１８の表面から１μｍの位置での気孔径Ｄの平均値とする。
　カバーめっき膜１８が２層以上である場合には、めっき膜１５側に位置する第１カバーめっき膜１８Ａ中に存在する気孔１７の平均径が下地電極１４側のめっき膜１５中の気孔１７の平均径よりも小さければ同様に耐湿性を維持することができる。めっき膜１５側に位置する第１カバーめっき膜１８Ａ中に存在する気孔１７の平均径が下地電極１４側のめっき膜１５中の気孔１７の平均径よりも小さいときには、第２カバーめっき膜１５Ｂ中に存在する気孔１７の平均径はめっき膜１５中に存在する気孔１７の平均径と同等かもしくはそれ以上であってもよい。第２カバーめっき膜１５Ｂ中に存在する気孔１７の平均径が大きいと、第２カバーめっき膜１５Ｂに起因する応力を小さくすることができるため、コンデンサの耐熱衝撃性を高めることができる。
　ここで、めっき膜１５およびカバーめっき膜１８の構成としては、上記した２層構造のＮｉめっき膜－Ｓｎめっき膜の他に、Ｎｉめっき膜－Ａｕめっき膜またはＣｕめっき膜－Ｎｉめっき膜－Ｓｎめっき膜を挙げることができる。なお、Ｃｕめっき膜－Ｎｉめっき膜－Ｓｎめっき膜の場合、Ｃｕめっき膜がめっき膜１５となり、Ｎｉめっき膜－Ｓｎめっき膜がカバーめっき膜１８となる。
　また、めっき膜１５およびカバーめっき膜１８に気孔１７が複数存在している場合に、図３（ｂ）に示すように、めっき膜１５またはカバーめっき膜１８を厚み方向に見たときに、その複数の気孔１７が、例えば、符号１７ａ、１７ｂ、１７ｃとして示されるように、異なる位置に存在していると、複数の気孔１７がつながりにくくなるため、耐湿性が劣化する可能性をさらに小さくすることができる。この場合、気孔１７がめっき膜１５からカバーめっき膜１８に至る全層において異なる位置に存在する状態である場合には、耐湿性をさらに高めることができる。
　図４（ａ）は、めっき膜中に、一方が尖った形状の気孔が存在していることを示す断面模式図であり、（ｂ）は、（ａ）における気孔の拡大図である。
　図４（ａ）に示すめっき膜１５の例は、めっき膜１５中に存在する気孔１７の厚み方向における断面の輪郭形状が単純な円形ではなく、一方が尖った形状である。ここで、一方が尖った形状の気孔１７とは、言い換えると、図４（ｂ）に示すように、気孔１７について、その両端から一定の位置（同じ距離）における幅ｗ１、ｗ２を測定したときに、ｗ１＞ｗ２であるような、一方の幅が大きい形状のことを言う。このような輪郭形状を有する気孔１７の尖った方を下地電極１４側に向けた状態にすると、その反対側は気孔１７の開口した幅が下地電極１４側よりも大きいものとなる。つまり、一方が尖った形状の気孔１７が、図４（ａ）に示すような向きであると、めっき膜１５の表面１６側が下地電極１４側に比べて金属量が少ない状態である。めっき膜１５が加熱あるいは冷却されたときに、めっき膜１５の表面１６側は金属量が少ない分だけ応力を小さくすることができる。その結果、チップ型電子部品の耐熱衝撃性をさらに高めることができる。このような形状の気孔１７は、めっき膜１５またはカバーめっき膜１８を形成する際に、後述するパルスめっきにおいて、オンタイムの時間を徐々に短くしていくことによって形成される。
　図５は、配線基板の表面上にチップ型電子部品が実装されたモジュールの一部分を模式的に示す斜視図である。
　図５では、配線基板２１の表面に、単に１個のチップ型電子部品２０が接合部材２３を介して接合された構成しか示していないが、本発明はこれに限られるものではない。配線基板２１の表面上に複数のチップ型電子部品２０が実装されていても良い。あるいは、配線基板２１の表面上にチップ型電子部品２０とともに、半導体素子やＬＣ回路用部品などの各種の電子部品が搭載されていても良い。
　こうしたモジュールは、通常、配線基板２１の表面上にチップ型電子部品２０を半田ペーストなどで仮付けした後、リフロー処理を行う方法を用いて製造される。
　リフロー処理において、チップ型電子部品２０は、配線基板２１とともに、半田ペーストが溶融する温度まで急激に加熱され、その後、短時間の間に室温まで冷却される。
　このような工程において、チップ型電子部品２０は、外部電極３が膨張し、収縮する。外部電極３の中で、めっき膜１５は下地電極１４とは異なり、緻密質であり、しかも最表面に設けられていながら、電子部品本体１を構成しているセラミック層５とは材質が大きく異なる。つまり、めっき膜１５の成分はほとんどが金属である。このため、めっき膜１５と電子部品本体１とは熱膨張係数およびヤング率が大きく異なることから、熱衝撃を受けたときなどに応力が大きくなる傾向にある。
　このような場合に、上記したチップ型電子部品２０は、めっき膜１５が気孔１７を有する構成であることから、めっき膜１５と電子部品本体１との間に生じる応力を小さくすることができる。このため、本実施形態のチップ型電子部品２０は配線基板２１の表面上に実装された状態となってもクラックが発生し難い。このモジュールは高い実装信頼性を有する。
　次に、本実施形態のチップ型電子部品およびモジュールを製造する方法について、積層型のコンデンサを例にして説明する。まず、セラミック層５の材料として、誘電体粉末を準備し、これに有機ビヒクルを加えてセラミックスラリを調製し、次いで、ドクターブレード法またはダイコータ法などのシート成形法を用いてセラミックグリーンシートを作製する。
　次に、ニッケル粉末を主成分とする導体ペーストを調製する。この場合、ニッケル粉末としては、ニッケル粉末中に平均粒径が０．１０μｍ以下の微粒のニッケル粉末を含んでいるものを用いることが望ましい。
　次に、導体ペーストを用いてセラミックグリーンシートの主面上に矩形状の内部導体パターンの形成されたパターンシートを形成する。
　次に、パターンシートを複数層重ねてコア積層体を形成する。このコア積層体の上下面に導体パターンを形成していないセラミックグリーンシートを所定の枚数だけ重ね、加圧加熱処理を行って本体１となる積層体を複数個有する母体積層体を形成する。次に、この母体積層体を切断することにより積層体にする。次に、作製した積層体を所定の条件にて焼成することにより本体１を作製する。
　次に焼成により得られた本体１の内部導体層７が露出した端面１ａ、１ｂを含む端部１ｃに、例えば、例えば、Ｃｕを含有するペーストを塗布し、焼き付けて下地電極１４を形成し、この下地電極１４の表面に、めっき膜１５を形成する。
　めっき膜１５は、バレルめっきによって形成される。バレル装置に、金属メディアと下地電極１４が形成された本体１とを投入し、回転させながら通電することにより、金属メディアを介して本体１の下地電極１４に電流が流れ、Ｎｉが析出してめっき膜１５が形成される。Ｎｉめっきには、例えば、パルスめっき法、さらに、時間スケジュール（デューティサイクル）を可変できパルスめっき法を用いる。
　直流電界を通電するめっきでは、イオンの放電速度がその拡散速度よりも早いため、下地電極の表面へのイオンの供給が遅れ、結晶粒径の大きなめっき膜となりやすい。ここで、放電速度とは、負極側に置かれた金属板から溶解するイオンの供給速度のことである。拡散速度とは、溶解したイオンが還元されて析出する速度のことである。
　これに対して、パルス電流を用いるパルスめっきは、イオンの放電速度と拡散速度から適度なオンタイムとオフタイムを設定できる。これによりめっき膜１５を形成する金属結晶の成長速度を制御することができる。その結果、めっき膜中に気孔１７を形成することができる。
　パルスめっきにおいては、オンタイムを短く、オフタイムを長くすることにより、イオンの拡散を助け、拡散層の厚さを薄くできる。これにより金属結晶のサイズおよび気孔１７のサイズを制御することができる。
　さらに、パルスめっきでは、直流電界でめっきを行う場合に比べ、本体１側あるいは下地電極１４側の表面のイオン濃度を高く保つことができる。こうして高い電流において結晶粒の小さいめっき膜を得ることができる。その結果、めっき膜１５中に径の小さい気孔１７を得ることができる。さらに、オンタイムの時間をめっき進行中に可変して設定することにより結晶粒の調整、気孔のサイズに加えて気孔１７の形状を調整することが可能となる。なお、直流電界を通電するめっきにおいても、めっき膜を形成する試料に所定の周期の振動を与えることによって、気孔１７を有するめっき膜１５を形成できる場合がある。
　以上はコンデンサを例に説明したが、アクチュエータ、インダクタおよびフィルタの場合もそれぞれに適用されるセラミック層５用の材料および内部導体層７用の材料に応じて本開示のチップ型電子部品を作製することができる。
　次に、本実施形態のモジュールを製造する際の一例を紹介する。まず、ガラスエポキシまたはセラミックスを基材とする配線基板２１を用意する。次に、配線基板２１の所定の位置にチップ型電子部品２０を載置する。次いで、半田ペーストなどの接合部材２３を用いてリフロー処理を行う。こうしてチップ型電子部品２０が配線基板２１の表面上に実装されたモジュールが得られる。
　モジュールを製造する場合、配線基板２１の表面上にチップ型電子部品２０とともに、半導体素子およびＬＣ回路部品などを実装する際には、チップ型電子部品２０と同時にリフロー処理を行うことも可能であるが、各電子部品を交換するためにリペアを行うことを想定した場合には、電子部品の種類によって、リフロー温度を変化させる必要がある。こうした場合に、チップ型電子部品２０は複数回にわたって加熱、冷却という温度変化による負荷を受けることになる。本実施形態のチップ型電子部品２０は、こうした方法によって製造されるモジュールに適したものとなる。
　以下、積層型のコンデンサを作製して本発明の効果を確認した。まず、セラミック層用の材料として誘電体粉末を調製した。誘電体粉末の原料粉末として、チタン酸バリウム粉末を用い、導体ペーストとしてＮｉを用い、交互に積層して、本体となる積層体を複数個有する母体積層体を形成した。この後、この母体積層体を、所定の寸法に切断して積層体を形成した。積層体における内部導体層の積層数は１４７層とした。
　次に、作製した積層体を大気中にて脱脂した後、水素－窒素の混合ガス雰囲気にて酸素分圧が１０－８Ｐａの条件にて１１４０℃で２時間の焼成を行い、本体を作製した。作製した本体のサイズは０６０３型で容量が２．２μＦに相当するものであった。マージン部の平均の厚みは２０μｍであった。ここで、マージン部とは、図１における端部１ｃを含む領域のことを言い、本体の積層方向の上面側および下面側のセラミック層の部分である。なお、チップ型電子部品の内部導体層の配置や形状によっては、下地電極が形成される本体の端面において静電容量を発現しない部分を含む場合がある。
　次に、作製した本体に窒素雰囲気中（酸素分圧：１０－６Ｐａ）、９００～１０００℃で５時間の熱処理を行った。
　次に、作製した本体にバレル研磨処理を行い、本体の端面に内部導体層の端を露出させた。
　次に、バレル研磨した本体の端部に銅ペーストを塗布し、約８００℃、酸素分圧を１Ｐａ、最高温度の保持時間を０．２時間とする条件で加熱して下地電極を形成した。
　次に、この下地電極の表面に、バレルめっき法により、表１の条件にて、表２に示すめっき膜およびカバーめっき膜（以下、めっき膜という。）を順に形成して積層型のコンデンサを作製した。なお、めっき膜の厚み（平均厚み）は、Ｎｉめっき膜およびＣｕめっき膜が４μｍになるようにめっきの時間を調整した。Ｓｎメッキ膜およびＡｕめっき膜については、それぞれ６μｍになるようにめっきの時間を調整した。
　ここで、表１は、めっき条件を示したものである。表１における条件Ｂは通電するときに、同時にめっき槽に振動を与えるようにしたものである。この場合、振動はめっき槽の外側に接着したアクチュエータによって発生させた。表２は、試料毎のめっき膜の構成を示したものである。表３～７は、表２に従って作製しためっき膜の性状（金属粒子の平均粒径、気孔の有無および平均径）を示すものである。表８は、作製したコンデンサについての特性を示すものである。
　次に、作製した積層型のコンデンサのめっき膜について以下の評価を行った。
　めっき膜中の気孔は電子顕微鏡を用いた観察により確認した。具体的には、まず、外部電極の表面に形成されためっき膜の上面から集束イオンビーム（ＦＩＢ）を照射して断面を露出させた。次に、その断面の顕微鏡写真（ＳＩＭ像：（×２万倍）を撮影した。気孔の有無を判定する場所としては、めっき膜の厚み方向および幅方向の中央部分とした。その面積は３０～５０μｍ２とした。気孔は、めっき膜の断面において、金属光沢が無く、黒く映っていた。
　めっき膜の金属粒子の平均粒径、気孔の平均径は、インターセプト法により測定した。試料Ｎｏ．１～４についての測定は、めっき膜の最表面から１μｍ（表面側部）、２μｍ、下地電極側の表面から１μｍ（下地電極側部）の位置において行った。この場合、めっき膜の最表面から２μｍの位置の値をめっき膜全体における気孔の平均径とした。金属粒子の平均粒径は、Ｎｉめっき膜について測定した。試料Ｎｏ．５～４９の気孔の平均径は、めっき膜またはカバーめっき膜の最表面（下地電極とは反対側）から２μｍの位置にて測定した。
　作製したコンデンサについて、まず、耐熱衝撃試験を行った。耐熱衝撃試験は、室温（２５℃）からの温度が３００℃（半田槽の温度：３２５℃設定）の場合、および３２５℃（半田槽の温度：３５０℃）の場合の２つの条件で行った。コンデンサは加温した半田槽中に、約１秒間浸漬させる条件とした。この後に外観を検査することによってクラックの有無を確認した。試料数はそれぞれ１００個とした。
　また、コンデンサを、ガラスエポキシ製の配線基板に半田付けし、プレッシャークッカー試験（ＰＣＴ）装置に投入して１２５℃、８５％ＲＨの環境下で、２Ｖｄｃの直流電圧を印加しての湿中負荷試験を行った。７２時間後および１４４時間後に取り出し、コンデンサの抵抗値を測定し、１ＭΩ以下になった場合、故障と判定し、３００個中における故障数を評価した。
Figure JPOXMLDOC01-appb-T000001
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　表８の結果から明らかなように、積層しためっき膜のうち、気孔を有するめっき膜を付与した外部電極を備えた試料（試料Ｎｏ．２～４９）は、ΔＴ＝３００℃の条件での熱衝撃試験における不良が１００個中８個以下であったが、気孔を有しないめっき膜を付与した外部電極を備えた試料（試料Ｎｏ．１）では、ΔＴ＝３００℃の条件での熱衝撃試験における不良が１００個中１２個であった。
　例えば、連続したバレルめっきで作製した試料Ｎｏ．２では、下地電極側の気孔の平均径が０．１６μｍであり、表面側部の気孔径が大きく、連通気孔が生成され、湿中負荷試験における故障が発生していたが、下地電極側部の気孔の平均径が０．１０μｍ以下である試料Ｎｏ．３、４では、下地電極側から表面側に向けて、金属粒子の平均径が小さくなり、これに伴い、気孔の平均径が下地電極側から表面側に向けて小さくなり、連通気孔の形成が抑制され、湿中負荷試験における故障が無かった。また、試料Ｎｏ．５～４９についても湿中負荷試験での不良は確認されなかった。
　また、試料Ｎｏ．２～１１に示しているように、めっき膜を形成する際に、めっき膜およびカバーめっき膜の全てにパルスめっき方式または可変パルスめっき方式を適用した試料（試料Ｎｏ．８～１１）は、少なくとも１層のめっき膜の形成に直流、連続方式の条件を適用した試料（試料Ｎｏ．２～７）に比べて、熱衝撃試験での不良数が少なかった。この傾向は、試料Ｎｏ．１２～４９においても同様の傾向を示した。作製した試料の中で、可変パルスめっき方式により形成しためっき膜は、最表面側から３μｍまでの範囲において、気孔が厚み方向に異なる位置に存在していた。また、試料Ｎｏ．４７～４９におけるめっき膜に形成された気孔の形状は下地電極側が尖った形状を有しているものであった。
　１・・・・・電子部品本体（本体）
　１ｃ・・・・（本体の）端部
　３・・・・・外部電極
　５・・・・・セラミック絶縁体層
　７・・・・・内部導体層
　９・・・・・積層部
　１１・・・・カバー層
　１４・・・・下地電極
　１５・・・・めっき膜
　１５ａ・・・表面側部
　１５ｂ・・・下地電極側部
　１７・・・・気孔
　１８・・・・カバーめっき膜
　１８Ａ・・・第１カバーめっき膜
　１８Ｂ・・・第２カバーめっき膜
　２０・・・・チップ型電子部品
　２１・・・・配線基板
 

Claims (13)

  1. 　内部導体層を有する電子部品本体と、該電子部品本体に設けられた外部電極とを備えており、該外部電極は、前記電子部品本体に設けられた下地電極と、該下地電極に設けられためっき膜とを有しているとともに、該めっき膜が気孔を有していることを特徴とするチップ型電子部品。
  2. 　前記めっき膜の気孔は、前記下地電極側の方が表面側よりも平均径が小さいことを特徴とする請求項１に記載のチップ型電子部品。
  3. 　前記下地電極側に位置する前記めっき膜の気孔は、平均径が０．１０μｍ以下であることを特徴とする請求項１または２に記載のチップ型電子部品。
  4. 　前記めっき膜は、平均厚みが１０μｍ以下であることを特徴とする請求項１乃至３のうちいずれかに記載のチップ型電子部品。
  5. 　前記めっき膜が、金属粒子の焼結体であるとともに、前記金属粒子の平均粒径は、前記表面側の方が前記下地電極側よりも小さいことを特徴とする請求項２乃至４のうちいずれかに記載のチップ型電子部品。
  6. 　前記下地電極側における前記金属粒子の平均粒径が、０．５μｍ以下であることを特徴とする請求項５に記載のチップ型電子部品。
  7. 　前記めっき膜の表面に、該めっき膜とは成分の異なるめっき膜をカバーめっき膜としてさらに１層以上有していることを特徴とする請求項１乃至６のうちいずれかに記載のチップ型電子部品。
  8. 　前記カバーめっき膜が気孔を有していることを特徴とする請求項７に記載のチップ型電子部品。
  9. 　前記カバーめっき膜が成分の異なる多層膜であり、該多層膜の全層に気孔を有していることを特徴とする請求項７または８に記載のチップ型電子部品。
  10. 　前記気孔は、前記めっき膜を厚み方向に見たときに、異なる位置に存在していることを特徴とする請求項１乃至９のうちいずれかに記載のチップ型電子部品。
  11. 　前記気孔は、前記下地電極側が尖った形状を有していることを特徴とする請求項１乃至１０のうちいずれかに記載のチップ型電子部品。
  12. 　前記めっき膜および前記カバーめっき膜が、Ｎｉめっき膜－Ｓｎめっき膜、Ｃｕめっき膜－Ｎｉめっき膜－Ｓｎめっき膜およびＮｉめっき膜－Ａｕめっき膜のうちのいずれかであることを特徴とする請求項７乃至１１のうちいずれかに記載のチップ型電子部品。
  13. 　配線基板の表面上にチップ型電子部品が実装されたモジュールであって、前記チップ型電子部品が請求項１乃至１２のうちいずれかに記載のチップ型電子部品であることを特徴とするモジュール。
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