JP7308021B2 - セラミック電子部品、セラミック電子部品の製造方法およびセラミック電子部品実装回路基板 - Google Patents

Description

本発明は、積層セラミックコンデンサ等のセラミック電子部品と、当該セラミック電子部品の製造方法と、当該セラミック電子部品が回路基板に実装されたセラミック電子部品実装回路基板に関する。

積層セラミックコンデンサ等のセラミック電子部品は、一般に、長さ方向寸法＞幅方向寸法の条件を満たす直方体状の部品本体の長さ方向の端部それぞれに外部電極を有しているが、最近では、長さ方向寸法と幅方向寸法の大小関係を逆転させた所謂ＬＷ逆転タイプのセラミック電子部品も知られている（後記の特許文献１の図４を参照）。

一方、スマートフォンやノートブック型パソコン等の電子機器の薄型化に伴い、回路基板に実装されるセラミック電子部品には低背実装（低実装高さ）に対応したものが要求されている。すなわち、前記のＬＷ逆転タイプのセラミック電子部品において前記の要求を満足するには、部品本体の高さ方向寸法を小さくする必要がある。

ところで、前記のＬＷ逆転タイプのセラミック電子部品は、幅方向寸法＞長さ方向寸法の条件を満たす直方体状の部品本体の長さ方向の端部それぞれに外部電極を有するため、外部電極が５面型（部品本体の長さ方向の１つの面に設けられた第１面部と、部品本体の高さ方向の２つの面の一部に設けられた第２面部および第３面部と、部品本体の幅方向の２つの面の一部に設けられた第４面部および第５面部とを有する所謂４角キャップ状：後記の特許文献１の図４を参照）の場合、長さ方向と交差する方向に係る曲げ強度は、部品本体の外形寸法が同じ一般タイプのセラミック電子部品よりも概して高くなる。

しかしながら、前記のＬＷ逆転タイプのセラミック電子部品（外部電極は前記の５面型）であっても、前記の要求を満足するために部品本体の高さ方向寸法を小さくすると、例えば１５０μｍ以下にすると、セラミック電子部品を長さ方向と交差する方向に曲げるような外力が加わったときに、とりわけ部品本体の幅方向の２つの面において高さ方向にクラックが延びる所謂クラック延びの現象が生じやすくなり、その結果、セラミック電子部品に機能障害を生じる懸念が大きくなる。

特開２０１４－１４６６６９号公報

本発明が解決しようとする課題は、ＬＷ逆転タイプにおいて部品本体の高さ方向寸法を小さくした場合でも、部品本体に生じ得るクラック延びの現象を抑制できるセラミック電子部品、セラミック電子部品の製造方法およびセラミック電子部品実装回路基板を提供することにある。

前記課題を解決するため、本発明に係るセラミック電子部品は、直方体状の部品本体の相対する端部それぞれに外部電極を有するセラミック電子部品であって、前記部品本体の相対する２つの面の対向方向を第１方向、他の相対する２つの面の対向方向を第２方向、残りの相対する２つの面の対向方向を第３方向とし、各方向に沿う寸法をそれぞれ第１方向寸法、第２方向寸法、第３方向寸法としたとき、前記部品本体の第１方向寸法と第２方向寸法と第３方向寸法は、第２方向寸法＞第１方向寸法＞第３方向寸法の条件を満たし、前記外部電極は、前記部品本体の第１方向の１つの面に設けられた第１面部と、前記部品本体の第３方向の２つの面の一部に設けられた第２面部および第３面部と、前記部品本体の第２方向の２つの面の一部に設けられた第４面部および第５面部とを有する５面型であり、前記外部電極の前記第４面部および前記第５面部の少なくとも一方の端縁には、当該端縁から前記第１面部に向かって凹んだ凹部が設けられ、当該凹部の第３方向の両側部分は、前記部品本体の第２方向の２つの面の稜部を覆う被覆部となっている。

また、本発明に係るセラミック電子部品の製造方法は、前掲のセラミック電子部品の製造方法であって、前記外部電極の作製工程は、（Ｓ１）前記部品本体の表面に、前記第１面部と、前記第２面部および前記第３面部と、前記凹部および前記被覆部を有する前記第４面部および前記第５面部とに対応した下地導体層を形成するステップと、（Ｓ２）前記下地導体層の表面に少なくとも１層の被覆導体層を形成するステップとを含む。

また、本発明に係るセラミック電子部品実装回路基板は、前掲のセラミック電子部品が回路基板に実装されている。

本発明に係るセラミック電子部品、セラミック電子部品の製造方法およびセラミック電子部品実装回路基板によれば、セラミック電子部品がＬＷ逆転タイプで部品本体の高さ方向寸法を小さくした場合でも、部品本体に生じ得るクラック延びの現象を抑制できる。

図１（Ａ）は本発明を適用したセラミック電子部品（積層セラミックコンデンサ）の上面図、図１（Ｂ）は同下面図、図１（Ｃ）は同第２方向ｄ２の側面図、図１（Ｄ）は同第１方向ｄ１の側面図である。 図２（Ａ）は図１（Ａ）のＳ１－Ｓ１線断面図、図２（Ｂ）は図１（Ａ）のＳ２－Ｓ２線断面図である。 図３（Ａ）は図１（Ｃ）の拡大図、図３（Ｂ）は図３（Ａ）のＳ３－Ｓ３線断面図である。 図４（Ａ）および図４（Ｂ）は外部電極の作製方法例の説明図である。 図５は図１に示したセラミック電子部品の回路基板への実装方法例の説明図である。 図６は図１にセラミック電子部品によって得られる作用効果の説明図である。 図７（Ａ）および図７（Ｂ）それぞれは図１に示した外部電極の凹部の形状変形例を示す図である。 図８（Ａ）～図８（Ｃ）は図１に示した外部電極の第２面部および第３面部の形状変形例を示す図である。

以下の説明では、便宜上、図１に示した部品本体１１の相対する２つの面の対向方向（図１（Ａ）、図１（Ｂ）および図１（Ｃ）の左右方向）を「第１方向ｄ１」、他の相対する２つの面の対向方向（図１（Ａ）および図１（Ｂ）の上下方向、図１（Ｄ）の左右方向）を「第２方向ｄ２」、残りの相対する２つの面の対向方向（図１（Ｃ）および図１（Ｄ）の上下方向）を「第３方向ｄ３」と表記する。

また、各構成要素の第１方向ｄ１に沿う寸法を「第１方向寸法Ｄ１［構成要素の符号］」、第２方向ｄ２に沿う寸法を「第２方向寸法Ｄ２［構成要素の符号］」、第３方向ｄ３に沿う寸法を「第３方向寸法Ｄ３［構成要素の符号］」と表記する。ただし、内部電極層１１ａ、誘電体層１１ｂ、誘電体マージン部１１ｃおよび１１ｄ、外部電極１２等の説明にあっては、理解促進を図るために「厚さ」の用語を併用する。ちなみに、各寸法として例示した数値は設計上の基準寸法を意味するものであって、製造上の寸法公差を含むものではない。

図１～図６は本発明を積層セラミックコンデンサに適用したセラミック電子部品１０に関するものである。同図に示したセラミック電子部品１０は、背景技術で述べたＬＷ逆転タイプに該当し低背実装（低実装高さ）にも対応しており、直方体状の部品本体１１の第１方向ｄ１の端部それぞれに外部電極１２を有している。

部品本体１１の第１方向寸法Ｄ１［１１］と第２方向寸法Ｄ２［１１］と第３方向寸法Ｄ３［１１］は、第２方向寸法Ｄ２［１１］＞第１方向寸法Ｄ１［１１］＞第３方向寸法Ｄ３［１１］の条件を満たしている。ちなみに、部品本体１１の各角部（符号省略）と各稜部ＲＰは僅かな丸みを有している。

また、部品本体１１は、矩形状の複数の内部電極層１１ａが誘電体層１１ｂを介して第３方向ｄ３に積層された機能部としての容量部（符号省略）を内蔵している。この容量部は、図２（Ａ）および図２（Ｂ）に示したように、第３方向ｄ３の両側に在る誘電体マージン部１１ｃと第２方向ｄ２の両側に在る誘電体マージン部１１ｄとによって囲まれている。

さらに、複数の内部電極層１１ａは、図２（Ａ）に示したように、第１方向ｄ１に交互にずれており、同図中の上から奇数番目の内部電極層１１ａの第１方向ｄ１の一端縁は一方の外部電極１２の第１面部１２ａに接続され、同図中の上から偶数番目の内部電極層１１ａの第１方向ｄ１の他端縁は他方の外部電極１２の第１面部１２ａに接続されている。

部品本体１１の第３方向寸法Ｄ３［１１］の範囲としては、セラミック電子部品１０の低背実装（低実装高さ）を考慮すると、６０～１２０μｍ、または、２５～６０μｍを例示することができる。部品本体１１の第１方向寸法Ｄ１［１１］と第２方向寸法Ｄ２［１１］には、セラミック電子部品１０の低背実装（低実装高さ）との関係において特段の制限はないが、第３方向寸法Ｄ３［１１］との兼ね合いにおいて、第１方向寸法Ｄ１［１１］の範囲としては２００～８００μｍを、第２方向寸法Ｄ２［１１］の範囲としては４００～１６００μｍを例示することができる。

内部電極層１１ａと誘電体層１１ｂの厚さの範囲としては、セラミック電子部品１０の低背実装（低実装高さ）を考慮すると、０．３～４μｍを例示することができる。誘電体マージン部１１ｃおよび１１ｄの厚さの範囲としては、セラミック電子部品１０の低背実装（低実装高さ）を考慮すると、３～３０μｍを例示することができる。

ちなみに、内部電極層１１ａの第１方向寸法Ｄ１［１１ａ］および第２方向寸法Ｄ２［１１ａ］と内部電極層１１ａの総層数は、部品本体１１の外形寸法や目標静電容量値等に応じて任意に変更することができる。低背実装（低実装高さ）に対応したセラミック電子部品１０の目標静電容量値の範囲としては、０．１～０．３μＦ、または、０．３～１．０μＦを例示することができる。

誘電体層１１ｂと誘電体マージン部１１ｃおよび１１ｄの主成分としては、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、ジルコン酸カルシウム、チタン酸ジルコン酸カルシウム、ジルコン酸バリウム、酸化チタン等の誘電体セラミックスを例示することができる。内部電極層１１ａの主成分としては、ニッケル、銅、パラジウム、白金、銀、金、これらの合金等の金属を例示することできる。

なお、誘電体層１１ｂの主成分と誘電体マージン部１１ｃの主成分は異なっていてもよいし、誘電体層１１ｂの主成分と第３方向ｄ３の一方の誘電体マージン部１１ｃの主成分と第３方向ｄ３の他方の誘電体マージン部１１ｃの主成分は異なっていてもよい。

一方、外部電極１２は、部品本体１１の第１方向ｄ１の１つの面に設けられた第１面部１２ａと、部品本体１１の第３方向ｄ３の２つの面の一部に設けられた第２面部１２ｂおよび第３面部１２ｃと、部品本体１１の第２方向ｄ２の２つの面の一部に設けられた第４面部１２ｄおよび第５面部１２ｄとを有する５面型である。すなわち、セラミック電子部品１０は、第３方向ｄ３のいずれかの面を実装面（接続面）として利用することができる。ちなみに、第２面部１２ｂおよび第３面部１２ｃを第３方向ｄ３から見たときの第１面部１２ａ側の２つの角部（符号省略）は僅かな丸み（例えば曲率半径が１０～１５０μｍの範囲内にある丸み）または当該丸みに見合うテーパーを有している。

なお、図８を用いて後に説明するように、第２面部１２ｂおよび第３面部１２ｃの端縁側の２つの角部の丸みは、第１面部１２ａ側の２つの角部の丸みよりも大きくすることも可能である。

第２面部１２ｂの第１方向寸法Ｄ１［１２ｂ］と、第３面部１２ｃの第１方向寸法Ｄ１［１２ｃ］と、第４面部１２ｄの第１方向寸法Ｄ１［１２ｄ］の最大値と、第５面部１２ｅの第１方向寸法Ｄ１［１２ｅ］の最大値は、同じか略同じである。

なお、図８を用いて後に説明するように、第２面部１２ｂ’および第３面部１２ｃ’の第１方向寸法Ｄ１［１２ｂ’＆１２ｃ’］は、第４面部１２ｄおよび第５面部１２ｅの第１方向寸法Ｄ１［１２ｄ＆１２ｅ］よりも大きくすることも可能である。

また、第４面部１２ｄと第５面部１２ｅの少なくとも一方の端縁、好ましくは両方の端縁には、当該端縁から第１面部１２ａに向かって凹んだ凹部１２ｄ１および１２ｅ１が設けられ、当該凹部１２ｄ１および１２ｅ１の第３方向ｄ３の両側部分は、部品本体１１の第２方向ｄ２の２つの面の稜部ＲＰを覆う被覆部１２ｄ２および１２ｅ２となっている。

すなわち、第４面部１２ｄは第２面部１２ｂおよび第３面部１２ｃと連続するものであるため、当該連続箇所が稜部ＲＰを覆う被覆部１２ｄ２となっており、第５面部１２ｅも第２面部１２ｂおよび第３面部１２ｃと連続するものであるため、当該連続箇所が稜部ＲＰを覆う被覆部１２ｅ２となっている。ちなみに、凹部１２ｄ１および１２ｅ１を第２方向ｄ２から見たときの形は矩形状である。

なお、図７を用いて後に説明するように、凹部１２ｄ３および１２ｅ３と凹部１２ｄ５および１２ｅ５を第２方向ｄ２から見たときの形は、Ｖ字状やＵ字状とすることも可能である。

さらに、凹部１２ｄ１は好ましくは第４面部１２ｄの端縁の第３方向ｄ３の中央に設けられ、凹部１２ｅは好ましくは第５面部１２ｅの端縁の第３方向ｄ３の中央に設けられている。第３方向ｄ３の中央に設けることが好ましい理由は、凹部１２ｄ１の第３方向ｄ３の両側に存在する被覆部１２ｄ２の第３方向寸法Ｄ３［１２ｄ２］を極力同じにし、凹部１２ｅ１の第３方向ｄ３の両側に存在する被覆部１２ｅ２の第３方向寸法Ｄ３［１２ｅ２］を極力同じにすることにある。

第２面部１２ｂと第３面部１２ｃと第４面部１２ｄと第５面部１２ｅの第１方向寸法Ｄ１［１２ｂ，１２ｃ，１２ｄ＆１２ｅ］の範囲としては、部品本体１１の第１方向寸法Ｄ１［１１］の１／１０～４／１０を例示することができる。

セラミック電子部品１０を回路基板ＣＢに実装する場合（図５を参照）、第２面部１２ｂまたは第３面部１２ｃは回路基板ＣＢの導体パッドＣＢａと向き合う部分となるため、当該第２面部１２ｂおよび第３面部１２ｃの第１方向寸法Ｄ１［１２ｂ＆１２ｃ］は最小でも５０μｍを確保することが好ましい。また、実装時の半田付け過程で第２面部１２ｂ相互または第３面部１２ｃ相互が半田ＳＯＬによって短絡することを回避するため、第２面部１２ｂの第１方向の相互間距離と第３面部１２ｃの第１方向の相互間距離は最小でも１００μｍを確保することが好ましい。

凹部１２ｄ１および１２ｅ１の第１方向寸法Ｄ１［１２ｄ１＆１２ｅ１］の範囲としては、第４面部１２ｄおよび第５面部１２ｅの第１方向寸法Ｄ１［１２ｄ＆１２ｅ］の５～９５％を例示することができる。凹部１２ｄ１および１２ｅ１の第１方向寸法Ｄ１［１２ｄ１＆１２ｅ１］を第４面部１２ｄおよび第５面部１２ｅの第１方向寸法Ｄ１［１２ｄ＆１２ｅ］の５％よりも小さくすると後記の作用効果（クラック延びの抑制）が得にくくなり、９５％よりも大きくすると凹部１２ｄ１および１２ｅ１の面積割合が大きくなって第４面部１２ｄおよび第５面部１２ｅに所期の強度が得にくくなる。

クラック延びの抑制を重視すると、凹部１２ｄ１および１２ｅ１の第１方向寸法Ｄ１［１２ｄ１＆１２ｅ１］の範囲としては、第４面部１２ｄおよび第５面部１２ｅの第１方向寸法Ｄ１［１２ｄ＆１２ｅ］の５～１５％よりも１５～６５％の方が好ましく、１５～６５％よりも６５～９５％の方が好ましい。

凹部１２ｄ１および１２ｅ１の開放端の第３方向寸法Ｄ３［１２ｄ１＆１２ｅ１］の範囲は、第４面部１２ｄと第５面部１２ｅの第３方向寸法Ｄ３［１２ｄ＆１２ｅ］よりも小さければ、換言すれば、凹部１２ｄ１および１２ｅ１の第３方向ｄ３の両側に被覆部１２ｄ２および１２ｅ２が存在していれば、特段の制限はない。

外部電極１２の第１面部１２ａと第２面部１２ｂと第３面部１２ｃと第４面部１２ｄと第５面部１２ｅの厚さの範囲としては、セラミック電子部品１０の低背実装（低実装高さ）を考慮すると、１０～１８μｍ、または、２～１０μｍを例示することができる。

また、外部電極１２は、下地導体層と、下地導体層の表面を覆う少なくとも１層の被覆導体層とを有する多層構成である。被覆導体層の層数に特段の制限はないが、外部電極１２の各面部１２ａ～１２ｅの厚さとの兼ね合いにおいて、１～４層を例示することができる。外部電極１２の主成分については、層構成および形成手法を含めて後記の製造方法例おいて説明する。

ここで、前述のセラミック電子部品１０の好ましい製造方法例、特に外部電極１２の好ましい作製方法例について説明する。

セラミック電子部品１０は、主として、
・部品本体１１を作製する工程
・部品本体１１の第１方向ｄ１の端部それぞれに外部電極１２を作製する工程
とを経て製造される。

部品本体１１を作製する工程は、内部電極層パターンが形成されていないセラミックグリーンシートと、内部電極層パターンが形成されているセラミックグリーンシートとを適宜積み重ねて熱圧着して複数個取り可能な未焼成積層シートを形成するステップと、当該未焼成積層シートを分断して部品本体１１に対応する未焼成チップを形成するステップと、当該未焼成チップを研磨するステップと、当該未焼成チップをセラミック材料および金属材料に応じた雰囲気および温度プロファイルで焼成するステップとを含んでいる。

外部電極１２を作製する工程は、部品本体の表面に下地導体層を形成するステップと、下地導体層の表面に少なくとも１層の被覆導体層を形成するステップとを含んでいる。被覆導体層が２層以上の場合には、１層目の被覆導体層を下地導体層の表面に形成し、２層目以降の被覆導体層をその前に形成された被覆導体層の表面に順次形成する。

図４（内部電極層１１ａは図示省略）を用いて外部電極１２が４層構成の場合を例として詳述すると、まず、部品本体１１の表面に、第１面部１２ａと第２面部１２ｂと第３面部１２ｃと第４面部１２ｄと第５面部１２ｅとに対応した形の下地導体層ＣＦ１を形成する。この下地導体層ＣＦ１の凹部ＣＦ１ａを第２方向ｄ２から見たときの形は、第４面部１２ｄと第５面部１２ｅの凹部１２ｄ１および１２ｅ１よりも一回り小さい。そして、下地導体層ＣＦ１の表面に第１被覆導体層ＣＦ２を形成し、第１被覆導体層ＣＦ２の表面に第２被覆導体層ＣＦ３を形成し、第２被覆導体層ＣＦ３の表面に第３被覆導体層ＣＦ４を形成する。

下地導体層ＣＦ１と各被覆導体層ＣＦ２～ＣＦ４の形成には、金属粉末と有機溶剤と合成樹脂バインダーとを少なくとも含有する金属ペーストをスクリーン印刷法やディップ法等の手法によって塗布し乾燥した後に焼き付ける所謂焼き付け法と、スパッタリングや真空蒸着等の乾式メッキ法と、電解メッキや無電解メッキ等の湿式メッキ法とを選択的に採用することが可能である。外部電極１２の各面部１２ａ～１２ｅの厚さ、特に第２面部１２ｂおよび第３面部１２ｃの厚さとの兼ね合いからすると、下地導体層ＣＦ１を焼き付け法とスパッタリングとの併用、または、スパッタリングにより形成し、量産性を考慮して各被覆導体層ＣＦ２～ＣＦ４を電解メッキにより形成することが好ましい。

下地導体層ＣＦ１を焼き付け法とスパッタリングとの併用により形成する場合、焼き付け膜とスパッタ膜の主成分としては、銅、ニッケル、銀、金、プラチナ、パラジウム、スズ、クローム、チタン、タンタル、タングステン、モリブデン、これらの合金等の金属を例示することができる。

下地導体層ＣＦ１を焼き付け法とスパッタリングとの併用により形成するときは、まず、部品本体１１の第１方向ｄ１の１つの面にその外周部分が第２方向ｄ２の２つの面と第３方向ｄ３の２つの面に若干回り込むような焼き付け膜を形成し、続いて、部品本体１１の第２方向ｄ２の２つの面と第３方向ｄ３の２つの面に当該焼き付け膜と連続し、かつ、図４（Ａ）に示した凹部ＣＦ１ａを有するスパッタ膜を形成して、これを下地導体層ＣＦ１とする。１回のスパッタリングによって所期のスパッタ膜を形成しにくい場合には、部品本体１１の向きを変える等して２回以上のスパッタリングを行うようにしてもよい。

一方、下地導体層ＣＦ１をスパッタリングにより形成する場合、スパッタ膜の主成分としては、前記同様の金属を例示することができる。

下地導体層ＣＦ１をスパッタリングにより形成するときは、部品本体１１の第１方向ｄ１の１つの面と第２方向ｄ２の２つの面と第３方向ｄ３の２つの面に、図４（Ａ）に示した凹部ＣＦ１ａするスパッタ膜を形成して、これを下地導体層ＣＦ１とする。１回のスパッタリングによって所期のスパッタ膜を形成しにくい場合には、部品本体１１の向きを変える等して２回以上のスパッタリングを行うようにしてもよい。

下地導体層ＣＦ１を焼き付け法とスパッタリングとの併用により形成する場合と、下地導体層ＣＦ１をスパッタリングにより形成する場合とに際だった優劣はないが、強いて言えば、前者の場合には下地導体層ＣＦ１が焼き付け膜を含むことにより当該下地導体層ＣＦ１の部品本体１１に対する密着力を高めることができる。一方、後者の場合には、下地導体層ＣＦ１の形成がスパッタリングのみによって行えるため、工数削減に貢献することができる。

各被覆導体層ＣＦ２～ＣＦ４を電解メッキにより形成する場合、各被覆導体層ＣＦ２～ＣＦ４の主成分としては、下地導体層ＣＦ１と同じものを例示することができるが、相互密着性を考慮のうえで、第１被覆導体層ＣＦ２の主成分を下地導体層ＣＦ１の主成分と異ならせ、第２被覆導体層ＣＦ３の主成分を第１被覆導体層ＣＦ２の主成分と異ならせ、第３被覆導体層ＣＦ３の主成分を第２被覆導体層ＣＦ２の主成分と異ならせてもよい。

この一例としては、下地導体層ＣＦ１の主成分をニッケルとし、第１被覆導体層ＣＦ２の主成分を銅とし、第２被覆導体層ＣＦ３の主成分をニッケルとし、第３被覆導体層ＣＦ４の主成分をスズとする組み合わせを挙げることができる。

外部電極１２が、前記の４層構成と異なる２層構成、３層構成、５層構成の場合も、下地導体層と被覆導体層の形成手法および主成分は、前記の４層構成の場合と同様である。外部電極１２を半田ＳＯＬを用いて回路基板ＣＢの導体パッドＣＢａに接続する場合（図５を参照）、２～５層構成の外部電極１２の最も外側の被覆導体層の主成分を半田と馴染みがよいスズとすることが好ましい。

前述のセラミック電子部品１０を回路基板ＣＢに実装するときには、図５（セラミック電子部品１０の第３方向ｄ３の図中下面を実装面として利用した場合）に示したように、回路基板ＣＢに設けられた外部電極１２対応の導体パッドＣＢａに半田ペーストを印刷等によって塗布し、当該半田ペーストに外部電極１２の第３面部１２ｃが接触するようにセラミック電子部品１０を搭載する。そして、セラミック電子部品１０が搭載された後の回路基板ＣＢをリフロー炉（図示省略）に投入し、予熱ステップ、本加熱ステップ、冷却ステップを経て外部電極１２を半田ＳＯＬを介して導体パッドＣＢａに接続する。

回路基板ＣＢに実装された前述のセラミック電子部品１０には、図６に示したように、熱膨張収縮や外力付加等に基づく回路基板ＣＢの撓み（同図中の２点鎖線を参照）等を原因として、セラミック電子部品１０に当該セラミック電子部品１０を第１方向ｄ１と交差する方向に曲げるような外力が加わると、セラミック電子部品１０の同図中に△印で示した箇所に応力が集中する。

前記の応力集中は一般にクラック発生の原因となり得るが、外部電極１２の第４面部１２ｄおよび第５面部１２ｅの少なくとも一方の端縁、好ましくは両方の端縁に、当該端縁から第１面部１２ａに向かって凹んだ凹部１２ｄ１および１２ｅ１が設けられているため、図６に△印で示した箇所に前記の応力集中が生じても、当該応力の第３方向ｄ３の伝達を凹部１２ｄ１および１２ｅ１によって分散することが可能となる。そのため、部品本体１１の第２方向ｄ２の２つの面において第３方向ｄ３に真っ直ぐにクラックが延びる所謂クラック延びの現象は生じにくい。

また、外部電極１２の第４面部１２ｄおよび第５面部１２ｅの少なくとも一方の端縁、好ましくは両方の端縁に凹部１２ｄ１および１２ｅ１がある場合、前述の半田付け過程で溶融半田は第４面部１２ｄおよび第５面部１２ｅの被覆部１２ｄ２および１２ｅ２の表面に濡れ上がるものの、当該濡れ上がりは凹部１２ｄ１および１２ｅ１によって遮られる可能性が高くなる。すなわち、濡れ上がりが遮られた場合、図５に示したように、外部電極１２の第４面部１２ｄおよび第５面部１２ｅの表面には凹部１２ｄ１および１２ｅ１を避けて半田ＳＯＬが付着した態様となるため、この態様により、前記の図６に△印で示した箇所に集中した応力の第３方向ｄ３の伝達を緩和して、前記のクラック延びの現象をより一層生じにくくすることができる。

加えて、外部電極１２の第４面部１２ｄおよび第５面部１２ｅの少なくとも一方の端縁、好ましくは両方の端縁に凹部１２ｄ１および１２ｅ１がある場合、前述の半田付け過程で半田ＳＯＬが第４面部１２ｄの相互間または第５面部１２ｅの相互間にブリッジして両者が導通することを凹部１２ｄ１および１２ｅ１によって回避できる可能性が高くなるとともに、マイグレーションに基づいて両者が導通することを凹部１２ｄ１および１２ｅ１によって回避できる可能性も高くなる。

さらに、外部電極１２の第４面部１２ｄおよび第５面部１２ｅの少なくとも一方の端縁、好ましくは両方の端縁に凹部１２ｄ１および１２ｅ１がある場合、その第３方向ｄ３の両側には部品本体１１の第２方向ｄ２の２つの面の稜部ＲＰを当該稜部ＲＰに沿って覆う被覆部１２ｄ２および１２ｅ２が存在するため、被覆部１２ｄ２および１２ｅ２がない場合に比べて、セラミック電子部品１０の流通過程や実装過程等において部品本体１１の第２方向の２つの面の稜部ＲＰに欠けが生じることを抑制することができる。

図７は前述のセラミック電子部品１０の外部電極１２の第４面部１２ｄおよび第５面部１２ｅに設けられた凹部１２ｄ１および１２ｅ１の形状変形例を示す。図７（Ａ）に示した凹部１２ｄ３および１２ｅ３を第２方向ｄ２から見たときの形はＶ字状であり、当該Ｖ字状に伴って第３方向ｄ３の両側にある被覆部１２ｄ４および１２ｅ４の形も多少変化している。また、図７（Ｂ）に示した凹部１２ｄ５および１２ｅ５を第２方向ｄ２から見たときの形はＵ字状であり、当該Ｕ字状に伴って第３方向ｄ３の両側にある被覆部１２ｄ６および１２ｅ６の形も多少変化している。

前述のセラミック電子部品１０の外部電極１２の第４面部１２ｄおよび第５面部１２ｅに設けられた矩形状の凹部１２ｄ１および１２ｅ１を、図７（Ａ）に示したＶ字状の凹部１２ｄ３および１２ｅ３に変えた場合、また、図７（Ｂ）に示したＵ字状の凹部１２ｄ５および１２ｅ５に変えた場合でも、前述と同様の作用効果を得ることができる。

図８は前述のセラミック電子部品１０の外部電極１２の第２面部１２ｂおよび第３面部１２ｃの形状変形例を示す。図８に示した第２面部１２ｂ’および第３面部１２ｃ’の第１方向寸法Ｄ１［１２ｂ’＆１２ｃ’］は、第４面部１２ｄおよび第５面部１２ｅの第１方向寸法Ｄ１［１２ｄ＆１２ｅ］よりも大きい。第１方向寸法Ｄ１［１２ｂ’＆１２ｃ’］から第１方向寸法Ｄ１［１２ｄ＆１２ｅ］を減じた値の範囲、すなわち、第２面部１２ｂ’の張り出し部分１２ｂ１および第３面部１２ｃ’の張り出し部分１２ｃ１の第１方向寸法Ｄ１［１２ｂ１＆１２ｃ１］の範囲としては、第４面部１２ｄおよび第５面部１２ｅの第１方向寸法Ｄ１［１２ｄ＆１２ｅ］の１／２０～１／２を例示することができる。

また、第２面部１２ｂ’および第３面部１２ｃ’の第１方向寸法Ｄ１［１２ｂ’＆１２ｃ’］を、第４面部１２ｄおよび第５面部１２ｅの第１方向寸法Ｄ１［１２ｄ＆１２ｅ］よりも大きくした場合、第２面部１２ｂ’および第３面部１２ｃ’の端縁側の２つの角部（符号省略）の丸みを第１面部１２ａ側の２つの角部（符号省略）の丸みよりも大きくすることも可能となる。

前述のセラミック電子部品１０の外部電極１２の第２面部１２ｂおよび第３面部１２ｃを、図８に示した第２面部１２ｂ’および第３面部１２ｃ’に変えた場合でも、前述と同様の作用効果を得ることができる。

以上、本発明を積層セラミックコンデンサに適用したセラミック電子部品１０について説明したが、本発明は積層セラミックコンデンサ以外のセラミック電子部品、例えば積層セラミックバリスタや積層セラミックインダクタ等にも適用できる。すなわち、背景技術で述べたＬＷ逆転タイプに該当し低背実装（低実装高さ）にも対応したセラミック電子部品であれば、本発明を適用して前述と同様の作用効果を得ることが可能である。

１０…セラミック電子部品、１１…部品本体、１２…外部電極、１２ａ…第１面部、１２ｂ，１２ｂ’…第２面部、１２ｃ、１２ｃ’…第３面部、１２ｄ…第４面部、１２ｄ１，１２ｄ３，１２ｄ５…凹部、１２ｄ２，１２ｄ４，１２ｄ６…被覆部、１２ｅ…第５面部、１２ｅ１，１２ｅ３，１２ｅ５…凹部、１２ｅ２，１２ｅ４，１２ｅ６…被覆部。

Claims (17)

1. 直方体状の部品本体の相対する端部それぞれに外部電極を有するセラミック電子部品であって、
   前記部品本体の相対する２つの面の対向方向を第１方向、他の相対する２つの面の対向方向を第２方向、残りの相対する２つの面の対向方向を第３方向とし、各方向に沿う寸法をそれぞれ第１方向寸法、第２方向寸法、第３方向寸法としたとき、
   前記部品本体の第１方向寸法と第２方向寸法と第３方向寸法は、第２方向寸法＞第１方向寸法＞第３方向寸法の条件を満たし、
   前記外部電極は、前記部品本体の第１方向の１つの面に設けられた第１面部と、前記部品本体の第３方向の２つの面の一部に設けられた第２面部および第３面部と、前記部品本体の第２方向の２つの面の一部に設けられた第４面部および第５面部とを有する５面型であり、
   前記外部電極の前記第４面部および前記第５面部の少なくとも一方の端縁には、当該端縁から前記第１面部に向かって凹んだ凹部が設けられ、当該凹部の第３方向の両側部分は、前記部品本体の第２方向の２つの面の稜部を覆う被覆部となっており、
   前記部品本体の第３方向寸法は、６０～１２０μｍの範囲内にあり、
   前記第２面部および第３面部の第１方向寸法は、前記第４面部および前記第５面部の第１方向寸法よりも大きい、
   セラミック電子部品。
2. 直方体状の部品本体の相対する端部それぞれに外部電極を有するセラミック電子部品であって、
   前記部品本体の相対する２つの面の対向方向を第１方向、他の相対する２つの面の対向方向を第２方向、残りの相対する２つの面の対向方向を第３方向とし、各方向に沿う寸法をそれぞれ第１方向寸法、第２方向寸法、第３方向寸法としたとき、
   前記部品本体の第１方向寸法と第２方向寸法と第３方向寸法は、第２方向寸法＞第１方向寸法＞第３方向寸法の条件を満たし、
   前記外部電極は、前記部品本体の第１方向の１つの面に設けられた第１面部と、前記部品本体の第３方向の２つの面の一部に設けられた第２面部および第３面部と、前記部品本体の第２方向の２つの面の一部に設けられた第４面部および第５面部とを有する５面型であり、
   前記外部電極の前記第４面部および前記第５面部の少なくとも一方の端縁には、当該端縁から前記第１面部に向かって凹んだ凹部が設けられ、当該凹部の第３方向の両側部分は、前記部品本体の第２方向の２つの面の稜部を覆う被覆部となっており、
   前記部品本体の第３方向寸法は、２５～６０μｍの範囲内にあり、
   前記第２面部および第３面部の第１方向寸法は、前記第４面部および前記第５面部の第１方向寸法よりも大きい、
   セラミック電子部品。
3. 前記凹部は、前記第４面部および前記第５面部の端縁の第３方向の中央に設けられている、
   請求項１または２に記載のセラミック電子部品。
4. 前記凹部の第１方向寸法は、前記第４面部および前記第５面部の第１方向寸法の５～１５％の範囲内にある、
   請求項１～３のいずれか一項に記載のセラミック電子部品。
5. 前記凹部の第１方向寸法は、前記第４面部および前記第５面部の第１方向寸法の１５～６５％の範囲内にある、
   請求項１～３のいずれか一項に記載のセラミック電子部品。
6. 前記凹部の第１方向寸法は、前記第４面部および前記第５面部の第１方向寸法の６５～９５％の範囲内にある、
   請求項１～３のいずれか一項に記載のセラミック電子部品。
7. 前記凹部の開放端の第３方向寸法は、前記第４面部および前記第５面部の第３方向寸法よりも小さい、
   請求項１～６のいずれか一項に記載のセラミック電子部品。
8. 前記凹部を第２方向から見たときの形は、矩形状である、
   請求項１または２に記載のセラミック電子部品。
9. 前記凹部を第２方向から見たときの形は、Ｖ字状である、
   請求項１または２に記載のセラミック電子部品。
10. 前記凹部を第２方向から見たときの形は、Ｕ字状である、
    請求項１または２に記載のセラミック電子部品。
11. 前記セラミック電子部品は、積層セラミックコンデンサである、
    請求項１～１０のいずれか一項に記載のセラミック電子部品。
12. 前記積層セラミックコンデンサの静電容量値は、０．１～０．３μＦの範囲内にある、
    請求項１１に記載のセラミック電子部品。
13. 前記積層セラミックコンデンサの静電容量値は、０．３～１．０μＦの範囲内にある、
    請求項１１に記載のセラミック電子部品。
14. 請求項１～１３のいずれか一項に記載のセラミック電子部品の製造方法であって、
    前記外部電極の作製工程は、（Ｓ１）前記部品本体の表面に、前記第１面部と、前記第２面部および前記第３面部と、前記凹部および前記被覆部を有する前記第４面部および前記第５面部とに対応した下地導体層を形成するステップと、（Ｓ２）前記下地導体層の表面に少なくとも１層の被覆導体層を形成するステップとを含む、
    セラミック電子部品の製造方法。
15. 前記被覆導体層の層数は２層以上であり、２層目以降の前記被覆導体層はその前に形成された前記被覆導体層の表面に順次形成する、
    請求項１４に記載のセラミック電子部品の製造方法。
16. 請求項１～１３のいずれか一項に記載のセラミック電子部品が回路基板に実装されている、
    セラミック電子部品実装回路基板。
17. 前記外部電極が半田を用いて前記回路基板の導体パッドに接続されている、
    請求項１６に記載のセラミック電子部品実装回路基板。

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