WO2023210465A1 - 積層セラミックコンデンサ及び積層セラミックコンデンサの実装方法 - Google Patents

積層セラミックコンデンサ及び積層セラミックコンデンサの実装方法 Download PDF

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WO2023210465A1
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multilayer ceramic
ceramic capacitor
layer
main surface
internal electrode
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Inventor
寛之 青山
涼太 柄谷
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering

Definitions

  • the present invention relates to a multilayer ceramic capacitor and a method for mounting the multilayer ceramic capacitor.
  • a multilayer ceramic capacitor includes a laminate and external electrodes arranged on both end surfaces of the laminate.
  • outer layer portions are arranged on main surfaces on both sides in the lamination direction of an inner layer portion in which dielectric layers and internal electrode layers are laminated, and side margin portions are further provided on both side surfaces.
  • multilayer ceramic capacitors have become smaller and larger in capacity, and their outer layer portions and side margin portions have become extremely thin (see Patent Document 1).
  • the multilayer ceramic capacitor which has a thin outer layer portion and a thin side margin portion, tends to bend along with the substrate, particularly on the main surface side.
  • the external electrodes extend not only to the end surfaces of the laminate but also to the main surface and side surfaces. Conventionally, the portion of the external electrode that is disposed on one end surface and extends on the main surface side toward the other end surface is longest at the center in the width direction and becomes a convex portion toward the other end surface. There is. When such a multilayer ceramic capacitor is bent, stress tends to concentrate on its convex portions.
  • An object of the present invention is to provide a multilayer ceramic capacitor that is less prone to cracking and a method for mounting the multilayer ceramic capacitor.
  • the present invention includes dielectric layers and internal electrode layers that are alternately laminated, main surfaces on both sides in the lamination direction, side surfaces on both sides in the width direction perpendicular to the lamination direction, and , a laminate in which end faces are provided on both sides in a length direction intersecting the lamination direction and the width direction, an end face portion disposed on each of the end faces, and a connection from one end face to the other end face.
  • the multilayer ceramic capacitor includes a main surface portion extending in the length direction of the main surface, and an external electrode including a side surface portion extending in the length direction of the side surface.
  • a multilayer ceramic capacitor in which the longest part of the multilayer ceramic capacitor is located in a region that does not overlap with a region in which the internal electrode layers are arranged when the multilayer ceramic capacitor is viewed from the main surface side.
  • the present invention provides a method for mounting the multilayer ceramic capacitor, in which the main surface side is the mounting surface.
  • the multilayer ceramic capacitor 1 has a substantially rectangular parallelepiped shape and includes a laminate 2 including an inner layer portion 11 in which a dielectric layer 14 and an internal electrode layer 15 are laminated, and a pair of external electrodes 3 provided at both ends of the laminate 2. Equipped with
  • the lamination direction T the direction in which the dielectric layer 14 and the internal electrode layer 15 are laminated
  • the lamination direction T the direction in which the pair of external electrodes 3 are provided
  • the width direction W A direction that intersects both the length direction L and the stacking direction T.
  • the width direction W is perpendicular to both the length direction L and the stacking direction T.
  • the length direction L is longer than the width direction W and the lamination direction T, but the length direction L dimension may be not longer than the width direction W and the lamination direction T. good.
  • first main surface A1 and a second main surface A2 a pair of outer surfaces on both sides in the stacking direction T
  • a pair of outer surfaces on both sides in the width direction W will be referred to as a first main surface A1 and a second main surface A2.
  • the outer surfaces are defined as a first side surface B1 and a second side surface B2
  • a pair of outer surfaces on both sides in the length direction L are defined as a first end surface C1 and a second end surface C2.
  • first principal surface A1 and second principal surface A2 when there is no need to particularly distinguish and explain the first principal surface A1 and second principal surface A2, they are collectively referred to as principal surface A, and there is no need to particularly distinguish and explain the first side surface B1 and second side surface B2. If not, they will be collectively referred to as side surface B, and if there is no need to particularly distinguish and explain the first end surface C1 and second end surface C2, they will be collectively described as end surface C.
  • the dimensions of the multilayer ceramic capacitor 1 are, for example, 0.2 mm or more and 2.0 mm or less in the length direction L, 0.1 mm or more and 1.0 mm or less in the width direction, and 0.1 mm or more and 0.5 mm or less in the lamination direction T. is preferred.
  • Type 01005 has L ⁇ 0.40 mm, W ⁇ 0.20 mm, and T is, for example, T ⁇ 0.13 mm.
  • Type 0201 has L ⁇ 0.60 mm, W ⁇ 0.30 mm, and T is, for example, T ⁇ 0.23 mm.
  • Type 0402 has L ⁇ 1.00 mm, W ⁇ 0.50 mm, and T is, for example, T ⁇ 0.35 mm.
  • Type 0603 has L ⁇ 1.60 mm, W ⁇ 0.80 mm, and T, for example, T ⁇ 0.45 mm. Note that these values are not exact values and include various tolerances.
  • the laminate 2 has a substantially rectangular parallelepiped shape, it is preferable that the ridgeline portion R1 and the corner portion R2 are rounded.
  • the ridgeline portion R1 is a portion where two surfaces of the laminate 2, ie, the main surface A and the side surface B, the main surface A and the end surface C, or the side surface B and the end surface C intersect.
  • Corner R2 is a portion where main surface A, side surface B, and end surface C intersect.
  • the laminate 2 includes a laminate chip 10 and a side margin portion 21.
  • the stacked chip 10 includes an inner layer section 11 in which a dielectric layer 14 and an internal electrode layer 15 are stacked, and two outer layer sections 22 arranged on both sides of the inner layer section 11 in the stacking direction T.
  • the side margin portions 21 are arranged on both sides of the stacked chip 10 in the width direction W.
  • the internal electrode layer 15 includes a plurality of first internal electrode layers 15A and a plurality of second internal electrode layers 15B.
  • the first internal electrode layers 15A and the second internal electrode layers 15B are alternately arranged. Note that unless it is necessary to specifically explain the first internal electrode layer 15A and the second internal electrode layer 15B, they will be collectively described as the internal electrode layer 15.
  • the first internal electrode layer 15A includes a first opposing portion 15Aa facing the second internal electrode layer 15B, and a first drawn-out portion 15Ab drawn out from the first opposing portion 15Aa toward the first end surface C1 side. An end portion of the first drawn-out portion 15Ab is exposed on the first end surface C1 and is electrically connected to a first external electrode 3A, which will be described later.
  • the second internal electrode layer 15B includes a second opposing portion 15Ba that faces the first internal electrode layer 15A, and a second drawn-out portion 15Bb drawn out from the second opposing portion 15Ba to the second end surface C2.
  • the end of the second drawn-out portion 15Bb is exposed on the second end surface C2 and is electrically connected to a second external electrode 3B, which will be described later.
  • a second external electrode 3B which will be described later.
  • charge is accumulated between the first opposing part 15Aa of the first internal electrode layer 15A and the second opposing part 15Ba of the second internal electrode layer 15B with the dielectric layer 14 in between, and the capacitor functions as
  • first opposing part 15Aa and the second opposing part 15Ba when it is not necessary to separately explain the first opposing part 15Aa and the second opposing part 15Ba, they will be explained together as the opposing part 15a, and the first drawer part 15Ab and the second drawer part 15Bb will be explained separately. If it is not necessary, it will be collectively referred to as the drawer portion 15b.
  • the positional deviation d in the width direction W of the ends of the two vertically adjacent first internal electrode layers 15A and second internal electrode layers 15B in the width direction W is 5 ⁇ m or less. It is. That is, the ends in the width direction W of the first internal electrode layer 15A and the second internal electrode layer 15B, which are vertically adjacent to each other in the stacking direction T, are at approximately the same position in the width direction W, and the positions of the ends are Aligned in direction T.
  • the distance from the facing portion 15a to the end surface C, that is, the length (L gap) L1 of the drawn-out portion 15b shown in FIG. 2 is preferably 10 ⁇ m or more and 30 ⁇ m or less. Further, the number of internal electrode layers 15 is preferably 100 or more and 1000 or less.
  • FIG. 4 is an example of an enlarged cross-sectional image of the exposed inner layer portion 11.
  • a plurality of straight lines La, Lb, Lc, Ld, and Le extending in the stacking direction T are drawn at equal intervals with a pitch S.
  • the pitch S is preferably about 5 to 10 times the thickness of the internal electrode layer 15 to be measured. For example, when measuring the internal electrode layer 15 with a thickness of about 1 ⁇ m, the pitch S is 5 ⁇ m. do.
  • each internal electrode layer 15 is measured on each of the five straight lines La, Lb, Lc, Ld, and Le. However, if the internal electrode layer 15 is missing on the straight lines La, Lb, Lc, Ld, Le, and the dielectric layers 14 sandwiching the internal electrode layer 15 are connected, or if the enlarged view of the measurement position is If it is unclear, draw a new straight line and measure the thickness of the internal electrode layer 15.
  • the thickness of all the internal electrode layers 15 is measured by the above method, and the average value is calculated as the average thickness of the plurality of internal electrode layers 15. do.
  • the internal electrode layer 15 contains, for example, a metal such as Ni, Cu, Ag, Pd, Ag-Pd alloy, or Au.
  • the internal electrode layer 15 may further include dielectric particles having the same composition as the ceramic contained in the dielectric layer 14 .
  • Sn may be arranged at the interface between the internal electrode layer 15 and the dielectric layer 14. Sn may be layered or dotted. Sn may be solidly dissolved on the internal electrode layer 15 side, or may be solidly dissolved in the dielectric grains on the dielectric layer 14 side.
  • the dielectric layer 14 is made of a dielectric material, for example a dielectric ceramic containing components such as BaTiO 3 , CaTiO 3 , SrTiO 3 or CaZrO 3 .
  • a component containing a smaller amount than the main component such as a Mn compound, Fe compound, Cr compound, Co compound, or Ni compound, may be added to these components.
  • the total number of dielectric layers 14 and outer layer portions 22 is preferably 100 or more and 1000 or less.
  • the outer layer portion 22 is a dielectric layer 14 located on both main surfaces A sides of the inner layer portion 11 .
  • the thickness of the outer layer portion 22 is preferably 10 ⁇ m or more and 30 ⁇ m or less.
  • the side margin portion 21 is disposed on both sides B of the stacked chip 10 including the outer layer 22 and the inner layer 11, and covers the side B of the outer layer 22 and the inner layer 11.
  • the width (W gap) W1 of the side margin portion 21 shown in FIG. 3 is preferably 10 ⁇ m or more and 30 ⁇ m or less.
  • the side margin portion 21 has a single layer or multiple layers.
  • the side margin section 21 of the embodiment has two layers, including an outer layer 21a located on the outside and an inner layer 21b located on the internal electrode layer 15 side.
  • the presence of multiple layers can be confirmed by a dark field of an optical microscope, and can also be determined by additives segregated between the layers.
  • the innermost layer may be thinner and the outer layer may be thicker, and the inner grain size and the outer grain size may be different. Furthermore, the density of the outer layer 21a may be reduced by making the grain size of the outer layer 21a larger than that of the inner layer 21b.
  • the grain size of the dielectric included in the side margin portion 21 may become smaller from the outside to the inside within the single layer.
  • the side margin portion 21 may contain more Si than the dielectric layer 14.
  • Si acts as a liquid phase during the firing step S6 described later, promoting sintering of the ceramic included in the side margin portion 21, and the side margin portion 21 The fineness of the image is improved. Thereby, the mechanical strength of the side margin portion 21 can be increased, and cracks generated in the side margin portion can be suppressed. Further, when the side margin portion 21 contains more Si than the dielectric layer 14, sintering of the ceramic of the adjacent dielectric layer 14 and the ceramic of the side margin portion 21 is promoted, and the side margin portion 21 and the dielectric layer 14 can be improved.
  • the external electrode 3 includes a first external electrode 3A provided on the first end surface C1 of the laminate 2, and a second external electrode 3B provided on the second end surface C2 of the laminate 2. Note that unless it is necessary to specifically explain the first external electrode 3A and the second external electrode 3B, they will be collectively described as the external electrode 3.
  • the end of the first lead-out portion 15Ab of the first internal electrode layer 15A is exposed to the first end surface C1 and electrically connected to the first external electrode 3A. Further, the end portion of the second lead-out portion 15Bb of the second internal electrode layer 15B is exposed to the second end surface C2, and is electrically connected to the second external electrode 3B. Thereby, a plurality of capacitor elements are electrically connected in parallel between the first external electrode 3A and the second external electrode 3B.
  • the external electrode 3 includes a base electrode layer 30 and a plating layer 31 disposed on the base electrode layer 30.
  • the base electrode layer 30 includes at least one layer selected from a baked layer 30a, a conductive resin layer 30b, a thin film layer 30c, and the like.
  • the embodiment includes three layers: a baked layer 30a, a conductive resin layer 30b, and a thin film layer 30c.
  • the metal of the baked layer 30a includes, for example, at least one selected from Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, and the like.
  • the baked layer 30a may be one layer or multiple layers.
  • the baked layer 30a includes glass and metal.
  • the fired layer 30a may be fired after the internal electrode layer 15 is fired.
  • the thickness of the thickest portion of the baked layer 30a is preferably 10 ⁇ m or more and 30 ⁇ m or less.
  • the conductive resin layer 30b includes conductive particles and a thermosetting resin.
  • the thermosetting resin various known thermosetting resins such as epoxy resin, phenol resin, urethane resin, silicone resin, and polyimide resin can be used.
  • the metal component for example, Ag or a metal powder whose surface is coated with Ag can be used.
  • the conductive resin layer 30b may be one layer or multiple layers.
  • the thickness (thickest part) of the conductive resin layer 30b is preferably 20 ⁇ m or more and 40 ⁇ m or less.
  • the conductive resin layer 30b contains a thermosetting resin, it is more flexible than the baked layer 30a, which is made of a baked product of a plating film or a conductive paste, for example. Therefore, even if the multilayer ceramic capacitor 1 is subjected to physical shock or shock due to thermal cycles, the conductive resin layer 30b functions as a buffer layer, and cracks will not occur in the multilayer ceramic capacitor 1. It also easily absorbs piezoelectric vibrations and has the effect of suppressing so-called "squeal".
  • the thin film layer 30c is formed by a thin film forming method such as a sputtering method or a vapor deposition method, and is a layer having a thickness of 1 ⁇ m or less on which metal particles are deposited.
  • the plating layer 31 preferably includes plating of one metal selected from the group consisting of Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, etc., or an alloy containing the metal.
  • the plating layer 31 is preferably formed of multiple layers, and in the embodiment, the plating layer 31 includes a first plating layer 31a and a second plating layer 31b provided on the first plating layer 31a.
  • the first plating layer 31a is Ni plating
  • the second plating layer 31b is Sn plating.
  • the Ni plating layer 31 can prevent the base electrode layer 30 from being eroded by solder when mounting a ceramic electronic component.
  • the Sn plating layer 31 improves the wettability of solder when mounting ceramic electronic components, and allows easy mounting.
  • the thickness of each plating layer is preferably 5 ⁇ m or more and 10 ⁇ m or less.
  • the external electrode 3 covers not only the end surface C but also a part of the main surface A and the side surface B on the end surface C side, and covers the end surface portion 3c provided on the end surface C of the laminate 2 and the side surface extending from the end surface C to the side surface B. 3b, and a main surface portion 3a extending from the end surface C to the main surface A.
  • the main surface portion 3a includes a main surface portion 3a1 provided on the first main surface A1 side of the first external electrode 3A and a first main surface of the second external electrode 3B, as shown in FIG. It has a main surface portion 3a2 provided on the A1 side. Further, in one multilayer ceramic capacitor 1, the main surface portion 3a includes a main surface portion provided on the second main surface A2 side of the first external electrode 3A on the back side (not shown in FIG. 1), and a second main surface of the second external electrode 3B. A main surface portion provided on the A2 side. That is, one multilayer ceramic capacitor 1 has four main surface portions 3a.
  • FIG. 5 is a front view of the multilayer ceramic capacitor 1 of the first embodiment viewed from the first main surface A1 side in the stacking direction T.
  • the four main surface portions 3a including the main surface portion 3a1 and the main surface portion 3a2 shown in the figure are provided in a region in which the internal electrode layer 15 is arranged and on both sides of the width direction W when viewed in the direction of FIG. and two regions in which the side margin portions 21 are arranged.
  • plating layer forming step S9 a first plating layer 31a that is a Ni plating layer and a second plating layer 31b that is Sn plating are formed on the first plating layer 31a.
  • the multilayer ceramic capacitor 1 manufactured through the above steps is mounted on a substrate. At this time, the main surface A side of the multilayer ceramic capacitor 1 becomes the mounting surface on the substrate.
  • the longest part of the main surface of the external electrode is located at the center in the width direction W, and the center protrudes toward the other end surface.
  • the tip of the longest part is at the center in the width direction W, so it is located in an area that overlaps with the area where the internal electrode layers are arranged.
  • stress tends to concentrate at the tip of the longest portion, and cracks occur in the multilayer ceramic capacitor in the outer layer portion 22 where the tip of the longest portion on the main surface side is located.
  • the cracks may reach the internal electrode layer 15 of the inner layer section 11 beyond the thin outer layer section 22, and moisture may penetrate through the cracks to the internal electrode layer 15, causing defects such as short circuits. There is.
  • the longest part 50 that is longest in the length direction L in the main surface part 3a of the external electrode 3 is provided in the side margin part 21, and furthermore, the ridgeline between the main surface A and the side surface B in the side margin part 21 is provided in the side margin part 21. It is located in section R1. That is, when the multilayer ceramic capacitor 1 is viewed in the stacking direction T from the main surface A side, the tip of the longest portion 50 is arranged in a region that does not overlap with the region in which the internal electrode layer 15 is arranged.
  • the longest portion 50 located in the side margin portion 21 may be Cracks are more likely to occur at the tip. Therefore, the possibility of cracks occurring in the portion where the internal electrode layer 15 is present is further reduced.
  • Si acts as a liquid phase during the firing step S6, which will be described later, and sintering of the ceramic included in the side margin portion 21 is promoted.
  • the denseness of the side margin portion 21 is improved.
  • the mechanical strength of the side margin portion 21 can be increased, and cracks generated in the side margin portion can be suppressed.
  • the side margin portion 21 contains more Si than the dielectric layer 14, sintering of the ceramic of the adjacent dielectric layer 14 and the ceramic of the side margin portion 21 is promoted, and the side margin portion 21 and the dielectric layer 14 can be improved.
  • FIG. 8 is a front view of the multilayer ceramic capacitor 101 of the second embodiment, viewed from the first main surface A1 side in the stacking direction T.
  • the main surface portion 3a of the multilayer ceramic capacitor 101 of the second embodiment differs from the first embodiment in that the central portion in the width direction W is not recessed but has a trapezoidal shape. Portions similar to those in the first embodiment are given the same reference numerals and description thereof will be omitted.
  • the bottom bottom of the main surface portion 3a1 is located on the first side surface B1 side of the first main surface A1, and the first The ridgeline R1 between the main surface A1 and the second side surface B1 is the longest portion 501 (50) with a length LL1.
  • the lower base of the main surface portion 3a2 is located on the second side surface B2 side of the first main surface A1, and the ridgeline portion R1 between the first main surface A1 and the second side surface B2 is the longest portion 502 (50) with a length LL2. . That is, in the second embodiment, the longest portion 50 is located at one location on each main surface portion 3a.
  • the multilayer ceramic capacitor 1 has the side margin parts 21 attached to both sides of the multilayer chip, but the present invention is not limited to this.
  • a gap is opened for the side margin part, and a ceramic slurry for level difference absorption is further placed in the gap, so that the ceramic green sheet can be printed.
  • the side margin portion can also be formed by laminating the layer and the ceramic slurry for level difference absorption.
  • ⁇ 3> The multilayer ceramic capacitor of ⁇ 1> or ⁇ 2>, wherein the shortest part in the length direction of the main surface portion is located at the center of the main surface in the width direction.
  • the laminate includes side margin portions on both sides in the width direction of the inner layer portion in which the dielectric layers and the internal electrode layers are alternately laminated, and the side margin portion is wider than the dielectric layer.

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Abstract

クラックの発生しにくい積層セラミックコンデンサ及び積層セラミックコンデンサの実装方法を提供する。本発明の積層セラミックコンデンサ１は、交互に積層された誘電体層１４と内部電極層１５とを含み、積層方向の両側に主面Ａ、積層方向と直交する幅方向の両側に側面Ｂ、並びに、積層方向及び幅方向と交差する長さ方向の両側に端面Ｃがそれぞれ設けられた積層体２と、端面Ｃのそれぞれに配置された端面部３ｃ、及び、一方の端面Ｃから他方の端面Ｃに向かって、主面Ａを長さ方向に延びる主面部３ａ、並びに、側面Ｂを長さ方向に延びる側面部３ｂを含む外部電極３と、を具備する積層セラミックコンデンサ１において、主面部３ａにおける、長さ方向の最長部５０が、積層セラミックコンデンサ１を主面Ａ側から見たときに、内部に内部電極層１５が配置されている領域と重畳しない領域に位置する。

Description

積層セラミックコンデンサ及び積層セラミックコンデンサの実装方法
　本発明は積層セラミックコンデンサ及び積層セラミックコンデンサの実装方法に関する。
　積層セラミックコンデンサは、積層体と、積層体の両端面に配置された外部電極とを有する。積層体は、誘電体層と内部電極層とが積層された内層部の積層方向の両側である主面側に外層部が配置され、さらに両側面にサイドマージン部が設けられている。近年、積層セラミックコンデンサは、小型大容量化が進み、これらの外層部及びサイドマージン部が極めて薄くなってきている（特許文献１参照）。
特開２０２１－８６８９３号公報
　積層セラミックコンデンサが基板に実装されて、その基板に曲げの力が加わると、外層部及びサイドマージン部が薄い積層セラミックコンデンサは、基板とともに、特に主面側が撓みやすい。
　一方、外部電極は、積層体の端面のみならず、主面及び側面まで延びている。一方の端面側に配置されて、他方の端面側へと主面側を延びる外部電極の部分は、従来、幅方向の中央部が最も長くなり、他方の端面側に向かって凸部となっている。
　このような積層セラミックコンデンサが撓むと、その凸部に応力が集中しやすい。そうすると、凸部に押圧されて薄い外層部にクラックが発生し、クラックは外層部を超えて内層部の内部電極にまで到達し、そのクラックを伝わって水分が侵入し、ショートを引き起こすなどの欠陥を生じさせる可能性がある。
　本発明は、クラックの発生しにくい積層セラミックコンデンサ及び積層セラミックコンデンサの実装方法を提供することを目的とする。
　上記課題を解決するために、本発明は、交互に積層された誘電体層と内部電極層とを含み、積層方向の両側に主面、前記積層方向と直交する幅方向の両側に側面、並びに、前記積層方向及び前記幅方向と交差する長さ方向の両側に端面がそれぞれ設けられた積層体と、前記端面のそれぞれに配置された端面部、及び、一方の前記端面から他方の前記端面に向かって、前記主面を長さ方向に延びる主面部、並びに、前記側面を長さ方向に延びる側面部を含む外部電極と、を具備する積層セラミックコンデンサにおいて、前記主面部における、前記長さ方向の最長部が、前記積層セラミックコンデンサを前記主面側から見たときに、内部に前記内部電極層が配置されている領域と重畳しない領域に位置する、積層セラミックコンデンサを提供する。
　また、上記課題を解決するために、本発明は、上記積層セラミックコンデンサの実装方法であって、前記主面側が実装面である、積層セラミックコンデンサの実装方法を提供する。
　本発明によれば、クラックの発生しにくい積層セラミックコンデンサ及び積層セラミックコンデンサの実装方法を提供することができる。
第１実施形態の積層セラミックコンデンサ１の概略斜視図である。 図１の積層セラミックコンデンサ１のＩＩ－ＩＩ線に沿った断面図である。 図１の積層セラミックコンデンサ１のＩＩＩ－ＩＩＩ線に沿った断面図である。 露出された内層部１１の断面の拡大像の例である。 第１実施形態の積層セラミックコンデンサ１を第１主面Ａ１側から積層方向Ｔに見た正面図である。 積層セラミックコンデンサ１の製造方法を説明するフローチャートである。 外部電極３の製造工程を説明する図である。 第２実施形態の積層セラミックコンデンサ１０１を第１主面Ａ１側から積層方向Ｔに見た正面図である。
（第１実施形態）
　以下、本発明の第１実施形態にかかる積層セラミックコンデンサ１及び積層セラミックコンデンサ１の基板への実装方法について説明する。図１は、第１実施形態の積層セラミックコンデンサ１の概略斜視図である。図２は、図１の積層セラミックコンデンサ１のＩＩ－ＩＩ線に沿った断面図である。図３は、図１の積層セラミックコンデンサ１のＩＩＩ－ＩＩＩ線に沿った断面図である。
　積層セラミックコンデンサ１は、略直方体形状で、誘電体層１４と内部電極層１５とが積層された内層部１１を含む積層体２と、積層体２の両端に設けられた一対の外部電極３とを備える。
　以下の説明において、積層セラミックコンデンサ１の向きを表わす用語として、誘電体層１４と内部電極層１５とが積層されている方向を積層方向Ｔとする。積層セラミックコンデンサ１において、一対の外部電極３が設けられている方向を長さ方向Ｌとする。長さ方向Ｌ及び積層方向Ｔのいずれにも交差する方向を幅方向Ｗとする。なお、実施形態においては、幅方向Ｗは長さ方向Ｌ及び積層方向Ｔのいずれにも直交している。実施形態の積層セラミックコンデンサ１は長さ方向Ｌが幅方向Ｗ及び積層方向Ｔよりも長いがこれに限定されず、長さ方向Ｌ寸法は、幅方向Ｗ及び積層方向Ｔよりも長くなくてもよい。
　また、以下の説明において、積層体２の６つの外表面のうち、積層方向Ｔの両側の一対の外表面を第１主面Ａ１と第２主面Ａ２とし、幅方向Ｗの両側の一対の外表面を第１側面Ｂ１と第２側面Ｂ２とし、長さ方向Ｌの両側の一対の外表面を第１端面Ｃ１と第２端面Ｃ２とする。なお、第１主面Ａ１と第２主面Ａ２とを特に区別して説明する必要のない場合、まとめて主面Ａとし、第１側面Ｂ１と第２側面Ｂ２とを特に区別して説明する必要のない場合、まとめて側面Ｂとし、第１端面Ｃ１と第２端面Ｃ２とを特に区別して説明する必要のない場合、まとめて端面Ｃとして説明する。
（積層セラミックコンデンサ１の寸法）
　積層セラミックコンデンサ１の寸法は、例えば、長さ方向Ｌは０．２ｍｍ以上２．０以下ｍｍ、幅方向Ｗは０．１ｍｍ以上１．０ｍｍ以下、積層方向Ｔは０．１ｍｍ以上０．５ｍｍ以下が好ましい。
　具体的な積層セラミックコンデンサ１の寸法は、例えばＥＩＡ規格のタイプ０１００５、０２０１、０４０２、又は０６０３等である。タイプ０１００５は、Ｌ≒０．４０ｍｍ，Ｗ≒０．２０ｍｍであり、Ｔは例えばＴ≒０．１３ｍｍである。タイプ０２０１は、Ｌ≒０．６０ｍｍ，Ｗ≒０．３０ｍｍであり、Ｔは例えばＴ≒０．２３ｍｍである。タイプ０４０２は、Ｌ≒１．００ｍｍ，Ｗ≒０．５０ｍｍであり、Ｔは例えばＴ≒０．３５ｍｍである。タイプ０６０３は、Ｌ≒１．６０ｍｍ，Ｗ≒０．８０ｍｍであり、Ｔは例えばＴ≒０．４５ｍｍである。なお、これらの値は、厳密な値ではなく、各種公差を含む。
（積層体２）
　積層体２は、略直方体形状であるが、稜線部Ｒ１及び角部Ｒ２に丸みがつけられていることが好ましい。稜線部Ｒ１は、積層体２の２面、すなわち主面Ａと側面Ｂ、主面Ａと端面Ｃ、又は、側面Ｂと端面Ｃが交わる部分である。角部Ｒ２は、主面Ａと、側面Ｂと、端面Ｃとが交わる部分である。
　積層体２は、積層体チップ１０とサイドマージン部２１とを備える。積層体チップ１０は、誘電体層１４と内部電極層１５とが積層された内層部１１と、内層部１１の積層方向Ｔの両側に配置された２つの外層部２２と、を含む。サイドマージン部２１は、積層体チップ１０の幅方向Ｗの両側に配置されている。
（内部電極層１５）
　内部電極層１５は、複数の第１内部電極層１５Ａと、複数の第２内部電極層１５Ｂとを備える。第１内部電極層１５Ａと第２内部電極層１５Ｂとは交互に配置されている。なお、第１内部電極層１５Ａと第２内部電極層１５Ｂとを特に区別して説明する必要のない場合、まとめて内部電極層１５として説明する。
　第１内部電極層１５Ａは、第２内部電極層１５Ｂと対向する第１対向部１５Ａａと、第１対向部１５Ａａから第１端面Ｃ１側に引き出された第１引出部１５Ａｂとを備える。第１引出部１５Ａｂの端部は、第１端面Ｃ１に露出し、後述の第１外部電極３Ａに電気的に接続されている。
　第２内部電極層１５Ｂは、第１内部電極層１５Ａと対向する第２対向部１５Ｂａと、第２対向部１５Ｂａから第２端面Ｃ２に引き出された第２引出部１５Ｂｂとを備える。第２引出部１５Ｂｂの端部は、第２端面Ｃ２に露出し、後述の第２外部電極３Ｂに電気的に接続されている。
　内部電極層１５は、誘電体層１４を挟んで、第１内部電極層１５Ａの第１対向部１５Ａａと、第２内部電極層１５Ｂの第２対向部１５Ｂａとの間に電荷が蓄積され、コンデンサとして機能する。
　なお、第１対向部１５Ａａと第２対向部１５Ｂａとを区別して説明する必要のない場合、まとめて対向部１５ａとして説明し、第１引出部１５Ａｂと第２引出部１５Ｂｂとを区別して説明する必要のない場合、まとめて引出部１５ｂとして説明する。
　図３に示すように、積層方向Ｔにおいて上下に隣り合う２つの第１内部電極層１５Ａと第２内部電極層１５Ｂとの幅方向Ｗの端部の幅方向Ｗの位置のずれｄは５μｍ以下である。すなわち、積層方向Ｔにおいて上下に隣り合う第１内部電極層１５Ａと第２内部電極層１５Ｂとの幅方向Ｗの端部は、幅方向Ｗ上において略同位置にあり、端部の位置が積層方向Ｔで揃っている。
　図２に示す、対向部１５ａから、端面Ｃまでの距離、すなわち引出部１５ｂの長さ（Ｌギャップ）Ｌ１は、１０μｍ以上３０μｍ以下であることが好ましい。また、内部電極層１５の枚数は、１００枚以上１０００枚以下であることが好ましい。
　内部電極層１５の厚みは０．３５μｍ以上０．４２μｍ以下であることが好ましい。内部電極層１５の厚さの測定方法は、例えば以下のように行う。まず、積層セラミックコンデンサ１の中心を通る長さ方向Ｌと積層方向Ｔとに延びるＬＴ断面を研磨して内層部１１を露出させる。必要に応じて露出させた断面をエッチング処理し、研磨で引き伸ばされた層を除去する。
　図４は、露出された内層部１１の断面の拡大像の例である。図示する拡大像において、例えば、積層方向Ｔに延びる複数の直線Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，ＬｅをピッチＳで等間隔に引く。ピッチＳは、測定しようとする内部電極層１５の厚さの５倍から１０倍程度が好ましく、例えば、厚さが約１μｍ程度の内部電極層１５を測定する場合には、ピッチＳは５μｍとする。
　次に、５本の直線Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅの各直線上において、それぞれの内部電極層１５の厚さｄａ，ｄｂ，ｄｃ，ｄｄ，ｄｅを測定する。ただし、直線Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅ上において、内部電極層１５が欠損して、この内部電極層１５を挟む誘電体層１４同士が繋がっている場合、または、測定位置の拡大図が不明瞭である場合は、新たな直線を引き、内部電極層１５の厚さを測定する。
　なお、内部電極層１５の積層数が５層未満である場合には、全ての内部電極層１５について上記の方法により厚さを測定し、その平均値を複数の内部電極層１５の平均厚さとする。
　内部電極層１５は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕなどの金属を含有している。内部電極層１５は、さらに誘電体層１４に含まれるセラミックスと同一組成系の誘電体粒子を含んでいても良い。
　内部電極層１５と誘電体層１４の界面にＳｎが配置されていてもよい。Ｓｎは層状であってもよく、点在していてもよい。Ｓｎは、内部電極層１５側に固溶していても良いし、誘電体層１４側の誘電体グレインに固溶していてもよい。
（誘電体層１４）
　誘電体層１４は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、またはＣａＺｒＯ３などの成分を含む誘電体セラミックといった誘電体材料で製造されている。また、これらの成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない成分を添加したものを用いてもよい。
　誘電体層１４と、外層部２２とを合わせた枚数は、１００枚以上１０００枚以下であることが好ましい。
　誘電体層１４は、０．３５μｍ以上０．４５μｍ以下であることが好ましい。なお、上述したように誘電体層１４の厚みも内部電極層１５と同様に５本の直線Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅの各直線上において、それぞれの誘電体層１４の厚さＤａ，Ｄｂ，Ｄｃ，Ｄｄ，Ｄｅを測定して平均をとることで求めることができる。
（外層部２２）
　外層部２２は、内層部１１の両主面Ａ側に位置する誘電体層１４である。外層部２２の厚みは、１０μｍ以上３０μｍ以下であることが好ましい。
（サイドマージン部２１）
　サイドマージン部２１は、外層部２２及び内層部１１を含む積層体チップ１０の両側面Ｂ側に配置され、外層部２２及び内層部１１の側面Ｂ側を覆っている。図３に示すサイドマージン部２１の幅（Ｗギャップ）Ｗ１は、１０μｍ以上３０μｍ以下であることが好ましい。
　サイドマージン部２１は単層又は複数層である。実施形態のサイドマージン部２１は２層で、外側に位置するアウター層２１ａと、内部電極層１５側に位置するインナー層２１ｂとを含む。なお、サイドマージン部２１が複数層の場合、複数層であることは光学顕微鏡の暗視野で確認可能であり、また、層間に偏析する添加剤などでも判別可能である。
　サイドマージン部２１が複数層の場合は、最も内側の層が薄く、外側が厚くてもよく、内側のグレインサイズと、外側のグレインサイズが異なっていてもよい。
　さらに、アウター層２１ａのグレインサイズをインナー層２１ｂよりも大きくするなどして、アウター層２１ａの緻密性を低下させてもよい。
　サイドマージン部２１が単層の場合、サイドマージン部２１に含まれる誘電体のグレインサイズは、単層の中において外側から内側に向かって小さくなっていてもよい。
　サイドマージン部２１は、誘電体層１４よりＳｉを多く含んでいてもよい。サイドマージン部２１が誘電体層１４よりＳｉを多く含むと、後述の焼成工程Ｓ６の際にＳｉが液相として働き、サイドマージン部２１に含まれるセラミックの焼結が促され、サイドマージン部２１の緻密性が向上する。これにより、サイドマージン部２１の機械強度を強くすることができ、サイドマージン部で発生するクラックを抑制することができる。また、サイドマージン部２１が誘電体層１４よりもＳｉを多く含むと、隣り合う誘電体層１４のセラミックとサイドマージン部２１のセラミックとの焼結が促され、サイドマージン部２１と誘電体層１４との密着性を向上させることができる。
（外部電極３）
　外部電極３は、積層体２の第１端面Ｃ１に設けられた第１外部電極３Ａと、積層体２の第２端面Ｃ２に設けられた第２外部電極３Ｂとを備える。なお、第１外部電極３Ａと第２外部電極３Ｂとを特に区別して説明する必要のない場合、まとめて外部電極３として説明する。
　上述のように、第１内部電極層１５Ａの第１引出部１５Ａｂの端部は第１端面Ｃ１に露出し、第１外部電極３Ａに電気的に接続されている。また、第２内部電極層１５Ｂの第２引出部１５Ｂｂの端部は第２端面Ｃ２に露出し、第２外部電極３Ｂに電気的に接続されている。これにより、第１外部電極３Ａと第２外部電極３Ｂとの間は、複数のコンデンサ要素が電気的に並列に接続された構造となっている。
　外部電極３は、実施形態では、下地電極層３０と下地電極層３０上に配置されためっき層３１とを含む。
（下地電極層３０）
　下地電極層３０は、焼付層３０ａ、導電性樹脂層３０ｂ、薄膜層３０ｃ等から選ばれる少なくとも１つの層を含む。実施形態では、焼付層３０ａと、導電性樹脂層３０ｂと、薄膜層３０ｃとの３層を含む。
（焼付層３０ａ）
　焼付層３０ａの金属としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付層３０ａは、１層であっても、複数層であってもよい。焼付層３０ａは、ガラスと金属とを含む。焼付層３０ａは、実施形態では内部電極層１５と同時に焼成されるが、これに限らず、内部電極層１５を焼成した後に焼成されてもよい。焼付層３０ａの最も厚い部分の厚みは、１０μｍ以上３０μｍ以下であることが好ましい。導電性樹脂層３０ｂを形成する場合は、焼付層３０ａを形成せずに積層体２上、直接形成してもよい。
（導電性樹脂層３０ｂ）
　導電性樹脂層３０ｂは、実施形態では導電性粒子と熱硬化性樹脂を含む。熱硬化性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂等の公知の種々の熱硬化性樹脂を使用することができる。金属成分としては、例えばＡｇ、もしくは、卑金属粉の表面にＡｇコーティングされた金属粉を用いることができる。導電性樹脂層３０ｂを形成する場合は、焼付層３０ａを形成せずに積層体２上に直接形成してもよい。導電性樹脂層３０ｂは、１層であっても複数層であってもよい。導電性樹脂層３０ｂの厚み（最も厚い部分）は、２０μｍ以上４０μｍ以下であることが好ましい。
　導電性樹脂層３０ｂは、熱硬化性樹脂を含むため、例えば、めっき膜や導電性ペーストの焼成物からなる焼付層３０ａよりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層３０ｂが緩衝層として機能し、積層セラミックコンデンサ１にクラックが発生することを防止するとともに、圧電振動を吸収しやすく、いわゆる「鳴き」の抑制効果を有する。
（薄膜層３０ｃ）
　薄膜層３０ｃは、スパッタ法又は蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
（めっき層３１）
　めっき層３１は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等からなる群から選ばれる１種の金属又は当該金属を含む合金のめっきを含むことが好ましい。めっき層３１は複数層により形成されていることが好ましく、実施形態でめっき層３１は、第１めっき層３１ａと、第１めっき層３１ａ上に設けられた第２めっき層３１ｂとを含む。実施形態では、第１めっき層３１ａはＮｉめっきで、第２めっき層３１ｂがＳｎめっきである。Ｎｉめっき層３１は、下地電極層３０がセラミック電子部品を実装する際のはんだによって侵食されることを防止することができる。Ｓｎめっき層３１は、セラミック電子部品を実装する際のはんだの濡れ性を向上させ、容易に実装することができる。めっき層一層あたりの厚みは、５μｍ以上１０μｍ以下であることが好ましい。
　外部電極３は、端面Ｃだけでなく、主面Ａ及び側面Ｂの端面Ｃ側の一部も覆い、積層体２の端面Ｃに設けられた端面部３ｃと、端面Ｃから側面Ｂに延びる側面部３ｂと、端面Ｃから主面Ａに延びる主面部３ａとを備える。
（主面部３ａ）
　１つの積層セラミックコンデンサ１において主面部３ａは、図１に示すように、第１外部電極３Ａの第１主面Ａ１側に設けられた主面部３ａ１と、第２外部電極３Ｂの第１主面Ａ１側に設けられた主面部３ａ２と、を有する。
　さらに１つの積層セラミックコンデンサ１において主面部３ａは、図１に図示されない裏側の第１外部電極３Ａの第２主面Ａ２側に設けられた主面部と、第２外部電極３Ｂの第２主面Ａ２側に設けられた主面部と、を有する。
　すなわち１つの積層セラミックコンデンサ１は、４つの主面部３ａを有する。
　図５は、第１実施形態の積層セラミックコンデンサ１を第１主面Ａ１側から積層方向Ｔに見た正面図である。
　図示する主面部３ａ１及び主面部３ａ２を含む４つの主面部３ａは、図５の方向で見たときに、内部に内部電極層１５が配置されている領域と、その幅方向Ｗの両側に設けられた、内部にサイドマージン部２１が配置されている２つの領域と、を有する。
　また、実施形態で４つの主面部３ａは、形状が等しく、それぞれ幅方向Ｗの中央を通り且つ長さ方向Ｌを延びる直線Ｌ０に対して線対称で、幅方向Ｗの中央部が窪んだ形状である。なお、一般的な外部電極は、実施形態と異なり、幅方向Ｗの中央部が突出した形状である。
（最短部５１）
　主面部３ａは、幅方向Ｗの中央部が窪んだ形状であるので、幅方向Ｗの中央に、長さ方向Ｌの長さが最も短いＬＳである最短部５１を有する。最短部５１は図５の方向で見たときに、内部に内部電極層１５が配置されている領域に位置する。
（最長部５０）
　主面部３ａは、長さＬＳの最短部５１から、幅方向Ｗの両側に向かうにつれて、長さ方向Ｌに長くなり、内部に内部電極層１５が配置されている領域と重畳しない、内部にサイドマージン部２１が配置されている領域において、最も長い長さＬＬの最長部５０を有する。実施形態で最長部５０は、サイドマージン部２１における幅方向Ｗの端部である、主面Ａと側面Ｂとの間の稜線部Ｒ１に位置する。
　なお、実施形態においては１つの主面部３ａの幅方向Ｗの両側に等しい長さＬＬの最長部５０が存在する。すなわち、実施形態の積層セラミックコンデンサ１は、４か所の主面部３ａの形状が等しく、それぞれ２つの最長部５０を有するので、合計８か所の最長部５０を有する。
（積層セラミックコンデンサ１の製造方法）
　図６は、積層セラミックコンデンサ１の製造方法を説明するフローチャートである。
（素材シート作製工程Ｓ１）
　まず、セラミックス粉末、バインダ、溶剤等を含むセラミックスラリーが準備される。このセラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、マイクログラビアコータ等を用いてシート状に成形されることでセラミックグリーンシートが作製される。
　続いて、セラミックグリーンシートに、導電体ペーストが帯状の導電パターンを有するようにスクリーン印刷、インクジェット印刷、グラビア印刷等によって印刷されることにより、導電パターンが形成され、素材シートが作製される。
　また、セラミックスラリーと同様に外層部用セラミックスラリーが準備される。この外層部用セラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、マイクログラビアコータ等を用いてシート状に成形されることで外層部用セラミックグリーンシートが作製される。
（積層工程Ｓ２）
　続いて、素材シートが複数枚積層される。このとき、帯状の導電パターンが同一の方向を向き且つその帯状の導電パターンが隣り合う素材シート間において幅方向Ｗにおいて半ピッチずつずれた状態になるように、複数の素材シートが積み重ねられる。さらに、複数枚積層された素材シートの積層方向Ｔの上下のそれぞれに外層部２２となる外層部用セラミックグリーンシートが積み重ねられる。
　次いで、外層部用セラミックグリーンシートと、積み重ねられた複数の素材シートとが熱圧着され、これによりマザーブロックが作製される。
（マザーブロック切断工程Ｓ３）
　続いて、マザーブロックを、積層体チップ１０の寸法に対応させて切断する。これにより、複数の積層体チップ１０が製造される。
（サイドマージン部用セラミックグリーンシート貼付工程Ｓ４）
　まず、インナー層用セラミックスラリーと、アウター層用セラミックスラリーと、を準備する。
　キャリアフィルムの表面に、アウター層用セラミックスラリーを塗布して乾燥させ、その上にインナー層用セラミックスラリーを塗布して乾燥させることにより、２層構造を有するセラミックグリーンシートが作製される。
　その後、キャリアフィルムから、セラミックグリーンシートを剥離し、セラミックグリーンシートのインナー層用セラミックグリーンシートと積層体チップ１０の側面とを対向させ、押し付けて打ち抜くことにより、サイドマージン部用セラミックグリーンシートが積層体チップ１０の側面に貼付される。
　なお、実施形態と異なる一般的な積層セラミックコンデンサの作り方においては、素材シート作製工程Ｓ１において導電パターンを印刷する際に、セラミックグリーンシート上にサイドマージン部となる隙間を開けて導電パターンを印刷する。そしてサイドマージン部をすでに含むセラミックグリーンシートを積層する。
　すなわちサイドマージン部は、積層体チップを製造後に貼り付けるのではなく、積層体チップに含まれている。この場合、積層方向で内部電極層の積みずれや印刷ずれが発生し、内部電極層の側部が揃わず、内部電極層がサイドマージン部の領域に存在することがある。
　しかし、実施形態では、マザーブロック切断工程Ｓ３において積層体チップ１０として切り出される際に、内部電極層１５の側部が切断されて揃った状態となる。この内部電極層１５が積層方向Ｔのずれがない状態で露出された積層体チップ１０の側面に、サイドマージン部用セラミックグリーンシートが貼り付けられる。
　ゆえに、図３に示すＷＴ断面において、積層方向Ｔにおいて上下に隣り合う２つの第１内部電極層１５Ａと第２内部電極層１５Ｂとの幅方向Ｗの端部の幅方向Ｗの位置のずれｄは５μｍ以となる。すなわち、積層方向Ｔにおいて上下に隣り合う第１内部電極層１５Ａと第２内部電極層１５Ｂとの幅方向Ｗの端部は、幅方向Ｗ上において略同位置にあり、端部の位置が積層方向Ｔで略揃う。
　したがって、サイドマージン部２１の主面Ａ側にクラックが発生し、積層方向Ｔに延びてきても、サイドマージン部２１の内部まで延びている内部電極層１５は存在しないので、内部電極層１５にクラックが到達する可能性が低減される。
（焼付層材料塗布工程Ｓ５）
　積層体チップ１０にサイドマージン部用セラミックグリーンシートが貼付されたものの両端面Ｃに、焼付層３０ａの材料が付着される。図７は外部電極３の製造工程として、焼付層材料塗布工程Ｓ５の一例を説明する図である。
　図示するように、焼付層３０ａの材料となる液体３００内に、積層体２における側面Ｂと端面Ｃとの稜線部Ｒ１を浸漬させる。側面Ｂと端面Ｃとの稜線部Ｒ１は４か所あるのでそれぞれ順に浸漬させる。
　このようにすることにより、図１に示すような、幅方向Ｗの中央を通り且つ長さ方向Ｌを延びる直線に対して線対称で、幅方向Ｗの中央部が窪んだ形状に焼付層３０ａの材料が塗布される。
（焼成工程Ｓ６）
　そして、焼付層３０ａの材料が付着された積層体２が窒素雰囲気中、所定の条件で脱脂処理された後、窒素－水素－水蒸気混合雰囲気中、所定の温度で焼成され焼付層３０ａが製造される。
（導電性樹脂層工程Ｓ７）
　次いで、焼付層３０ａ上に、導電性粒子と熱硬化性樹脂を含む導電性樹脂層３０ｂの材料が付着される。
（薄膜層形成工程Ｓ８）
　さらに、積層体２における、導電性樹脂層３０ｂの材料の上に、金属粒子が堆積された薄膜層３０ｃが形成される。
（めっき層形成工程Ｓ９）
　そして、めっき層３１として、Ｎｉめっき層である第１めっき層３１ａと、第１めっき層３１ａ上にＳｎめっきである第２めっき層３１ｂとが形成される。
（積層セラミックコンデンサの実装方法）
　以上の工程を経て製造された積層セラミックコンデンサ１は、基板上に実装される。このとき、積層セラミックコンデンサ１の主面Ａ側が、基板への実装面となる。
（実施形態の積層セラミックコンデンサ１の効果）
　近年、積層セラミックコンデンサ１は外層部２２及びサイドマージン部２１が薄くなっている。このような積層セラミックコンデンサ１が実装された基板に曲げの力が加わると、基板とともに、特に積層セラミックコンデンサ１の主面Ａ側が撓みやすい。
　ここで、一般的な積層セラミックコンデンサは、実施形態と異なり、外部電極の主面部における最長部が、幅方向Ｗの中央部に位置し、中央部が他方の端面側に向かって突出している。
　この場合、最長部の先端は、幅方向Ｗの中央部になるので、内部電極層が配置されている領域と重畳する領域に位置している。積層セラミックコンデンサの主面側が撓んだときに、最長部の先端に応力が集中しやすく、積層セラミックコンデンサは、主面側の最長部の先端が位置する外層部２２においてクラックが発生する。そうすると、クラックは、薄い外層部２２を超えて内層部１１の内部電極層１５にまで到達し、クラックを伝わって内部電極層１５まで水分が侵入し、ショートを引き起こすなどの欠陥を生じさせる可能性がある。
　しかし実施形態では、外部電極３の主面部３ａにおける、長さ方向Ｌに最も長い最長部５０がサイドマージン部２１に設けられ、さらに、サイドマージン部２１における、主面Ａと側面Ｂとの稜線部Ｒ１に位置する。
　すなわち、最長部５０の先端は、積層セラミックコンデンサ１を主面Ａ側から積層方向Ｔに見たときに、内部に内部電極層１５が配置されている領域と重畳しない領域に配置されている。
　したがって、積層セラミックコンデンサ１の主面Ａが撓んだとき、最長部５０の先端に応力が集中してクラックが発生したとしても、クラック発生箇所は、内部に内部電極層１５が存在しないサイドマージン部２１である。ゆえに、クラックが内部まで延びてきても内部電極層１５にクラックが到達することがなく、内部電極層１５に水分が侵入しないので、ショートを引き起こすなどの欠陥を生じさせる可能性が低減される。
　さらに、サイドマージン部２１において、アウター層２１ａのグレインサイズをインナー層２１ｂよりも大きくするなどして、アウター層２１ａの緻密性を低下させた場合は、サイドマージン部２１に位置する最長部５０の先端において、よりクラックが発生しやすい。ゆえに、内部に内部電極層１５が存在する部分でのクラック発生の可能性がさらに低減される。
　また、サイドマージン部２１に誘電体層１４よりＳｉを多く含ませることにより、後述の焼成工程Ｓ６の際にＳｉが液相として働き、サイドマージン部２１に含まれるセラミックの焼結が促され、サイドマージン部２１の緻密性が向上する。これにより、サイドマージン部２１の機械強度を強くすることができ、サイドマージン部で発生するクラックを抑制することができる。また、サイドマージン部２１が誘電体層１４よりもＳｉを多く含むと、隣り合う誘電体層１４のセラミックとサイドマージン部２１のセラミックとの焼結が促され、サイドマージン部２１と誘電体層１４との密着性を向上させることができる。
（第２実施形態）
　次に、本発明の第２実施形態について説明する。図８は、第２実施形態の積層セラミックコンデンサ１０１を第１主面Ａ１側から積層方向Ｔに見た正面図である。
　第２実施形態の積層セラミックコンデンサ１０１の主面部３ａは、幅方向Ｗの中央部が窪んだ形状ではなく、台形形状である点が第１実施形態と異なる。第１実施形態と同様の部分については、同一の符号を付して説明を省略する。
　第１外部電極３Ａの第１主面Ａ１側に設けられた主面部３ａ１と、第１外部電極３Ａの第２主面Ａ２側に設けられた主面部（図示せず）とはともに等しい台形形状である。
　第２外部電極３Ｂの第１主面Ａ１側に設けられた主面部３ａ２と、第２外部電極３Ｂの第２主面Ａ２側に設けられた主面部（図示せず）とは、ともに等しい台形形状であるが、主面部３ａ１とは、異なる台形形状である。
　台形における互いに平行な辺のうちの、短い辺を上底、長い辺を下底としたときに、主面部３ａ１の下底は第１主面Ａ１の第１側面Ｂ１側に位置し、第１主面Ａ１と第２側面Ｂ１との稜線部Ｒ１が長さＬＬ１の最長部５０１（５０）となる。
　主面部３ａ２の下底は第１主面Ａ１の第２側面Ｂ２側に位置し、第１主面Ａ１と第２側面Ｂ２との稜線部Ｒ１が長さＬＬ２の最長部５０２（５０）となる。
　すなわち、第２実施形態において最長部５０は、それぞれの主面部３ａにおいて１箇所ずつである。
　また、主面部３ａ１の最長部５０１の長さＬＬ１と、主面部３ａ２の最長部５０２の長さＬＬ２は異なり、ＬＬ１＜ＬＬ２である。
　第２実施形態においては、第１実施形態と異なり、最長部５０は、それぞれの主面部３ａにおいて１個所ずつである。また、主面部３ａの形状は４か所で同一ではない。また、主面部３ａの最長部５０の長さも全て同一ではない。
　しかし、第２実施形態においても、主面部３ａにおける最長部５０は、積層セラミックコンデンサ１０１を主面側から見たときに、内部に内部電極層１５が配置されている領域と重畳しない領域に位置している。
　したがって、第１実施形態と同様に、積層セラミックコンデンサ１の主面Ａが撓んだとき、最長部５０の先端に応力が集中してクラックが発生したとしても、クラック発生箇所は、内部に内部電極層１５が存在しないサイドマージン部２１である。ゆえに、クラックが内部まで延びてきても内部電極層１５にクラックが到達することがなく、内部電極層１５に水分が侵入しないので、ショートを引き起こすなどの欠陥を生じさせる可能性が低減される。
　以上、本発明の第１実施形態及び第２実施形態について説明したが、主面部における最長部は、積層セラミックコンデンサを主面側から見たときに、内部に内部電極層が配置されている領域と重畳しない領域に位置していれば、これらの実施形態に限定されるものではなく種々に変形可能である。
（１）第１実施形態のように、最長部５０は、それぞれの主面部３ａにおいて複数個所であってもよい。また、第２実施形態のように、最長部５０は、それぞれの主面部３ａにおいて１箇所ずつであってもよい。また、４か所の主面部３ａの形状は等しくなくてもよい。また、それぞれの主面部３ａの最長部５０の長さは異なっていてもよい。
（２）第１実施形態において積層セラミックコンデンサ１は、積層体チップの両側にサイドマージン部２１を貼り付けたものであったがこれに限定されない。
　例えば、素材シート作製工程Ｓ１において、セラミックグリーンシート上に導電パターンを印刷する際に、サイドマージン部用の隙間を開け、その隙間にさらに段差吸収用のセラミックスラリーを配置することにより、セラミックグリーンシートと段差吸収用のセラミックスラリーとを積層させた部分をサイドマージン部とすることもできる。
　このとき、段差吸収用のセラミックスラリーとして、焼結後にセラミックグリーンシートよりも機械強度が強くなるものを用いてもよい。例えば、機械強度が強くなるものとしてＳｉを添加したものを用いてもよい。Ｓｉを添加すると、後述の焼成工程Ｓ６の際にＳｉが液相として働き、サイドマージン部２１に含まれるセラミックの焼結が促され、サイドマージン部２１の緻密性が向上する。これにより、サイドマージン部２１の機械強度を強くすることができ、サイドマージン部で発生するクラックを抑制することができる。また、サイドマージン部２１が誘電体層１４よりもＳｉを多く含むと、隣り合う誘電体層１４のセラミックとサイドマージン部２１のセラミックとの焼結が促され、サイドマージン部２１と誘電体層１４との密着性を向上させることができる。
　さらに、本発明は以下の範囲において種々に変形可能である。
＜１＞　交互に積層された誘電体層と内部電極層とを含み、積層方向の両側に主面、前記積層方向と直交する幅方向の両側に側面、並びに、前記積層方向及び前記幅方向と交差する長さ方向の両側に端面がそれぞれ設けられた積層体と、前記端面のそれぞれに配置された端面部、及び、一方の前記端面から他方の前記端面に向かって、前記主面を長さ方向に延びる主面部、並びに、前記側面を長さ方向に延びる側面部を含む外部電極と、を具備する積層セラミックコンデンサにおいて、前記主面部における、前記長さ方向の最長部が、前記積層セラミックコンデンサを前記主面側から見たときに、内部に前記内部電極層が配置されている領域と重畳しない領域に位置する、積層セラミックコンデンサ。
＜２＞　前記最長部は、前記主面と前記側面との稜線部に位置する、＜１＞の積層セラミックコンデンサ。
＜３＞　前記主面部における、前記長さ方向の最短部は、前記主面における前記幅方向の中央部に位置する、＜１＞または＜２＞の積層セラミックコンデンサ。
＜４＞　前記積層方向において隣り合う２つの前記内部電極層の側部の、前記幅方向の位置ずれは５μｍ以下である、＜１＞から＜３＞のいずれかの積層セラミックコンデンサ。
＜５＞　前記積層体は、前記誘電体層と前記内部電極層が交互に積層された内層部の前記幅方向の両側に、サイドマージン部を備え、前記サイドマージン部は、前記誘電体層よりＳｉを多く含む、＜１＞から＜４＞のいずれかの積層セラミックコンデンサ。
＜６＞　＜１＞から＜５＞のいずれかの積層セラミックコンデンサの実装方法であって、前記主面側が実装面である、積層セラミックコンデンサの実装方法。
Ａ：主面，Ａ１：第１主面，Ａ２：第２主面，
Ｂ：側面，Ｂ１：第１側面，Ｂ２：第２側面，
Ｃ：端面，Ｃ１：第１端面，Ｃ２：第２端面，
Ｒ１：稜線部，Ｒ２：角部，
ｄ：位置のずれ，
１，１０１：積層セラミックコンデンサ，
２：積層体，
１０：積層体チップ，
１１：内層部，１４：誘電体層，１５：内部電極層，
２１：サイドマージン部，２１ａ：アウター層，２１ｂ：インナー層，
２２：外層部，
３：外部電極，３Ａ：第１外部電極，３Ｂ：第２外部電極，
３ａ：主面部，３ａ１：主面部，３ａ２：主面部
３ｂ：側面部，
３ｃ：端面部，
３０：下地電極層，３０ａ：焼付層，３０ｂ：導電性樹脂層，３０ｃ：薄膜層，
３１：めっき層，３１ａ：第１めっき層，３１ｂ：第２めっき層，
５０：最長部，５１：最短部

Claims (6)

  1. 　交互に積層された誘電体層と内部電極層とを含み、積層方向の両側に主面、前記積層方向と直交する幅方向の両側に側面、並びに、前記積層方向及び前記幅方向と交差する長さ方向の両側に端面がそれぞれ設けられた積層体と、
    　前記端面のそれぞれに配置された端面部、及び、一方の前記端面から他方の前記端面に向かって、前記主面を長さ方向に延びる主面部、並びに、前記側面を長さ方向に延びる側面部を含む外部電極と、
    を具備する積層セラミックコンデンサにおいて、
    　前記主面部における、前記長さ方向の最長部が、前記積層セラミックコンデンサを前記主面側から見たときに、内部に前記内部電極層が配置されている領域と重畳しない領域に位置する、
    積層セラミックコンデンサ。
  2. 　前記最長部は、前記主面と前記側面との稜線部に位置する、
    請求項１に記載の積層セラミックコンデンサ。
  3. 　前記主面部における、前記長さ方向の最短部は、
    　前記主面における前記幅方向の中央部に位置する、
    請求項１に記載の積層セラミックコンデンサ。
  4. 　前記積層方向において隣り合う２つの前記内部電極層の側部の、前記幅方向の位置ずれは５μｍ以下である、
    請求項１に記載の積層セラミックコンデンサ。
  5. 　前記積層体は、前記誘電体層と前記内部電極層が交互に積層された内層部の前記幅方向の両側に、サイドマージン部を備え、前記サイドマージン部は、前記誘電体層よりＳｉを多く含む、
    請求項１に記載の積層セラミックコンデンサ。
  6. 　請求項１から請求項５のいずれか１項に記載の積層セラミックコンデンサの実装方法であって、
    　前記主面側が実装面である、積層セラミックコンデンサの実装方法。
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JP2018081996A (ja) * 2016-11-15 2018-05-24 株式会社村田製作所 積層セラミック電子部品
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