KR20200041805A - 세라믹 전자 부품, 세라믹 전자 부품의 제조 방법 및 세라믹 전자 부품 실장 회로 기판 - Google Patents
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Abstract
LW 역전 타입에 있어서 부품 본체의 높이 방향 치수를 작게 한 경우라도, 부품 본체에 생길 수 있는 크랙 연장의 현상을 억제할 수 있는 세라믹 전자 부품을 제공한다.
세라믹 전자 부품(10)은, 직육면체형의 부품 본체(11)가 제2 방향 치수 D2[11]>제1 방향 치수 D1[11]>제3 방향 치수 D3[11]의 조건을 충족하고, 부품 본체(11)의 제1 방향 d1의 단부 각각에 5면형의 외부 전극(12)을 갖고 있다. 외부 전극(12)의 제4 면부(12d) 및 제5 면부(12e)의 단부 에지에는, 당해 단부 에지로부터 제1 면부(12a)를 향하여 오목한 오목부(12d1 및 12e1)가 마련되고, 당해 오목부(12d1 및 12e1)의 제3 방향 d3의 양측 부분은, 부품 본체(11)의 제2 방향 d2의 2개의 면의 모서리부(RP)를 덮는 피복부(12d2 및 12e2)로 되어 있다.
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Description
본 발명은 적층 세라믹 콘덴서 등의 세라믹 전자 부품과, 당해 세라믹 전자 부품의 제조 방법과, 당해 세라믹 전자 부품이 회로 기판에 실장된 세라믹 전자 부품 실장 회로 기판에 관한 것이다.
적층 세라믹 콘덴서 등의 세라믹 전자 부품은, 일반적으로 길이 방향 치수>폭 방향 치수의 조건을 충족하는 직육면체형의 부품 본체의 길이 방향의 단부 각각에 외부 전극을 갖고 있지만, 최근에는 길이 방향 치수와 폭 방향 치수의 대소 관계를 역전시킨 소위 LW 역전 타입의 세라믹 전자 부품도 알려져 있다(후술하는 특허문헌 1의 도 4를 참조).
한편, 스마트폰이나 노트북형 퍼스널 컴퓨터 등의 전자 기기의 박형화에 수반하여, 회로 기판에 실장되는 세라믹 전자 부품에는 낮은 높이 실장(저(低)실장 높이)에 대응하는 것이 요구되고 있다. 즉, 상기한 LW 역전 타입의 세라믹 전자 부품에 있어서 상기 요구를 만족하기 위해서는, 부품 본체의 높이 방향 치수를 작게 할 필요가 있다.
그런데, 상기 LW 역전 타입의 세라믹 전자 부품은, 폭 방향 치수>길이 방향 치수의 조건을 충족하는 직육면체형의 부품 본체의 길이 방향의 단부 각각에 외부 전극을 갖기 때문에, 외부 전극이 5면형(부품 본체의 길이 방향의 1개의 면에 마련된 제1 면부와, 부품 본체의 높이 방향의 2개의 면의 일부에 마련된 제2 면부 및 제3 면부와, 부품 본체의 폭 방향의 2개의 면의 일부에 마련된 제4 면부 및 제5 면부를 갖는 소위 4각 캡형: 후술하는 특허문헌 1의 도 4를 참조)인 경우, 길이 방향과 교차하는 방향에 관한 굽힘 강도는, 부품 본체의 외형 치수가 동일한 일반 타입의 세라믹 전자 부품보다 대체로 높아진다.
그러나, 상기 LW 역전 타입의 세라믹 전자 부품(외부 전극은 상기 5면형)이라도, 상기 요구를 만족하기 위해 부품 본체의 높이 방향 치수를 작게 하면, 예를 들어 150㎛ 이하로 하면, 세라믹 전자 부품을 길이 방향과 교차하는 방향으로 구부리는 외력이 가해졌을 때, 특히 부품 본체의 폭 방향의 2개의 면에 있어서 높이 방향으로 크랙이 연장되는 소위 크랙 연장의 현상이 생기기 쉬워지고, 그 결과, 세라믹 전자 부품에 기능 장해를 발생시킬 우려가 커진다.
본 발명이 해결하고자 하는 과제는, LW 역전 타입에 있어서 부품 본체의 높이 방향 치수를 작게 한 경우라도, 부품 본체에 생길 수 있는 크랙 연장의 현상을 억제할 수 있는 세라믹 전자 부품, 세라믹 전자 부품의 제조 방법 및 세라믹 전자 부품 실장 회로 기판을 제공하는 데 있다.
상기 과제를 해결하기 위해, 본 발명에 관한 세라믹 전자 부품은, 직육면체형의 부품 본체의 상대되는 단부 각각에 외부 전극을 갖는 세라믹 전자 부품이며, 상기 부품 본체의 상대되는 2개의 면의 대향 방향을 제1 방향, 다른 상대되는 2개의 면의 대향 방향을 제2 방향, 남은 상대되는 2개의 면의 대향 방향을 제3 방향이라고 하고, 각 방향을 따르는 치수를 각각 제1 방향 치수, 제2 방향 치수, 제3 방향 치수라고 하였을 때, 상기 부품 본체의 제1 방향 치수와 제2 방향 치수와 제3 방향 치수는, 제2 방향 치수>제1 방향 치수>제3 방향 치수의 조건을 충족하고, 상기 외부 전극은, 상기 부품 본체의 제1 방향의 1개의 면에 마련된 제1 면부와, 상기 부품 본체의 제3 방향의 2개의 면의 일부에 마련된 제2 면부 및 제3 면부와, 상기 부품 본체의 제2 방향의 2개의 면의 일부에 마련된 제4 면부 및 제5 면부를 갖는 5면형이고, 상기 외부 전극의 상기 제4 면부 및 상기 제5 면부 중 적어도 한쪽의 단부 에지에는, 당해 단부 에지로부터 상기 제1 면부를 향하여 오목한 오목부가 마련되고, 당해 오목부의 제3 방향의 양측 부분은, 상기 부품 본체의 제2 방향의 2개의 면의 모서리부를 덮는 피복부로 되어 있다.
또한, 본 발명에 관한 세라믹 전자 부품의 제조 방법은, 상술한 세라믹 전자 부품의 제조 방법이며, 상기 외부 전극의 제작 공정은, (S1) 상기 부품 본체의 표면에, 상기 제1 면부와, 상기 제2 면부 및 상기 제3 면부와, 상기 오목부 및 상기 피복부를 갖는 상기 제4 면부 및 상기 제5 면부에 대응한 하지 도체층을 형성하는 스텝과, (S2) 상기 하지 도체층의 표면에 적어도 1층의 피복 도체층을 형성하는 스텝을 포함한다.
또한, 본 발명에 관한 세라믹 전자 부품 실장 회로 기판은, 상술한 세라믹 전자 부품이 회로 기판에 실장되어 있다.
본 발명에 관한 세라믹 전자 부품, 세라믹 전자 부품의 제조 방법 및 세라믹 전자 부품 실장 회로 기판에 따르면, 세라믹 전자 부품이 LW 역전 타입이며 부품 본체의 높이 방향 치수를 작게 한 경우라도, 부품 본체에 생길 수 있는 크랙 연장의 현상을 억제할 수 있다.
도 1은, 도 1의 (A)는 본 발명을 적용한 세라믹 전자 부품(적층 세라믹 콘덴서)의 상면도, 도 1의 (B)는 상기 하면도, 도 1의 (C)는 상기 제2 방향 d2의 측면도, 도 1의 (D)는 상기 제1 방향 d1의 측면도이다.
도 2는, 도 2의 (A)는 도 1의 (A)의 S1-S1선 단면도, 도 2의 (B)는 도 1의 (A)의 S2-S2선 단면도이다.
도 3은, 도 3의 (A)는 도 1의 (C)의 확대도, 도 3의 (B)는 도 3의 (A)의 S3-S3선 단면도이다.
도 4는, 도 4의 (A) 및 도 4의 (B)는 외부 전극의 제작 방법예의 설명도이다.
도 5는, 도 1에 도시한 세라믹 전자 부품의 회로 기판에의 실장 방법예의 설명도이다.
도 6은, 도 1의 세라믹 전자 부품에 의해 얻어지는 작용 효과의 설명도이다.
도 7은, 도 7의 (A) 및 도 7의 (B) 각각은 도 1에 도시한 외부 전극의 오목부의 형상 변형예를 도시하는 도면이다.
도 8은, 도 8의 (A) 내지 도 8의 (C)는 도 1에 도시한 외부 전극의 제2 면부 및 제3 면부의 형상 변형예를 도시하는 도면이다.
도 2는, 도 2의 (A)는 도 1의 (A)의 S1-S1선 단면도, 도 2의 (B)는 도 1의 (A)의 S2-S2선 단면도이다.
도 3은, 도 3의 (A)는 도 1의 (C)의 확대도, 도 3의 (B)는 도 3의 (A)의 S3-S3선 단면도이다.
도 4는, 도 4의 (A) 및 도 4의 (B)는 외부 전극의 제작 방법예의 설명도이다.
도 5는, 도 1에 도시한 세라믹 전자 부품의 회로 기판에의 실장 방법예의 설명도이다.
도 6은, 도 1의 세라믹 전자 부품에 의해 얻어지는 작용 효과의 설명도이다.
도 7은, 도 7의 (A) 및 도 7의 (B) 각각은 도 1에 도시한 외부 전극의 오목부의 형상 변형예를 도시하는 도면이다.
도 8은, 도 8의 (A) 내지 도 8의 (C)는 도 1에 도시한 외부 전극의 제2 면부 및 제3 면부의 형상 변형예를 도시하는 도면이다.
이하의 설명에서는, 편의상, 도 1에 도시한 부품 본체(11)의 상대되는 2개의 면의 대향 방향(도 1의 (A), 도 1의 (B) 및 도 1의 (C)의 좌우 방향)을 「제1 방향 d1」, 다른 상대되는 2개의 면의 대향 방향(도 1의 (A) 및 도 1의 (B)의 상하 방향, 도 1의 (D)의 좌우 방향)을 「제2 방향 d2」, 남은 상대되는 2개의 면의 대향 방향(도 1의 (C) 및 도 1의 (D)의 상하 방향)을 「제3 방향 d3」이라고 표기한다.
또한, 각 구성 요소의 제1 방향 d1을 따르는 치수를 「제1 방향 치수 D1[구성 요소의 부호]」, 제2 방향 d2를 따르는 치수를 「제2 방향 치수 D2[구성 요소의 부호]」, 제3 방향 d3을 따르는 치수를 「제3 방향 치수 D3[구성 요소의 부호]」이라고 표기한다. 단, 내부 전극층(11a), 유전체층(11b), 유전체 마진부(11c 및 11d), 외부 전극(12) 등의 설명에 있어서는, 이해 촉진을 도모하기 위해 「두께」라는 용어를 병용한다. 덧붙여서 말하자면, 각 치수로서 예시한 수치는 설계상의 기준 치수를 의미하는 것이며, 제조상의 치수 공차를 포함하는 것은 아니다.
도 1 내지 도 6은, 본 발명을 적층 세라믹 콘덴서에 적용한 세라믹 전자 부품(10)에 관한 것이다. 상기 도면에 도시한 세라믹 전자 부품(10)은, 배경기술에서 설명한 LW 역전 타입에 해당하며 낮은 높이 실장(저실장 높이)에도 대응하고 있고, 직육면체형의 부품 본체(11)의 제1 방향 d1의 단부 각각에 외부 전극(12)을 갖고 있다.
부품 본체(11)의 제1 방향 치수 D1[11]과 제2 방향 치수 D2[11]과 제3 방향 치수 D3[11]은, 제2 방향 치수 D2[11]>제1 방향 치수 D1[11]>제3 방향 치수 D3[11]의 조건을 충족하고 있다. 덧붙여서 말하자면, 부품 본체(11)의 각 모퉁이부(부호 생략)와 각 모서리부(RP)는 약간 둥그스름하게 되어 있다.
또한, 부품 본체(11)는, 직사각형의 복수의 내부 전극층(11a)이 유전체층(11b)을 개재시켜 제3 방향 d3에 적층된 기능부로서의 용량부(부호 생략)를 내장하고 있다. 이 용량부는, 도 2의 (A) 및 도 2의 (B)에 도시한 바와 같이, 제3 방향 d3의 양측에 있는 유전체 마진부(11c)와 제2 방향 d2의 양측에 있는 유전체 마진부(11d)에 의해 둘러싸여 있다.
또한, 복수의 내부 전극층(11a)은, 도 2의 (A)에 도시한 바와 같이, 제1 방향 d1로 교대로 어긋나 있고, 상기 도면 중 위에서 홀수번째 내부 전극층(11a)의 제1 방향 d1의 일단 에지는 한쪽의 외부 전극(12)의 제1 면부(12a)에 접속되고, 상기 도면 중 위에서 짝수번째 내부 전극층(11a)의 제1 방향 d1의 타단 에지는 다른 쪽의 외부 전극(12)의 제1 면부(12a)에 접속되어 있다.
부품 본체(11)의 제3 방향 치수 D3[11]의 범위로서는, 세라믹 전자 부품(10)의 낮은 높이 실장(저실장 높이)을 고려하면, 60 내지 120㎛, 또는 25 내지 60㎛를 예시할 수 있다. 부품 본체(11)의 제1 방향 치수 D1[11]과 제2 방향 치수 D2[11]에는, 세라믹 전자 부품(10)의 낮은 높이 실장(저실장 높이)과의 관계에 있어서 특별한 제한은 없지만, 제3 방향 치수 D3[11]과의 균형에 있어서, 제1 방향 치수 D1[11]의 범위로서는 200 내지 800㎛를, 제2 방향 치수 D2[11]의 범위로서는 400 내지 1600㎛를 예시할 수 있다.
내부 전극층(11a)과 유전체층(11b)의 두께의 범위로서는, 세라믹 전자 부품(10)의 낮은 높이 실장(저실장 높이)을 고려하면, 0.3 내지 4㎛를 예시할 수 있다. 유전체 마진부(11c 및 11d)의 두께의 범위로서는, 세라믹 전자 부품(10)의 낮은 높이 실장(저실장 높이)을 고려하면, 3 내지 30㎛를 예시할 수 있다.
덧붙여서 말하자면, 내부 전극층(11a)의 제1 방향 치수 D1[11a] 및 제2 방향 치수 D2[11a]와 내부 전극층(11a)의 총 층수는, 부품 본체(11)의 외형 치수나 목표 정전 용량값 등에 따라 임의로 변경할 수 있다. 낮은 높이 실장(저실장 높이)에 대응한 세라믹 전자 부품(10)의 목표 정전 용량값의 범위로서는, 0.1 내지 0.3μF, 또는 0.3 내지 1.0μF를 예시할 수 있다.
유전체층(11b)과 유전체 마진부(11c 및 11d)의 주성분으로서는, 티타늄산바륨, 티타늄산스트론튬, 티타늄산칼슘, 티타늄산마그네슘, 지르콘산칼슘, 티타늄산 지르콘산칼슘, 지르콘산바륨, 산화티타늄 등의 유전체 세라믹스를 예시할 수 있다. 내부 전극층(11a)의 주성분으로서는, 니켈, 구리, 팔라듐, 백금, 은, 금, 이들의 합금 등의 금속을 예시할 수 있다.
또한, 유전체층(11b)의 주성분과 유전체 마진부(11c)의 주성분은 상이해도 되고, 유전체층(11b)의 주성분과 제3 방향 d3의 한쪽의 유전체 마진부(11c)의 주성분과 제3 방향 d3의 다른 쪽의 유전체 마진부(11c)의 주성분은 상이해도 된다.
한편, 외부 전극(12)은, 부품 본체(11)의 제1 방향 d1의 1개의 면에 마련된 제1 면부(12a)와, 부품 본체(11)의 제3 방향 d3의 2개의 면의 일부에 마련된 제2 면부(12b) 및 제3 면부(12c)와, 부품 본체(11)의 제2 방향 d2의 2개의 면의 일부에 마련된 제4 면부(12d) 및 제5 면부(12d)를 갖는 5면형이다. 즉, 세라믹 전자 부품(10)은, 제3 방향 d3의 어느 면을 실장면(접속면)으로서 이용할 수 있다. 덧붙여서 말하자면, 제2 면부(12b) 및 제3 면부(12c)를 제3 방향 d3에서 보았을 때의 제1 면부(12a)측의 2개의 모퉁이부(부호 생략)는 약간의 둥그스름(예를 들어 곡률 반경이 10 내지 150㎛의 범위 내에 있는 둥그스름) 또는 당해 둥그스름에 걸맞는 테이퍼를 갖고 있다.
또한, 도 8을 사용하여 나중에 설명하는 바와 같이, 제2 면부(12b) 및 제3 면부(12c)의 단부 에지측의 2개의 모퉁이부의 둥그스름은, 제1 면부(12a)측의 2개의 모퉁이부의 둥그스름보다 크게 하는 것도 가능하다.
제2 면부(12b)의 제1 방향 치수 D1[12b]와, 제3 면부(12c)의 제1 방향 치수 D1[12c]와, 제4 면부(12d)의 제1 방향 치수 D1[12d]의 최댓값과, 제5 면부(12e)의 제1 방향 치수 D1[12e]의 최댓값은, 동일하거나 대략 동일하다.
또한, 도 8을 사용하여 나중에 설명하는 바와 같이, 제2 면부(12b') 및 제3 면부(12c')의 제1 방향 치수 D1[12b'&12c']는, 제4 면부(12d) 및 제5 면부(12e)의 제1 방향 치수 D1[12d&12e]보다 크게 하는 것도 가능하다.
또한, 제4 면부(12d)와 제5 면부(12e) 중 적어도 한쪽의 단부 에지, 바람직하게는 양쪽의 단부 에지에는, 당해 단부 에지로부터 제1 면부(12a)를 향하여 오목한 오목부(12d1 및 12e1)가 마련되고, 당해 오목부(12d1 및 12e1)의 제3 방향 d3의 양측 부분은, 부품 본체(11)의 제2 방향 d2의 2개의 면의 모서리부(RP)를 덮는 피복부(12d2 및 12e2)로 되어 있다.
즉, 제4 면부(12d)는 제2 면부(12b) 및 제3 면부(12c)와 연속되는 것이기 때문에, 당해 연속 개소가 모서리부(RP)를 덮는 피복부(12d2)로 되어 있고, 제5 면부(12e)도 제2 면부(12b) 및 제3 면부(12c)와 연속되는 것이기 때문에, 당해 연속 개소가 모서리부(RP)를 덮는 피복부(12e2)로 되어 있다. 덧붙여서 말하자면, 오목부(12d1 및 12e1)를 제2 방향 d2에서 보았을 때의 형태는 직사각 형상이다.
또한, 도 7을 사용하여 나중에 설명하는 바와 같이, 오목부(12d3 및 12e3)와 오목부(12d5 및 12e5)를 제2 방향 d2에서 보았을 때의 형태는, V자형이나 U자형으로 하는 것도 가능하다.
또한, 오목부(12d1)는 바람직하게는 제4 면부(12d)의 단부 에지의 제3 방향 d3의 중앙에 마련되고, 오목부(12e)는 바람직하게는 제5 면부(12e)의 단부 에지의 제3 방향 d3의 중앙에 마련되어 있다. 제3 방향 d3의 중앙에 마련하는 것이 바람직한 이유는, 오목부(12d1)의 제3 방향 d3의 양측에 존재하는 피복부(12d2)의 제3 방향 치수 D3[12d2]를 최대한 동일하게 하고, 오목부(12e1)의 제3 방향 d3의 양측에 존재하는 피복부(12e2)의 제3 방향 치수 D3[12e2]를 최대한 동일하게 하는 데 있다.
제2 면부(12b)와 제3 면부(12c)와 제4 면부(12d)와 제5 면부(12e)의 제1 방향 치수 D1[12b, 12c, 12d&12e]의 범위로서는, 부품 본체(11)의 제1 방향 치수 D1[11]의 1/10 내지 4/10를 예시할 수 있다.
세라믹 전자 부품(10)을 회로 기판(CB)에 실장하는 경우(도 5를 참조), 제2 면부(12b) 또는 제3 면부(12c)는 회로 기판(CB)의 도체 패드(CBa)와 마주 향하는 부분으로 되기 때문에, 당해 제2 면부(12b) 및 제3 면부(12c)의 제1 방향 치수 D1[12b&12c]는 최소 50㎛를 확보하는 것이 바람직하다. 또한, 실장 시의 납땜 과정에서 제2 면부(12b) 상호 또는 제3 면부(12c) 상호가 땜납(SOL)에 의해 단락되는 것을 회피하기 위해, 제2 면부(12b)의 제1 방향의 상호간 거리와 제3 면부(12c)의 제1 방향의 상호간 거리는 최소 100㎛를 확보하는 것이 바람직하다.
오목부(12d1 및 12e1)의 제1 방향 치수 D1[12d1&12e1]의 범위로서는, 제4 면부(12d) 및 제5 면부(12e)의 제1 방향 치수 D1[12d&12e]의 5 내지 95％를 예시할 수 있다. 오목부(12d1 및 12e1)의 제1 방향 치수 D1[12d1&12e1]을 제4 면부(12d) 및 제5 면부(12e)의 제1 방향 치수 D1[12d&12e]의 5％보다 작게 하면 후술하는 작용 효과(크랙 연장의 억제)를 얻기 어려워지고, 95％보다 크게 하면 오목부(12d1 및 12e1)의 면적 비율이 커져 제4 면부(12d) 및 제5 면부(12e)에 소기의 강도를 얻기 어려워진다.
크랙 연장의 억제를 중시한다면, 오목부(12d1 및 12e1)의 제1 방향 치수 D1[12d1&12e1]의 범위로서는, 제4 면부(12d) 및 제5 면부(12e)의 제1 방향 치수 D1[12d&12e]의 5 내지 15％보다 15 내지 65％ 쪽이 바람직하고, 15 내지 65％보다 65 내지 95％ 쪽이 바람직하다.
오목부(12d1 및 12e1)의 개방단의 제3 방향 치수 D3[12d1&12e1]의 범위는, 제4 면부(12d)와 제5 면부(12e)의 제3 방향 치수 D3[12d&12e]보다 작으면, 바꾸어 말하면, 오목부(12d1 및 12e1)의 제3 방향 d3의 양측에 피복부(12d2 및 12e2)가 존재하고 있다면, 특별한 제한은 없다. 또한, 오목부(12d1 및 12e1)의 개방단과 맞닿음부의 사이의 제1 방향 중앙 위치에 있어서의 제3 방향 치수는, 제4 면부(12d) 및 제5 면부(12e)의 제3 방향 치수의 40 내지 95％가 바람직하고, 50 내지 85％가 보다 바람직하다.
외부 전극(12)의 제1 면부(12a)와 제2 면부(12b)와 제3 면부(12c)와 제4 면부(12d)와 제5 면부(12e)의 두께의 범위로서는, 세라믹 전자 부품(10)의 낮은 높이 실장(저실장 높이)을 고려하면, 10 내지 18㎛, 또는 2 내지 10㎛를 예시할 수 있다.
또한, 외부 전극(12)은, 하지 도체층과, 하지 도체층의 표면을 덮는 적어도 1층의 피복 도체층을 갖는 다층 구성이다. 피복 도체층의 층수에 특별한 제한은 없지만, 외부 전극(12)의 각 면부(12a 내지 12e)의 두께와의 균형에 있어서, 1 내지 4층을 예시할 수 있다. 외부 전극(12)의 주성분에 대해서는, 층 구성 및 형성 방법을 포함하여 후술하는 제조 방법예에 있어서 설명한다.
여기서, 상술한 세라믹 전자 부품(10)의 바람직한 제조 방법예, 특히 외부 전극(12)의 바람직한 제작 방법예에 대하여 설명한다.
세라믹 전자 부품(10)은, 주로,
ㆍ부품 본체(11)를 제작하는 공정
ㆍ부품 본체(11)의 제1 방향 d1의 단부 각각에 외부 전극(12)을 제작하는 공정
을 거쳐 제조된다.
부품 본체(11)를 제작하는 공정은, 내부 전극층 패턴이 형성되어 있지 않은 세라믹 그린 시트와, 내부 전극층 패턴이 형성되어 있는 세라믹 그린 시트를 적절하게 적층하고 열압착하여 복수개 취하는 것이 가능한 미소성 적층 시트를 형성하는 스텝과, 당해 미소성 적층 시트를 분단하여 부품 본체(11)에 대응하는 미소성 칩을 형성하는 스텝과, 당해 미소성 칩을 연마하는 스텝과, 당해 미소성 칩을 세라믹 재료 및 금속 재료에 따른 분위기 및 온도 프로파일에서 소성하는 스텝을 포함하고 있다.
외부 전극(12)을 제작하는 공정은, 부품 본체의 표면에 하지 도체층을 형성하는 스텝과, 하지 도체층의 표면에 적어도 1층의 피복 도체층을 형성하는 스텝을 포함하고 있다. 피복 도체층이 2층 이상인 경우에는, 1층째 피복 도체층을 하지 도체층의 표면에 형성하고, 2층째 이후의 피복 도체층을 그 전에 형성된 피복 도체층의 표면에 순차적으로 형성한다.
도 4(내부 전극층(11a)은 도시 생략)를 사용하여 외부 전극(12)이 4층 구성인 경우를 예로서 상세하게 설명하면, 우선, 부품 본체(11)의 표면에, 제1 면부(12a)와 제2 면부(12b)와 제3 면부(12c)와 제4 면부(12d)와 제5 면부(12e)에 대응한 형태의 하지 도체층(CF1)을 형성한다. 이 하지 도체층(CF1)의 오목부(CF1a)를 제2 방향 d2에서 보았을 때의 형태는, 제4 면부(12d)와 제5 면부(12e)의 오목부(12d1 및 12e1)보다 한 사이즈 작다. 그리고, 하지 도체층(CF1)의 표면에 제1 피복 도체층(CF2)을 형성하고, 제1 피복 도체층(CF2)의 표면에 제2 피복 도체층(CF3)을 형성하고, 제2 피복 도체층(CF3)의 표면에 제3 피복 도체층(CF4)을 형성한다.
하지 도체층(CF1)과 각 피복 도체층(CF2 내지 CF4)의 형성에는, 금속 분말과 유기 용제와 합성 수지 바인더를 적어도 함유하는 금속 페이스트를 스크린 인쇄법이나 침지법 등의 방법에 의해 도포하여 건조한 후에 베이킹하는 소위 베이킹법과, 스퍼터링이나 진공 증착 등의 건식 도금법과, 전해 도금이나 무전해 도금 등의 습식 도금법을 선택적으로 채용하는 것이 가능하다. 외부 전극(12)의 각 면부(12a 내지 12e)의 두께, 특히 제2 면부(12b) 및 제3 면부(12c)의 두께와의 균형으로부터 보자면, 하지 도체층(CF1)을 베이킹법과 스퍼터링의 병용, 또는 스퍼터링에 의해 형성하고, 양산성을 고려하여 각 피복 도체층(CF2 내지 CF4)을 전해 도금에 의해 형성하는 것이 바람직하다.
하지 도체층(CF1)을 베이킹법과 스퍼터링의 병용에 의해 형성하는 경우, 베이킹막과 스퍼터링막의 주성분으로서는, 구리, 니켈, 은, 금, 백금, 팔라듐, 주석, 크롬, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 이들의 합금 등의 금속을 예시할 수 있다.
하지 도체층(CF1)을 베이킹법과 스퍼터링의 병용에 의해 형성할 때에는, 우선, 부품 본체(11)의 제1 방향 d1의 1개의 면에 그 외주 부분이 제2 방향 d2의 2개의 면과 제3 방향 d3의 2개의 면으로 약간 돌아 들어가는 베이킹막을 형성하고, 계속해서 부품 본체(11)의 제2 방향 d2의 2개의 면과 제3 방향 d3의 2개의 면에 당해 베이킹막과 연속되고, 또한 도 4의 (A)에 도시한 오목부(CF1a)를 갖는 스퍼터링막을 형성하여, 이것을 하지 도체층(CF1)으로 한다. 1회의 스퍼터링에 의해 소기의 스퍼터링막을 형성하기 어려운 경우에는, 부품 본체(11)의 방향을 바꾸거나 하여 2회 이상의 스퍼터링을 행하도록 해도 된다.
한편, 하지 도체층(CF1)을 스퍼터링에 의해 형성하는 경우, 스퍼터링막의 주성분으로서는, 상기와 마찬가지의 금속을 예시할 수 있다.
하지 도체층(CF1)을 스퍼터링에 의해 형성할 때에는, 부품 본체(11)의 제1 방향 d1의 1개의 면과 제2 방향 d2의 2개의 면과 제3 방향 d3의 2개의 면에, 도 4의 (A)에 도시한 오목부(CF1a)로 되는 스퍼터링막을 형성하고, 이것을 하지 도체층(CF1)으로 한다. 1회의 스퍼터링에 의해 소기의 스퍼터링막을 형성하기 어려운 경우에는, 부품 본체(11)의 방향을 바꾸거나 하여 2회 이상의 스퍼터링을 행하도록 해도 된다.
하지 도체층(CF1)을 베이킹법과 스퍼터링의 병용에 의해 형성하는 경우와, 하지 도체층(CF1)을 스퍼터링에 의해 형성하는 경우에 눈에 띄는 우열은 없지만, 굳이 말하자면, 전자의 경우에는 하지 도체층(CF1)이 베이킹막을 포함함으로써 당해 하지 도체층(CF1)의 부품 본체(11)에 대한 밀착력을 높일 수 있다. 한편, 후자의 경우에는, 하지 도체층(CF1)의 형성을 스퍼터링에 의해서만 행할 수 있기 때문에, 공정수 삭감에 공헌할 수 있다.
각 피복 도체층(CF2 내지 CF4)을 전해 도금에 의해 형성하는 경우, 각 피복 도체층(CF2 내지 CF4)의 주성분으로서는, 하지 도체층(CF1)과 동일한 것을 예시할 수 있지만, 상호 밀착성을 고려한 후에, 제1 피복 도체층(CF2)의 주성분을 하지 도체층(CF1)의 주성분과 상이하게 하고, 제2 피복 도체층(CF3)의 주성분을 제1 피복 도체층(CF2)의 주성분과 상이하게 하고, 제3 피복 도체층(CF3)의 주성분을 제2 피복 도체층(CF2)의 주성분과 상이하게 해도 된다.
이 일례로서는, 하지 도체층(CF1)의 주성분을 니켈로 하고, 제1 피복 도체층(CF2)의 주성분을 구리로 하고, 제2 피복 도체층(CF3)의 주성분을 니켈로 하고, 제3 피복 도체층(CF4)의 주성분을 주석으로 하는 조합을 들 수 있다.
외부 전극(12)이, 상기 4층 구성과 상이한 2층 구성, 3층 구성, 5층 구성인 경우에도, 하지 도체층과 피복 도체층의 형성 방법 및 주성분은, 상기 4층 구성의 경우와 마찬가지이다. 외부 전극(12)을 땜납(SOL)을 사용하여 회로 기판(CB)의 도체 패드(CBa)에 접속하는 경우(도 5를 참조), 2 내지 5층 구성의 외부 전극(12)의 가장 외측의 피복 도체층의 주성분을 땜납과 친화성이 좋은 주석으로 하는 것이 바람직하다.
전술한 세라믹 전자 부품(10)을 회로 기판(CB)에 실장할 때에는, 도 5(세라믹 전자 부품(10)의 제3 방향 d3의 도면 중 하면을 실장면으로서 이용한 경우)에 도시한 바와 같이, 회로 기판(CB)에 마련된 외부 전극(12) 대응의 도체 패드(CBa)에 땜납 페이스트를 인쇄 등에 의해 도포하고, 당해 땜납 페이스트에 외부 전극(12)의 제3 면부(12c)가 접촉하도록 세라믹 전자 부품(10)을 탑재한다. 그리고, 세라믹 전자 부품(10)이 탑재된 후의 회로 기판(CB)을 리플로우로(도시 생략)에 투입하고, 예열 스텝, 본가열 스텝, 냉각 스텝을 거쳐 외부 전극(12)을 땜납(SOL)을 통하여 도체 패드(CBa)에 접속한다.
회로 기판(CB)에 실장된 전술한 세라믹 전자 부품(10)에는, 도 6에 도시한 바와 같이, 열팽창 수축이나 외력 부가 등에 기초하는 회로 기판(CB)의 휨(동 도면 중의 2점 쇄선을 참조) 등을 원인으로 하여, 세라믹 전자 부품(10)에 당해 세라믹 전자 부품(10)을 제1 방향 d1과 교차하는 방향으로 구부리는 외력이 가해지면, 세라믹 전자 부품(10)의 동 도면 중에 △ 표시로 나타낸 개소에 응력이 집중한다.
상기 응력 집중은 일반적으로 크랙 발생의 원인이 될 수 있지만, 외부 전극(12)의 제4 면부(12d) 및 제5 면부(12e) 중 적어도 한쪽의 단부 에지, 바람직하게는 양쪽의 단부 에지에, 당해 단부 에지로부터 제1 면부(12a)를 향하여 오목한 오목부(12d1 및 12e1)가 마련되어 있기 때문에, 도 6에 △ 표시로 나타낸 개소에 상기 응력 집중이 생겨도, 당해 응력의 제3 방향 d3의 전달을 오목부(12d1 및 12e1)에 의해 분산시키는 것이 가능하게 된다. 그 때문에, 부품 본체(11)의 제2 방향 d2의 2개의 면에 있어서 제3 방향 d3으로 곧바로 크랙이 연장되는 소위 크랙 연장의 현상은 생기기 어렵다.
또한, 외부 전극(12)의 제4 면부(12d) 및 제5 면부(12e) 중 적어도 한쪽의 단부 에지, 바람직하게는 양쪽의 단부 에지에 오목부(12d1 및 12e1)가 있는 경우, 전술한 납땜 과정에서 용융 땜납은 제4 면부(12d) 및 제5 면부(12e)의 피복부(12d2 및 12e2)의 표면에 젖어 올라가기는 하지만, 당해 젖어 올라감은 오목부(12d1 및 12e1)에 의해 차단될 가능성이 높아진다. 즉, 젖어 올라감이 차단된 경우, 도 5에 도시한 바와 같이, 외부 전극(12)의 제4 면부(12d) 및 제5 면부(12e)의 표면에는 오목부(12d1 및 12e1)를 피하여 땜납(SOL)이 부착된 양태로 되기 때문에, 이 양태에 의해, 상기 도 6에 △ 표시로 나타낸 개소에 집중한 응력의 제3 방향 d3의 전달을 완화하여, 상기 크랙 연장의 현상을 한층 더 생기기 어렵게 할 수 있다.
게다가, 외부 전극(12)의 제4 면부(12d) 및 제5 면부(12e) 중 적어도 한쪽의 단부 에지, 바람직하게는 양쪽의 단부 에지에 오목부(12d1 및 12e1)가 있는 경우, 전술한 납땜 과정에서 땜납(SOL)이 제4 면부(12d)의 상호간 또는 제5 면부(12e)의 상호간에 브리지하여 양자가 도통하는 것을 오목부(12d1 및 12e1)에 의해 회피할 수 있을 가능성이 높아짐과 함께, 마이그레이션에 기초하여 양자가 도통하는 것을 오목부(12d1 및 12e1)에 의해 회피할 수 있을 가능성도 높아진다.
또한, 외부 전극(12)의 제4 면부(12d) 및 제5 면부(12e) 중 적어도 한쪽의 단부 에지, 바람직하게는 양쪽의 단부 에지에 오목부(12d1 및 12e1)가 있는 경우, 그 제3 방향 d3의 양측에는 부품 본체(11)의 제2 방향 d2의 2개의 면의 모서리부(RP)를 당해 모서리부(RP)를 따라 덮는 피복부(12d2 및 12e2)가 존재하기 때문에, 피복부(12d2 및 12e2)가 없는 경우에 비하여, 세라믹 전자 부품(10)의 유통 과정이나 실장 과정 등에 있어서 부품 본체(11)의 제2 방향의 2개의 면의 모서리부(RP)에 절결이 생기는 것을 억제할 수 있다.
도 7은, 전술한 세라믹 전자 부품(10)의 외부 전극(12)의 제4 면부(12d) 및 제5 면부(12e)에 마련된 오목부(12d1 및 12e1)의 형상 변형예를 도시한다. 도 7의 (A)에 도시한 오목부(12d3 및 12e3)를 제2 방향 d2에서 보았을 때의 형태는 V자형이며, 당해 V자형에 수반하여 제3 방향 d3의 양측에 있는 피복부(12d4 및 12e4)의 형태도 다소 변화하고 있다. 또한 V자형을 환언하면 오목부에 있어서, 그 개방단으로부터 제1 방향의 단부를 향하는 2개의 직선이 형성하는 각도가 90도 미만이라고 하는 것이다. 또한, 도 7의 (B)에 도시한 오목부(12d5 및 12e5)를 제2 방향 d2에서 보았을 때의 형태는 U자형이며, 당해 U자형에 수반하여 제3 방향 d3의 양측에 있는 피복부(12d6 및 12e6)의 형태도 다소 변화하고 있다. 또한 U자형을 환언하면 오목부에 있어서, 그 맞닿음부가 곡선형으로 형성되어 있다고 하는 것이다.
전술한 세라믹 전자 부품(10)의 외부 전극(12)의 제4 면부(12d) 및 제5 면부(12e)에 마련된 직사각 형상의 오목부(12d1 및 12e1)를, 도 7의 (A)에 도시한 V자형의 오목부(12d3 및 12e3)로 바꾼 경우, 또한 도 7의 (B)에 도시한 U자형의 오목부(12d5 및 12e5)로 바꾼 경우라도, 전술과 마찬가지의 작용 효과를 얻을 수 있다.
도 8은, 전술한 세라믹 전자 부품(10)의 외부 전극(12)의 제2 면부(12b) 및 제3 면부(12c)의 형상 변형예를 도시한다. 도 8에 도시한 제2 면부(12b') 및 제3 면부(12c')의 제1 방향 치수 D1[12b'&12c']는, 제4 면부(12d) 및 제5 면부(12e)의 제1 방향 치수 D1[12d&12e]보다 크다. 제1 방향 치수 D1[12b'&12c']에서 제1 방향 치수 D1[12d&12e]를 뺀 값의 범위, 즉 제2 면부(12b')의 돌출 부분(12b1) 및 제3 면부(12c')의 돌출 부분(12c1)의 제1 방향 치수 D1[12b1&12c1]의 범위로서는, 제4 면부(12d) 및 제5 면부(12e)의 제1 방향 치수 D1[12d&12e]의 1/20 내지 1/2를 예시할 수 있다.
또한, 제2 면부(12b') 및 제3 면부(12c')의 제1 방향 치수 D1[12b'&12c']를, 제4 면부(12d) 및 제5 면부(12e)의 제1 방향 치수 D1[12d&12e]보다 크게 한 경우, 제2 면부(12b') 및 제3 면부(12c')의 단부 에지측의 2개의 모퉁이부(부호 생략)의 둥그스름을 제1 면부(12a)측의 2개의 모퉁이부(부호 생략)의 둥그스름보다 크게 하는 것도 가능하게 된다.
전술한 세라믹 전자 부품(10)의 외부 전극(12)의 제2 면부(12b) 및 제3 면부(12c)를, 도 8에 도시한 제2 면부(12b') 및 제3 면부(12c')로 바꾼 경우라도, 전술과 마찬가지의 작용 효과를 얻을 수 있다.
이상, 본 발명을 적층 세라믹 콘덴서에 적용한 세라믹 전자 부품(10)에 대하여 설명하였지만, 본 발명은 적층 세라믹 콘덴서 이외의 세라믹 전자 부품, 예를 들어 적층 세라믹 배리스터나 적층 세라믹 인덕터 등에도 적용할 수 있다. 즉, 배경기술에서 설명한 LW 역전 타입에 해당하며 낮은 높이 실장(저실장 높이)에도 대응한 세라믹 전자 부품이라면, 본 발명을 적용하여 전술과 마찬가지의 작용 효과를 얻는 것이 가능하다.
10: 세라믹 전자 부품
11: 부품 본체
12: 외부 전극
12a: 제1 면부
12b, 12b': 제2 면부
12c, 12c': 제3 면부
12d: 제4 면부
12d1, 12d3, 12d5: 오목부
12d2, 12d4, 12d6: 피복부
12e: 제5 면부
12e1, 12e3, 12e5: 오목부
12e2, 12e4, 12e6: 피복부
11: 부품 본체
12: 외부 전극
12a: 제1 면부
12b, 12b': 제2 면부
12c, 12c': 제3 면부
12d: 제4 면부
12d1, 12d3, 12d5: 오목부
12d2, 12d4, 12d6: 피복부
12e: 제5 면부
12e1, 12e3, 12e5: 오목부
12e2, 12e4, 12e6: 피복부
Claims (19)
- 직육면체형의 부품 본체의 상대되는 단부 각각에 외부 전극을 갖는 세라믹 전자 부품이며,
상기 부품 본체의 상대되는 2개의 면의 대향 방향을 제1 방향, 다른 상대되는 2개의 면의 대향 방향을 제2 방향, 남은 상대되는 2개의 면의 대향 방향을 제3 방향이라고 하고, 각 방향을 따르는 치수를 각각 제1 방향 치수, 제2 방향 치수, 제3 방향 치수라고 하였을 때,
상기 부품 본체의 제1 방향 치수와 제2 방향 치수와 제3 방향 치수는, 제2 방향 치수>제1 방향 치수>제3 방향 치수의 조건을 충족하고,
상기 외부 전극은, 상기 부품 본체의 제1 방향의 1개의 면에 마련된 제1 면부와, 상기 부품 본체의 제3 방향의 2개의 면의 일부에 마련된 제2 면부 및 제3 면부와, 상기 부품 본체의 제2 방향의 2개의 면의 일부에 마련된 제4 면부 및 제5 면부를 갖는 5면형이고,
상기 외부 전극의 상기 제4 면부 및 상기 제5 면부 중 적어도 한쪽의 단부 에지에는, 당해 단부 에지로부터 상기 제1 면부를 향하여 오목한 오목부가 마련되고, 당해 오목부의 제3 방향의 양측 부분은, 상기 부품 본체의 제2 방향의 2개의 면의 모서리부를 덮는 피복부로 되어 있는,
세라믹 전자 부품. - 제1항에 있어서,
상기 오목부는, 상기 제4 면부 및 상기 제5 면부의 단부 에지의 제3 방향의 중앙에 마련되어 있는,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 오목부의 제1 방향 치수는, 상기 제4 면부 및 상기 제5 면부의 제1 방향 치수의 5 내지 15％의 범위 내에 있는,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 오목부의 제1 방향 치수는, 상기 제4 면부 및 상기 제5 면부의 제1 방향 치수의 15 내지 65％의 범위 내에 있는,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 오목부의 제1 방향 치수는, 상기 제4 면부 및 상기 제5 면부의 제1 방향 치수의 65 내지 95％의 범위 내에 있는,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 오목부의 개방단의 제3 방향 치수는, 상기 제4 면부 및 상기 제5 면부의 제3 방향 치수보다 작은,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 오목부를 제2 방향에서 보았을 때의 형태는 직사각 형상인,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 오목부를 제2 방향에서 보았을 때의 형태는 V자형인,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 오목부를 제2 방향에서 보았을 때의 형태는 U자형인,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 부품 본체의 제3 방향 치수는, 60 내지 120㎛의 범위 내에 있는,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 부품 본체의 제3 방향 치수는, 25 내지 60㎛의 범위 내에 있는,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 제2 면부 및 제3 면부의 제1 방향 치수는, 상기 제4 면부 및 상기 제5 면부의 제1 방향 치수보다 큰,
세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 세라믹 전자 부품은, 적층 세라믹 콘덴서인,
세라믹 전자 부품. - 제13항에 있어서,
상기 세라믹 콘덴서의 정전 용량값은, 0.1 내지 0.3μF의 범위 내에 있는,
세라믹 전자 부품. - 제13항에 있어서,
상기 세라믹 콘덴서의 정전 용량값은, 0.3 내지 1.0μF의 범위 내에 있는,
세라믹 전자 부품. - 제1항 또는 제2항에 기재된 세라믹 전자 부품의 제조 방법이며,
상기 외부 전극의 제작 공정은, (S1) 상기 부품 본체의 표면에, 상기 제1 면부와, 상기 제2 면부 및 상기 제3 면부와, 상기 오목부 및 상기 피복부를 갖는 상기 제4 면부 및 상기 제5 면부에 대응한 하지 도체층을 형성하는 스텝과, (S2) 상기 하지 도체층의 표면에 적어도 1층의 피복 도체층을 형성하는 스텝을 포함하는,
세라믹 전자 부품의 제조 방법. - 제16항에 있어서,
상기 피복 도체층의 층수는 2층 이상이며, 2층째 이후의 상기 피복 도체층은 그 전에 형성된 상기 피복 도체층의 표면에 순차적으로 형성되는,
세라믹 전자 부품의 제조 방법. - 제1항 또는 제2항에 기재된 세라믹 전자 부품이 회로 기판에 실장되어 있는,
세라믹 전자 부품 실장 회로 기판. - 제18항에 있어서,
상기 외부 전극이 땜납을 사용하여 상기 회로 기판의 도체 패드에 접속되어 있는,
세라믹 전자 부품 실장 회로 기판.
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