KR101412822B1 - 외부전극용 전도성 페이스트, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 전도성 금속 분말 100 중량부; 베이스 수지 5 내지 30 중량부; 및 구형의 가교된 고분자 0.5 내지 10 중량부; 를 포함하는 외부전극용 전도성 페이스트와 이를 적용한 적층 세라믹 전자부품 및 그 제조 방법을 제공한다.
Description
본 발명은 적층 세라믹 전자부품의 휨강도 특성을 개선하기 위한 외부전극용 전도성 페이스트, 이를 적용한 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체 층, 유전체 층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체 층 및 내부전극층의 두께를 얇게 하여 많은 수의 유전체 층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부전극 역시 박층화되고 있다.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
고신뢰성에서 문제가 되는 요소는 외부 충격에 의한 크랙발생 등이 있으며 이를 해결하기 위한 수단으로 외부전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침두를 막아 신뢰성을 향상시키고 있다.
그러나, 전장 및 고압품과 같은 특수사양의 제품군에 적용하기 위해서는 현재보다 큰 신뢰성을 가지는 적층 세라믹 전자부품이 필요한 실정이며, 이에 따라 외부전극 역시 현재보다 높은 수준의 휨강도 특성이 요구되고 있다.
본 발명은 적층 세라믹 전자부품의 휨강도 특성을 개선하기 위한 외부전극용 전도성 페이스트, 이를 적용한 적층 세라믹 전자부품 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시형태는 전도성 금속 분말 100 중량부; 베이스 수지 5 내지 30 중량부; 및 구형의 가교된 고분자 0.5 내지 10 중량부; 를 포함하는 외부전극용 전도성 페이스트를 제공한다.
상기 구형의 가교된 고분자의 평균 입경은 0.05μm 내지 50μm일 수 있다.
상기 구형의 가교된 고분자는 탄성 및 250℃ 이상에서 내열성을 가질 수 있으며, 고무, 폴리스티렌계, 아크릴계, 실리콘계, 에폭시계로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
상기 전도성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 유전체 층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극; 상기 제1 내부전극과 전기적으로 연결된 제1 전극층 및 상기 제2 내부전극과 전기적으로 연결된 제2 전극층; 및 상기 제1 전극층 상에 형성되는 제1 전도성 수지층 및 상기 제2 전극층 상에 형성되는 제2 전도성 수지층; 을 포함하며, 상기 제1 및 제2 전도성 수지층은 전도성 금속 분말 100 중량부, 베이스 수지 5 내지 30 중량부 및 구형의 가교된 고분자 0.5 내지 10 중량부를 포함하는 적층 세라믹 전자부품을 제공한다.
상기 구형의 가교된 고분자의 평균 입경은 0.05μm 내지 50μm일 수 있다.
나아가 상기 구형의 가교된 고분자의 평균 입경은 0.05μm 이상 전도성 수지층 두께의 1/2 이하일 수 있고, 상기 전도성 수지층의 두께는 3μm 내지 100μm일 수 있다.
상기 구형의 가교된 고분자는 탄성 및 250℃ 이상에서 내열성을 가질 수 있으며, 고무, 폴리스티렌계, 아크릴계, 실리콘계, 에폭시계로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
상기 전도성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체; 상기 내부전극과 전기적으로 연결된 전극층; 및 상기 전극층 상에 형성되며 전도성 금속 분말 100 중량부, 베이스 수지 5 내지 30 중량부 및 구형의 가교된 고분자 0.5 내지 10 중량부를 포함하는 전도성 수지층; 을 포함하며, 상기 구형의 가교된 고분자는 평균 입경이 0.05μm 이상 상기 전도성 수지층 두께의 1/2 이하이고, 상기 전도성 수지층의 두께는 3μm 내지 100μm인 적층 세라믹 전자부품을 제공한다.
본 발명의 또 다른 실시형태는 유전체 층 및 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 전극층을 형성하는 단계; 가교 가능한 물질을 경화시켜 구형의 가교된 고분자를 마련하는 단계; 전도성 금속 분말 100 중량부, 베이스 수지 5 내지 30 중량부 및 상기 구형의 가교된 고분자 0.5 내지 10 중량부를 혼합하여 외부전극용 전도성 페이스트를 마련하는 단계; 및 상기 제1 및 제2 전극층 상에 상기 외부전극용 전도성 페이스트를 도포한 후 경화시켜 제1 및 제2 전도성 수지층을 형성하는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 구형의 가교된 고분자는 평균 입경이 0.05μm 내지 50μm일 수 있으며, 250℃ 이상에서 내열성을 가지는 것을 특징으로 할 수 있다.
본 발명에 의하면, 적층 세라믹 전자부품의 휨강도 특성 개선할 수 있는 외부전극용 페이스트, 이를 적용한 적층 세라믹 전자 부품을 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 외부전극 페이스트의 미세구조를 나타내는 SEM(Scanning Electron Microscope) 사진이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 3은 본 발명의 일 실시형태에 따른 도 1의 A-A' 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터와 비교예의 적층 세라믹 커패시터의 휨크랙 깊이에 따른 용량변화 불량을 검출하는 실험결과를 나타내는 그래프이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 3은 본 발명의 일 실시형태에 따른 도 1의 A-A' 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터와 비교예의 적층 세라믹 커패시터의 휨크랙 깊이에 따른 용량변화 불량을 검출하는 실험결과를 나타내는 그래프이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 외부전극 페이스트의 미세구조를 나타내는 SEM(Scanning Electron Microscope) 사진이다.
본 발명의 일 실시형태에 따른 외부전극용 전도성 페이스트는 전도성 금속(2) 분말; 베이스 수지(3); 및 구형의 가교된 고분자(1)를 포함할 수 있으며, 각각은 전도성 금속(2) 분말 100 중량부에 대하여, 베이스 수지(3) 5 내지 30 중량부 및 구형의 가교된 고분자(1) 0.5 내지 10 중량부의 함량비로 포함될 수 있다.
도 2 및 도 3 은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내며, 각각 사시도 및 도 1의 A-A'단면도에 해당한다.
본 발명의 다른 실시형태는 유전체 층(11)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체 층(11)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21,22); 상기 제1 내부전극(21)과 전기적으로 연결된 제1 전극층(31a) 및 상기 제2 내부전극(22)과 전기적으로 연결된 제2 전극층(32a); 및 상기 제1 전극층(31a) 상에 형성되는 제1 전도성 수지층(31b) 및 상기 제2 전극층(32b) 상에 형성되는 제2 전도성 수지층(32b); 을 포함하며, 상기 제1 및 제2 전도성 수지층(31b, 32b)은 전도성 금속(2) 분말 100 중량부, 베이스 수지(3) 5 내지 30 중량부 및 구형의 가교된 고분자(1) 0.5 내지 10 중량부를 포함하는 적층 세라믹 전자부품을 제공한다.
상기 제1 및 제2 전도성 수지층(31b,32b)은 상기 본 발명의 일 실시형태에 따른 외부전극용 전도성 페이스트를 적용하여 형성되는 것이므로, 이하에서 함께 설명하도록 한다.
상기 베이스 수지(3)는 접합성 및 충격흡수성을 가지고, 전도성 금속(2) 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
상기 베이스 수지(3)의 함량이 5 중량부 미만인 경우, 수지 부족으로 페이스트 제조 작업이 어렵고 상안정성이 떨어져 상분리나 점도 경시변화를 유발할 수 있으며 금속의 분산성이 떨어져 충진율이 떨어지고 이로 인한 치밀도 저하를 유발할 수 있다. 베이스 수지(3)의 함량이 30 중량부를 초과하는 경우 수지 함량 과다로 금속간 접촉성이 떨어져 비저항이 증가하며 표면 부분의 수지 면적이 증가하여 전도성 수지층(31b,32b)을 형성한 후 도금층 형성 시, 미도금 문제가 발생할 수 있다
상기 구형의 가교된 고분자(1)의 함량이 0.5 중량부 미만인 경우 휨크랙 특성 향상의 효과가 발현되지 않으며, 10 중량부를 초과하는 경우, 전도성 수지층(31b,32b) 상부에 도금층 형성시 미도금 불량이나 고착강도 저하가 나타나게 된다.
상기 구형의 가교된 고분자(1)의 평균 입경은 0.05μm 내지 50μm일 수 있다. 가교된 고분자를 구형의 형태로 합성하는 경우, 나노 크기의 입자를 용이하게 제작할 수 있다. 구형의 가교된 고분자(1)의 평균 입경이 0.05μm 미만인 경우, 입자의 크기가 지나치게 작아져 충격흡수 역할을 충분히 수행할 수 없으며, 50μm를 초과하는 경우 전도성 수지층(31b,32b)에 포함된 전도성 금속(2) 분말의 네킹(necking)을 방해하여 전도성이 확보되지 않거나 미도금을 유발할 수 있다.
좀 더 구체적으로 상기 구형의 가교된 고분자(1)의 평균 입경은 0.05μm 이상 전도성 수지층(31b,32b) 두께의 1/2 이하일 수 있고, 상기 전도성 수지층(31b,32b)의 두께는 3μm 내지 100μm일 수 있다. 상기 구형의 가교된 고분자(1)의 평균 입경이 전도성 수지층(31b,32b) 두께의 1/2를 초과하는 경우 전도성 수지층(31b,32b) 상부에 도금층 형성시 미도금 불량이 발생하게 된다.
상기 구형의 가교된 고분자(1)는 탄성 및 250℃ 이상에서 내열성을 가지는 물질로 형성될 수 있다. 특히 전도성 페이스트를 도포한 뒤 열처리를 거쳐 전도성 수지층(31b,32b)을 형성하기 때문에 고온에서 내열성을 가질 것이 요구된다. 상기 구형의 가교된 고분자(1)는 이에 제한되는 것은 아니나, 고무, 폴리스티렌계, 아크릴계, 실리콘계, 에폭시계로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
상기 전도성 금속(2)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며 이에 제한되는 것은 아니다.
상기 유전체 층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 또한 상기 유전체 층(11)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 내부전극(21,22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다.
상기 제1 및 제2 전극층(31a,32a)을 형성하는 재료는 내부전극(21,22)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 유전체 층(11) 및 내부전극(21,22)을 포함하는 세라믹 본체(10); 상기 내부전극(21,22)과 전기적으로 연결된 전극층(31a,32a); 및 상기 전극층(31a,32a) 상에 형성되며 전도성 금속(2) 분말 100 중량부, 베이스 수지(3) 5 내지 30 중량부 및 구형의 가교된 고분자(1) 0.5 내지 10 중량부를 포함하는 전도성 수지층(31b,32b); 을 포함하며, 상기 구형의 가교된 고분자(1)는 평균 입경이 0.05μm 이상 상기 전도성 수지층(31b,32b) 두께의 1/2 이하이고, 상기 전도성 수지층(31b,32b)의 두께는 3μm 내지 100μm인 적층 세라믹 전자부품을 제공한다.
본 발명의 또 다른 실시형태는 유전체 층(11) 및 상기 유전체 층(11)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21,22)을 포함하는 세라믹 본체(10)를 마련하는 단계; 상기 제1 및 제2 내부전극(21,22)과 전기적으로 연결되도록 제1 및 제2 전극층(31a,32a)을 형성하는 단계; 가교 가능한 물질을 경화시켜 구형의 가교된 고분자(1)를 마련하는 단계; 전도성 금속(2) 분말 100 중량부, 베이스 수지(3) 5 내지 30 중량부 및 상기 구형의 가교된 고분자(1) 0.5 내지 10 중량부를 혼합하여 외부전극용 전도성 페이스트를 마련하는 단계; 및 상기 제1 및 제2 전극층(31a,32a) 상에 상기 외부전극용 전도성 페이스트를 도포한 후 경화시켜 제1 및 제2 전도성 수지층(31b,32b)을 형성하는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 적층 세라믹 커패시터의 제조방법에 관한 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 관한 설명과 중복되므로 여기서는 생략하도록 한다.
아래의 표 1은 적층 세라믹 전자부품의 전도성 수지층(31b,32b) 내 포함되는 구형의 가교된 고분자(1)의 함량을 변화시키면서 적층 세라믹 전자부품의 특성을 평가한 결과를 나타낸다. 상기 전도성 수지층(31b,32b)은 구형의 가교된 고분자(1) 외에 전도성 금속(2)(Cu) 100 중량부 및 에폭시 수지 13 중량부를 포함하고 있다. 휨강도 특성은 구형의 가교된 고분자(1)의 함량이 다른 각각의 적층 세라믹 전자부품을 5mm 휘었을 때 크랙이 발생하는 것에 대한 개수를 조사한 Ni(전해도금 1hr) 도금층것이며, 도금 특성은 각각의 적층 세라믹 전자부품의 전도성 수지층(31b,32b) 상에 형성시 미도금 면적이 5% 이상인 것의 개수를 조사한 것이다.
| 구형의 가교된 고분자의 함량 (Cu 100 중량부에 대한 구형의 가교된 고분자의 중량부) | 휨강도 특성 (불량개수/전체개수) |
도금 특성 (미도금불량개수/전체개수) |
| 0.05* | 2/20 | 0/100 |
| 0.1* | 3/20 | 0/100 |
| 0.3* | 2/20 | 0/100 |
| 0.5 | 0/20 | 0/100 |
| 1 | 0/20 | 0/100 |
| 3 | 0/20 | 0/100 |
| 5 | 0/20 | 0/100 |
| 7 | 0/20 | 0/100 |
| 10 | 0/20 | 0/100 |
| 12* | 0/20 | 6/100 |
| 15* | 0/20 | 17/100 |
| 20* | 0/20 | 34/100 |
(* 는 비교예를 나타냄.)
상기 표 1을 참조하면 구형의 가교된 고분자(1)가 0.5 중량부 미만으로 포함되는 경우 휨크랙 불량이 발생하고, 10 중량부를 초과하여 포함되는 경우 미도금 불량이 발생하는 것을 확인할 수 있다. 따라서, 외부전극용 페이스트 또는 전도성 수지층(31b,32b)에 구형의 가교된 고분자(1)는 0.5 내지 10 중량부로 포함되는 것이 바람직하다.
아래의 표 2 및 표 3은 전도성 수지층(31b,32b)의 두께 및 전도성 수지층(31b,32b)에 포함되는 구형의 가교된 고분자(1)의 평균 입경에 따른 적층 세라믹 전자부품의 특성을 평가한 결과를 나타낸다. 휨강도 특성 및 도금 특성은 상기와 동일한 조건으로 평가되었으며, 미도금 면적이 5% 이상인 경우 도금 특성이 나쁜 것으로 설정하였다. 본 평가에 사용된 적층 세라믹 전자부품은 전도성 수지층(31b,32b)이 전도성 금속(2)(Cu) 100 중량부, 에폭시 수지 13 중량부 및 구형의 가교된 고분자(1) 1.5 중량부를 포함한다.
| 전도성 수지층의 두께 (μm) |
구형의 가교된 고분자의 크기 (μm) |
휨강도 특성 (불량개수/전체개수) |
도금 특성 (좋음 또는 나쁨 |
| 3 | 0.1 | 0/20 | 좋음 |
| 3 | 0.5 | 0/20 | 좋음 |
| 3 | 1 | 0/20 | 좋음 |
| 3 | 1.5 | 0/20 | 좋음 |
| 3* | 2.5 | 0/20 | 나쁨 |
| 10 | 0.1 | 0/20 | 좋음 |
| 10 | 2.5 | 0/20 | 좋음 |
| 10 | 5 | 0/20 | 좋음 |
| 10* | 7 | 0/20 | 나쁨 |
| 10* | 10 | 0/20 | 나쁨 |
(* 는 비교예를 나타냄.)
| 전도성 수지층의 두께 (μm) |
구형의 가교된 고분자의 크기 (μm) |
휨강도 특성 (불량개수/전체개수) |
도금 특성 (좋음 또는 나쁨) |
| 30 | 0.1 | 0/20 | 좋음 |
| 30 | 10 | 0/20 | 좋음 |
| 30 | 15 | 0/20 | 좋음 |
| 30* | 20 | 0/20 | 나쁨 |
| 30* | 30 | 0/20 | 나쁨 |
| 50 | 0.1 | 0/20 | 좋음 |
| 50 | 15 | 0/20 | 좋음 |
| 50 | 25 | 0/20 | 좋음 |
| 50* | 30 | 0/20 | 나쁨 |
| 50* | 50 | 0/20 | 나쁨 |
| 100 | 0.1 | 0/20 | 좋음 |
| 100 | 15 | 0/20 | 좋음 |
| 100 | 30 | 0/20 | 좋음 |
| 100 | 50 | 0/20 | 좋음 |
| 100* | 70 | 0/20 | 나쁨 |
(* 는 비교예를 나타냄.)
표 2 및 표 3에 의할 때, 실험된 범위에서 휨강도 특성은 구형의 가교된 고분자(1)의 크기와 무관하게 모두 양호하게 나타남을 알 수 있다. 다만 구형의 가교된 고분자(1)의 크기가 전도성 수지층(31b,32b) 두께의 1/2를 초과하는 경우 도금 특성이 나쁘게 나타남을 알 수 있다. 따라서 구형의 가교된 고분자(1)는 전도성 수지층(31b,32b) 두께의 1/2 이하로 포함되는 것이 바람직하다.
하기의 표 4는 전도성 금속(2) 100 중량부와 에폭시 수지 13 중량부를 포함하는 전도성 수지층을 적용한 적층 세라믹 전자부품(이하 비교예 1)과 전도성 금속(2) 100 중량부, 에폭시 수지 13 중량부, 구형의 가교된 고분자(1) 1.5 중량부를 포함하는 전도성 수지층을 적용한 적층 세라믹 전자부품(이하 실시예 1)의 휨 정도를 5mm까지 연속적으로 변화 시키는 동안 크랙 발생으로 인해 용량이 저하된 적층 세라믹 전자부품의 개수를 나타낸다.
| 구분 | 실시예 1 | 비교예 1 |
| 용량 저하 개수 (3mm 흼) | 0/10 | 0/10 |
| 용량 저하 개수 (4mm 흼) | 0/10 | 0/10 |
| 용량 저하 개수 (5mm 흼) | 0/10 | 1/10 |
표 4에 나타난 바와 같이 실시예 1의 경우 적층 세라믹 전자부품을 5mm 까지 휘게 하는 동안 크랙 발생으로 인한 용량 저하가 관찰되지 않았으나, 비교예 1의 경우 5mm 휘어지는 지점에서 크랙 발생으로 인한 용량 저하가 관찰되는 것을 알 수 있다.
도 4는 표 4에 사용된 것과 동일한 적층 세라믹 전자부품(비교예 1 및 실시예 1)의 휨 정도를 연속적으로 변화시켜 가며 크랙발생에 따라 용량이 저하된 것의 비율을 나타내는 그래프이다. 비교예 1의 경우 4.8mm에서 처음으로 크랙이 발생하여 용량 저하가 관찰되었으나, 실시예 1의 경우 8.4mm까지 휘는 경우 처음으로 용량 저하가 관찰되었으며, 용량 저하가 발생하는 휨 깊이의 평균값도 실시예 1의 경우가 비교예 1보다 훨씬 더 큰 것을 알 수 있다.
따라서 표 4 및 도 4로부터 전도성 수지층(31b,32b)에 구형의 가교된 고분자(1)를 첨가하는 경우, 적층 세라믹 전자부품의 휨강도 특성을 향상시키는 것을 확인할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 구형의 가교된 고분자 2: 전도성 금속
3: 베이스 수지 10: 세라믹 본체
11: 유전체 층 21: 제1 내부전극
22: 제2 내부전극 31: 제1 외부전극
31a: 제1 전극층 31b: 제1 전도성 수지층
32: 제2 외부전극 32a: 제2 전극층
32b: 제2 전도성 수지층
3: 베이스 수지 10: 세라믹 본체
11: 유전체 층 21: 제1 내부전극
22: 제2 내부전극 31: 제1 외부전극
31a: 제1 전극층 31b: 제1 전도성 수지층
32: 제2 외부전극 32a: 제2 전극층
32b: 제2 전도성 수지층
Claims (18)
- 전도성 금속 분말 100 중량부;
베이스 수지 5 내지 30 중량부; 및
구형의 가교된 고분자 0.5 내지 10 중량부; 를 포함하며,
상기 구형의 가교된 고분자는 250℃ 이상에서 내열성을 가지는 외부전극용 전도성 페이스트.
- 제1항에 있어서,
상기 구형의 가교된 고분자의 평균 입경은 0.05μm 내지 50μm인 외부전극용 전도성 페이스트.
- 삭제
- 제1항에 있어서,
상기 구형의 가교된 고분자는 탄성을 가지는 것을 특징으로 하는 외부전극용 전도성 페이스트.
- 제1항에 있어서,
상기 구형의 가교된 고분자는 고무, 폴리스티렌계, 아크릴계, 실리콘계, 에폭시계로 이루어진 군에서 선택되는 하나 이상을 포함하는 외부전극용 전도성 페이스트.
- 제1항에 있어서,
상기 전도성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 외부전극용 전도성 페이스트.
- 유전체 층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에서 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극;
상기 제1 내부전극과 전기적으로 연결된 제1 전극층 및 상기 제2 내부전극과 전기적으로 연결된 제2 전극층; 및
상기 제1 전극층 상에 형성되는 제1 전도성 수지층 및 상기 제2 전극층 상에 형성되는 제2 전도성 수지층; 을 포함하며,
상기 제1 및 제2 전도성 수지층은 전도성 금속 분말 100 중량부, 베이스 수지 5 내지 30 중량부 및 구형의 가교된 고분자 0.5 내지 10 중량부를 포함하며,
상기 구형의 가교된 고분자는 250℃ 이상에서 내열성을 가지는 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 구형의 가교된 고분자의 평균 입경은 0.05μm 내지 50μm인 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 구형의 가교된 고분자의 평균 입경은 0.05μm 이상 전도성 수지층 두께의 1/2 이하인 적층 세라믹 전자부품.
- 제9항에 있어서,
상기 전도성 수지층의 두께는 3μm 내지 100μm인 적층 세라믹 전자부품.
- 삭제
- 제7항에 있어서,
상기 구형의 가교된 고분자는 탄성을 가지는 것을 특징으로 하는 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 구형의 가교된 고분자는 고무, 폴리스티렌계, 아크릴계, 실리콘계, 에폭시계로 이루어진 군에서 선택되는 하나 이상을 포함하는 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 전도성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
- 유전체 층 및 내부전극을 포함하는 세라믹 본체;
상기 내부전극과 전기적으로 연결된 전극층; 및
상기 전극층 상에 형성되며 전도성 금속 분말 100 중량부, 베이스 수지 5 내지 30 중량부 및 구형의 가교된 고분자 0.5 내지 10 중량부를 포함하는 전도성 수지층; 을 포함하며,
상기 구형의 가교된 고분자는 평균 입경이 0.05μm 이상 상기 전도성 수지층 두께의 1/2 이하이며, 250℃ 이상에서 내열성을 가지고, 상기 전도성 수지층의 두께는 3μm 내지 100μm인 적층 세라믹 전자부품.
- 유전체 층 및 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계;
상기 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 전극층을 형성하는 단계;
가교 가능한 물질을 경화시켜 구형의 가교된 고분자를 마련하는 단계;
전도성 금속 분말 100 중량부, 베이스 수지 5 내지 30 중량부 및 상기 구형의 가교된 고분자 0.5 내지 10 중량부를 혼합하여 외부전극용 전도성 페이스트를 마련하는 단계; 및
상기 제1 및 제2 전극층 상에 상기 외부전극용 전도성 페이스트를 도포한 후 경화시켜 제1 및 제2 전도성 수지층을 형성하는 단계; 를 포함하며,
상기 구형의 가교된 고분자는 250℃ 이상에서 내열성을 가지는 적층 세라믹 전자부품의 제조방법.
- 제16항에 있어서,
상기 구형의 가교된 고분자의 평균 입경은 0.05μm 내지 50μm인 적층 세라믹 전자부품의 제조방법.
- 삭제
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