KR101477430B1 - 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품의 실장 기판 - Google Patents

적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품의 실장 기판 Download PDF

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Abstract

본 발명의 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체; 상기 내부전극과 연결되는 전극층; 및 상기 전극층 상에 형성되며 제1 도전체, 탄소나노튜브를 포함하는 제2 도전체, 및 베이스 수지를 포함하는 도전성 수지층; 을 포함하며, 상온에서 900℃까지 10℃/분의 속도로 승온하여 열 처리 하였을 때, 0.33% 내지 2.19%의 무게 감소를 나타내는 적층 세라믹 전자부품을 제공할 수 있다.

Description

적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품의 실장 기판{Multi-layered ceramic electronic part, manufacturing method thereof and board having the same mounted thereon}
본 발명은 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품의 실장 기판에 관한 것이다.
적층 세라믹 전자부품은 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 전자부품도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체층 및 내부 전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 전자부품 제조되고 있으며, 외부 전극 역시 박층화되고 있다.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 전자부품 역시 고신뢰성이 요구된다.
이러한 고신뢰성에서 문제가 되는 요소는 공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 등이 있다.
이에 상기 문제점을 해결하기 위한 수단으로 외부 전극의 전극층 상에 도전성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침두를 막아 신뢰성을 향상시키고 있다.
그러나 도전성 수지층을 전극층 상에 적용하는 경우 등가직렬저항(ESR)이 상승하게 되어 이를 개선한 적층 세라믹 전자부품이 요구된다.
대한민국 등록특허공보 제10-0586962호
본 발명은 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품의 실장 기판을 제공하고자 한다.
본 발명의 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체; 상기 내부전극과 연결되는 전극층; 및 상기 전극층 상에 형성되며 제1 도전체, 탄소나노튜브를 포함하는 제2 도전체, 및 베이스 수지를 포함하는 도전성 수지층; 을 포함하며, 상온에서 900℃까지 10℃/분의 속도로 승온하여 열 처리 하였을 때, 0.33% 내지 2.19%의 무게 감소를 나타내는 적층 세라믹 전자부품을 제공할 수 있다.
상기 적층 세라믹 전자부품을 상온에서 900℃까지 10℃/분의 속도로 승온하여 열 처리 하였을 때 무게 감소율을 A, 상기 적층 세라믹 전자부품과 동일 비율로 제1 도전체와 베이스 수지를 포함하되, 제2 도전체를 포함하지 않는 비교 부품을 상온에서 900℃까지 10℃/분의 속도로 승온하여 열 처리 하였을 때 무게 감소율을 B라고 할 때, A/B는 1.43 내지 9.52일 수 있다.
상기 적층 세라믹 전자부품의 열 처리 과정을 나타내는 온도-무게 그래프는 변곡점을 가지며, 상기 변곡점은 300℃ 내지 500℃ 구간에 존재할 수 있다.
상기 도전성 수지층은 상기 탄소나노튜브를 0.5 내지 10 vol%로 포함할 수 있다.
상기 도전성 수지층은 상기 베이스 수지와 탄소나노튜브를 100 : 1 내지 100 : 20의 부피 비율로 포함할 수 있다.
상기 도전성 수지층은 상기 제1 도전체를 33 내지 60 vol%로 포함할 수 있다.
상기 도전성 수지층은 상기 베이스 수지를 38 내지 65 vol%로 포함할 수 있다.
상기 탄소나노튜브의 직경을 D, 길이를 L이라고 할 때, L/D≥1.0를 만족할 수 있다.
상기 탄소나노튜브의 직경을 D라고 할 때, 1nm≤D≤100nm를 만족할 수 있다.
상기 제1 도전체는 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금 중 하나 이상을 포함하는 금속 입자일 수 있다.
상기 제1 도전체는 구형 또는 플레이크 형상일 수 있다.
상기 베이스 수지는 열경화성 수지일 수 있다.
본 발명의 다른 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체; 상기 내부전극과 연결되는 전극층; 및 상기 전극층 상에 형성되며 금속 입자, 탄소나노튜브 및 베이스 수지를 포함하는 도전성 수지층; 을 포함하며, 상기 도전성 수지층은 상기 탄소나노튜브를 0.5 내지 10 vol%로 포함하는 적층 세라믹 전자부품을 제공할 수 있다.
상기 도전성 수지층은 상기 금속 입자를 33 내지 60 vol%로 포함할 수 있다.
상기 도전성 수지층은 상기 베이스 수지를 38 내지 65 vol%로 포함할 수 있다.
상기 탄소나노튜브의 직경을 D, 길이를 L이라고 할 때, L/D≥1.0를 만족할 수 있다.
상기 탄소나노튜브의 직경을 D라고 할 때, 1nm≤D≤100nm를 만족할 수 있다.
본 발명의 다른 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체; 상기 내부전극과 연결되는 전극층; 및 상기 전극층 상에 형성되며 금속 입자, 탄소나노튜브 및 베이스 수지를 포함하는 도전성 수지층; 을 포함하며, 상기 도전성 수지층은 상기 베이스 수지와 탄소나노튜브를 100 : 1 내지 100 : 20의 부피 비율로 포함하는 적층 세라믹 전자부품을 제공할 수 있다.
상기 도전성 수지층은 상기 금속 입자를 33 내지 60 vol%로 포함할 수 있다.
상기 도전성 수지층은 상기 베이스 수지를 38 내지 65 vol%로 포함할 수 있다.
본 발명의 다른 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 상기 내부전극과 연결되도록 전극층을 형성하는 단계; 상기 전극층 상에 제1 도전체, 탄소나노튜브 및 베이스 수지를 포함하는 도전성 페이스트를 도포하는 단계; 및 상기 도전성 페이스트를 경화하여 도전성 수지층을 형성하는 단계; 를 포함하며, 상기 도전성 수지층은 상기 탄소나노튜브를 0.5 내지 10 vol%로 포함하는 적층 세라믹 전자부품의 제조방법을 제공할 수 있다.
본 발명의 다른 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 상기 내부전극과 연결되도록 전극층을 형성하는 단계; 상기 전극층 상에 제1 도전체, 탄소나노튜브 및 베이스 수지를 포함하는 도전성 페이스트를 도포하는 단계; 및 상기 도전성 페이스트를 경화하여 도전성 수지층을 형성하는 단계; 를 포함하며, 상기 도전성 수지층은 상기 베이스 수지와 탄소나노튜브를 100 : 1 내지 100 : 20의 부피 비율로 포함하는 적층 세라믹 전자부품의 제조방법을 제공할 수 있다.
본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며, 상기 적층 세라믹 전자부품은 유전체 층 및 내부전극을 포함하는 세라믹 본체, 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며 제1 도전체, 탄소나노튜브를 포함하는 제2 도전체 및 베이스 수지를 포함하는 도전성 수지층을 포함하며, 상온에서 900℃까지 10℃/분의 속도로 승온하여 열 처리 하였을 때, 0.33% 내지 2.19%의 무게 감소를 나타내는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
적층 세라믹 전자부품의 실장 기판은 상기 도전성 수지층 상에 형성된 도금층을 더 포함할 수 있다.
본 발명의 일 실시형태에 의하면 충격 흡수 및 도금액 침투 방지 특성을 가지며 등가직렬저항(ESR)이 낮은 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품의 실장 기판을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P영역에 대한 확대도이다.
도 4a 및 도 4b는 본 발명의 일 구성인 도전성 수지층의 단면을 나타내는 주사전자 현미경(SEM) 사진이다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품과 비교 형태에 따른 적층 세라믹 전자부품의 열 처리(열 분해) 결과를 나타내는 그래프이다.
도 6a는 본 발명의 일 구성인 탄소나노튜브의 구조를 나타내는 모식도이고 도 6b는 본 발명의 일 구성인 탄소나노튜브의 개략적인 형상을 나타내는 개략도이다.
도 7은 본 발명 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 제조 공정도이다.
도 8은 본 발명의 또 다른 실시형태에 따른 적층 세라믹 전자부품의 실장 기판을 나타내는 사시도이다.
도 9는 도 8의 B-B' 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
적층 세라믹 전자부품(100)
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)을 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역의 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 세라믹 본체(110); 및 외부전극(130a, 130b)을 포함한다.
상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 층과, 상하 마진부로서 액티브 층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브 층은 유전체 층(111)과 내부전극(121, 122)을 포함할 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께 차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
상기 내부전극(121, 122)은 제1 내부전극(121) 및 제2 내부전극(122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 외부전극(130a, 130b)과 전기적으로 연결될 수 있다. 보다 구체적으로 상기 외부전극은 제1 외부전극(130a) 및 제2 외부전극(130b)을 포함하며, 제1 내부전극은 제1 외부전극(130a)과 연결되고 제2 내부전극은 제2 내부전극(130b)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(130a, 130b)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 외부전극(130a)은 제1 전극층(131a) 및 도전성 수지층(132)을 포함할 수 있으며, 상기 제2 외부전극(130a)은 제2 전극층(131a) 및 도전성 수지층(132)을 포함할 수 있다.
상기 제1 및 제2 전극층(131a, 131b)은 제1 및 제2 내부전극(121, 122)과 직접적으로 연결되어 외부전극과 내부전극 간 전기적 도통을 확보한다.
상기 제1 및 제2 전극층(131a, 131b)은 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극층(131a, 131b)은 도전성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
상기 제1 및 제2 전극층(131a, 131b) 상에는 도전성 수지층(132)이 배치될 수 있다.
즉, 세라믹 본체의 외부면에 제1 및 제2 전극층이 배치되고, 상기 제1 및 제2 전극층의 외측에 도전성 수지층(132)이 배치될 수 있다.
본 명세서에서 외부전극을 기준으로 세라믹 본체(110)가 존재하는 방향을 내측으로, 세라믹 본체(110)가 존재하지 않는 방향을 외측으로 정의한다.
도 3은 도 2의 P영역을 확대하여 나타낸 도면이며, 도 4a 및 도 4b는 본 발명의 일 실시형태에 따라 형성된 적층 세라믹 전자부품의 도전성 수지층의 단면을 나타내는 주사전자현미경(SEM) 사진이다. 도 3, 도 4a 및 도 4b에 도시된 바와 같이 본 발명의 일 실시형태에 따르면 상기 도전성 수지층(132)은 제1 도전체(32a), 제2 도전체(32b) 및 베이스 수지(32c)를 포함할 수 있다.
상기 제1 도전체(32a)는 이에 한정되는 것은 아니나 구리(Cu), 은(Ag), 니켈(Ni)및 이들의 합금 중 하나 이상을 포함하는 금속 입자일 수 있으며, 구형 또는 플레이크 형상을 가질 수 있다.
상기 제2 도전체(32b)는 탄소나노튜브를 포함할 수 있다.
전극층 상에 형성된 도전성 수지층은 외부전극의 표면에 도금층을 형성 시 도금액이 적층 세라믹 전자부품의 내부로 침투하는 것을 막고 적층 세라믹 전자부품의 휨 강도를 증가시키는 기능을 수행할 수 있다.
도전성 수지층이 베이스 수지를 포함하는 경우, 베이스 수지가 분해되거나 타버릴 수 있기 때문에 도전성 수지층에 포함된 금속을 고온으로 소성하는 것이 어려울 수 있다.
따라서 도전성 수지층이 베이스 수지를 포함하는 경우 전류의 흐름은 내부에 포함된 도전체의 접촉 및 터널링 효과에 의해 발생하므로, 전자의 이동이 비교적 자유로운 소성형 전극에 비하여 등가직렬저항(ESR)이 높은 문제점이 있다.
하지만 본 발명의 일 실시형태에 따르면 도전성 수지층이 탄소나노튜브를 포함함으로써 종래에 비해 등가직렬저항(ESR)이 감소한 적층 세라믹 전자부품을 제공할 수 있다.
예를 들어, 상기 탄소나노튜브는 상기 제1 전도체 입자 주변에 부착되거나 제1 전도체 사이에 배치되어 도전성 수지층의 전도도를 증가시키는 역할을 수행할 수 있다.
도전성 수지층의 전도성을 향상시키기 위해 제1 도전체보다 크기가 작은 제2 도전체를 본 발명과 달리 금속 입자로 형성하여 도전성 수지층에 포함하는 경우, 금속 입자의 산화성으로 인한 제2 도전체가 가질 수 있는 입자 사이즈의 한계로 제2 도전체를 탄소나노튜브로 형성한 본 발명에 비하여 도전성 수지층의 전기 전도성 향상 효과 및 등가직렬저항(ESR) 개선의 효과가 미미하다.
보다 구체적으로, 본 발명과 달리 제2 도전체를 금속 입자로 형성하는 경우 제2 도전체의 표면은 금속 입자의 산화에 의해 표면에 얇은 산화막을 가지게 되고 제2 도전체가 일정 수준 이하의 크기로 형성되면 제2 도전체의 내부까지 모두 산화되어 버리는 문제가 발생한다.
다시 말해, 금속으로 형성된 제2 도전체의 크기를 일정 수준 이하로 작게 하는 경우 제2 도전체의 산화로 제2 도전체를 첨가하더라도 도전성 수지층의 전도성이 크게 개선되기 어렵고, 제2 도전체의 산화를 막기 위해 입자 크기를 증가시키는 경우 도전체 간 접촉점 증가의 효과가 작은 문제가 있다.
하지만 본 발명과 같이 제2 도전체를 탄소나노튜브로 형성하는 경우 제2 도전체를 매우 작은 크기로 하여 첨가할 수 있어 도전체 사이의 접촉점을 상당히 증가시킬 수 있다. 즉, 탄소나노튜브는 매우 작은 직경을 가지면서도 대기 중에서 산화되지 않으므로 미립의 금속 입자를 제2 도전체로 적용한 경우보다 도전성 수지층의 등가직렬저항(ESR) 개선의 효과가 우수하다.
또한 제2 도전체를 탄소나노튜브로 형성하는 경우 제1 도전체 사이에 배치된 탄소나노튜브에 의해 전도성 채널(channel)이 형성되며 이로 인한 터널링 효과 증가로 등가직렬저항(ESR)을 저감할 수 있다.
본 발명의 일 실시형태에 의하면 상기 도전성 수지층(132)은 제1 도전체(32a), 탄소나노튜브(32b) 및 베이스 수지(32c)를 포함할 수 있으며, 상기 도전성 수지층은 상기 제1 도전체를 전체 부피 중 33 내지 60 vol% 로 포함할 수 있다.
상기 제1 도전체가 금속 입자인 경우 상기 도전성 수지층은 상기 금속 입자를 전체 부피 중 33 내지 60 vol%로 포함할 수 있다.
제1 도전체가 33 vol% 미만으로 포함되는 경우 도전체 간의 간격 상승에 의해 도전성 수지층의 저항이 상승할 수 있으며, 60 vol% 를 초과하여 포함되는 경우 도전성 수지층 내 베이스 수지량의 감소에 따라 전극층에 대한 도전성 수지층의 접착력이 저하될 수 있다.
본 발명의 일 실시형태에 의하면 상기 도전성 수지층(132)은 상기 베이스 수지(32c)를 38 내지 65 vol%로 포함할 수 있다. 베이스 수지가 38 vol% 미만으로 포함되는 경우 전극층에 대한 도전성 수지층의 접착력이 감소할 수 있으며, 65 vol%를 초과하여 포함되는 경우 도전성 수지층의 저항이 상승할 수 있고, 도전성 수지층 상에 도금층 형성 시 도금층이 도전성 수지층 표면에 균일하게 형성되지 못하는 미도금 현상이 발생할 수 있다.
본 발명의 일 실시형태에 의하면 상기 도전성 수지층(132)은 상기 탄소나노튜브(32b)를 0.5 내지 10 vol%로 포함할 수 있다. 다시 말해, 도전성 수지층 중 탄소나노튜브가 차지하는 부피는 0.5 내지 10% 일 수 있다.
보다 바람직하게 상기 도전성 수지층(132)은 상기 탄소나노튜브(32b)를 0.55 내지 9.88 vol%로 포함할 수 있다.
상기 실시형태와 같이 도전성 수지층(132)이 상기 탄소나노튜브(32b)를 0.55 내지 9.88 vol%로 포함하는 적층 세라믹 전자부품은 질소 및 수소 분위기(N2 99wt%, H2 1wt%)에서 상온부터 900℃까지 10℃/분의 속도로 승온하여 열 처리(열 분해)하였을 때 0.33 내지 2.19wt%의 무게 감소를 나타낼 수 있다.
상기 도전성 수지층 내에서 탄소나노튜브가 0.5 vol% 미만으로 포함되는 경우 등가직렬저항이 감소되는 효과가 크게 나타나지 않으며 10 vol%를 초과하여 포함되는 경우 미세 입자인 탄소나노튜브의 분율이 높아지면서 전극층과 도전성 수지층의 게면에서 전극층과 접하는 베이스 수지의 면적 감소로 전극층과 도전성 수지층 사이의 접착력이 감소하는 문제가 발생할 수 있다.
본 발명의 일 실시형태에 의하면 상기 도전성 수지층(132)은 상기 베이스 수지(32c)와 탄소나노튜브(32b)를 100 : 1 내지 100 : 20 의 부피 비율로 포함할 수 있다. 다시 말해 상기 도전성 수지층 내에 포함된 베이스 수지의 부피와 탄소나노튜브의 부피는 100 : 1 내지 100 : 20의 비율(베이스 수지 : 탄소나노튜브)일 수 있다. 즉, 도전성 수지층에 포함된 베이스 수지에 대한 탄소나노튜브의 부피비는 1/100 내지 1/5 일 수 있다.
상기 실시 형태와 같이 도전성 수지층(132)이 상기 베이스 수지(32c)와 탄소나노튜브(32b)를 100 : 1 내지 100 : 20의 부피 비율로 포함하는 적층 세라믹 전자부품을 상온에서 900℃까지 질소 및 수소 분위기(N2 99wt%, H2 1wt%)에서 10℃/분의 속도로 승온하여 열 처리(열 분해) 하였을 때 무게 감소율을 A, 상기 실시 형태의 적층 세라믹 전자부품과 동일한 비율로 제1 도전체와 베이스 수지를 포함하되, 제2 도전체를 포함하지 않는 비교 부품을 상온에서 900℃까지 질소 및 수소 분위기(N2 99wt%, H2 1wt%)에서 10℃/분의 속도로 승온하여 열 처리(열 분해)하였을 때 무게 감소율을 B라고 할 때, A/B는 1.43 내지 9.52일 수 있다.
도전성 수지층에서 탄소나노튜브가 베이스 수지 : 탄소나노튜브의 부피 비로 100 : 1 보다 적게 포함되는 경우, 다시 말해 베이스 수지에 대한 탄소나노튜브의 부피비가 1/100 미만인 경우, 전도성 채널 증가 효과가 크지 않아 등가직렬저항(ESR) 감소효과가 거의 나타나지 않을 수 있다.
또한 도전성 수지층에서 탄소나노튜브가 베이스 수지 : 탄소나노튜브의 부피비로 100 : 20 보다 많이 포함되는 경우, 다시 말해 베이스 수지에 대한 탄소나노튜브의 부피비가 1/5를 초과하는 경우, 크기가 작은 탄소나노튜브의 입자 분율이 높아지면서 탄소나노튜브를 둘러싸는 베이스 수지의 분율이 상승하고, 전극층과 접하는 베이스 수지의 면적감소로 전극층과 도전성 수지층의 계면 접합력이 감소하여 전극층과 도전성 수지층 사이에서 들뜸 불량이 발생거나 테이프 테스트 불량이 발생할 수 있다.
테이프 테스트 불량이란 이정 수준 이상의 접합력을 갖는 테이프를 도전성 수지층에 부착한 다음 테이프를 탈착할 때 도전성 수지층이 전극층으로부터 분리되는 경우를 의미한다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품과 비교 형태에 따른 적층 세라믹 전자부품의 열 처리(열 분해) 결과를 나타내는 그래프이다.
도 5의 열 분해에서 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(이하 실시형태, 도 5에서 'CNT 포함'으로 표시함)은 도전성 수지층이 제1 도전체로 구리 입자, 베이스 수지 및 탄소나노튜브를 부피비로 구리 입자 : 베이스 수지 : 탄소나노튜브 = 44.5 : 54.0 : 1.485의 비율로 포함하며, 비교 형태에 따른 적층 세라믹 전자부품(이하 비교형태, 도 5에서 'CNT 미포함'으로 표시함)은 타 구성은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품과 동일하되, 도전성 수지층이 탄소나노튜브를 포함하지 않고 제1 도전체로 구리입자 및 베이스 수지를 부피비로 구리 입자 : 베이스 수지 = 44.5 : 54.0의 비율로 포함한다.
상기 열 처리(열 분해)는 실시형태와 비교형태의 적층 세라믹 전자부품을 상온부터 900℃까지 질소 및 수소 분위기(N2 99wt%, H2 1wt%)에서 10℃/분의 속도로 승온하여 수행되었다.
도 5에 나타난 바와 같이 상기 열 처리(열 분해) 후 실시 형태의 적층 세라믹 전자부품은 약 0.5wt%의 무게 감소를 나타내며 비교 형태의 적층 세라믹 전자부품은 0.23wt%의 무게 감소를 나타내는 것을 확인 할 수 있다.
또한 도 5에 따르면 실시 형태의 적층 세라믹 전자부품의 열 처리(열 분해) 거동 그래프는 변곡점(I.P)을 가지며, 상기 변곡점은 약 400℃에서 나타나는 것을 확인할 수 있다.
본 발명의 일 실시형태와 같이 상기 도전성 수지층이 상기 베이스 수지와 탄소나노튜브를 100 : 1 내지 100 : 20 의 부피 비율로 포함하는 경우 적층 세라믹 전자부품의 열 처리(열 분해) 거동 그래프에서 변곡점은 약 300 내지 500℃ 사이의 구간에 존재할 수 있다.
도 6a는 본 발명의 일 구성인 탄소나노튜브의 구조를 나타내는 모식도이고 도 6b는 본 발명의 일 구성인 탄소나노튜브의 개략적인 형상을 나타내는 개략도이다.
도 6a에 도시된 바와 같이 본 발명의 일 구성인 탄소나노튜브(carbon nano tube)는 탄소 6개로 이루어진 육각형 모양이 서로 연결되어 관 모양을 이루는 도전체를 의미할 수 있다.
본 발명의 탄소나노튜브(32b)는 유연성을 가질 수 있으며, 도 6b는 탄소나노튜브가 직선이 되도록 배치한 상태를 개략적으로 도시한다. 도전성 수지층 내에서 상기 탄소나노튜브는 반드시 도 3에 도시된 바와 같이 배치되지 않고 직선 또는 곡선 형태로 자유롭게 배치될 수 있다.
구체적으로 상기 탄소나노튜브(32b)는, 단일벽 탄소나노튜브(single-walled carcon nanotube) 및 다중벽 탄소나노튜브(multi-walled carbon nanotube) 중 적어도 하나 이상을 포함할 수 있다.
상기 베이스 수지(32c)는 열경화성 수지일 수 있으며, 이에 한정되는 것은 아니나 에폭시 수지를 포함할 수 있다.
상기 도전성 수지층은 전극층 상에 형성되어 전극층 및 세라믹 본체 내부로의 도금액 침투를 방지하고 외부에서 가해지는 물리적 충격을 흡수하여 적층 세라믹 커패시터를 보호하는 역할을 할 수 있다.
다만 도전성 수지층은 베이스 수지를 포함하는 관계로 소성 타입 전극인 전극층에 비하여 전기전도도가 낮은 문제가 있다.
구체적으로 도전성 수지층은 베이스 수지 내 분포된 도전체 사이의 접촉 또는 터널링 효과에 의해 전류의 흐름이 발생하므로 수지의 함량이 증가할수록 등가 직렬 저항(ESR)이 상승하는 문제가 있다.
도전성 수지층 내에 포함된 베이스 수지의 함량을 낮추고 도전체의 함량을 증가시키는 경우 등가 직렬 저항(ESR) 값은 다소 낮출 수 있으나, 외부 충격의 흡수 및 도금액 침투 방지의 기능이 저하될 수 있다.
하지만 본 발명에 의하면 도전성 수지층이 탄소나노튜브를 포함함으로써, 외부 충격의 흡수 및 도금액 침투 방지를 위한 일정 수준의 베이스 수지를 포함하여도 낮은 등가 직렬 저항 값을 구현할 수 있다.
구체적으로 탄소나노튜브가 제1 도전체 사이에 분포하여 제1 도전체 간의 접촉 수를 향상시켜 전류가 흐르는 경로가 증가하게 되므로 등가 직렬 저항을 현저히 감소시킬 수 있다.
특히 본 발명의 일 실시형태와 같이 나노 사이즈의 탄소나노튜브가 포함되는 경우 바이 모달 시스템 이론에 따라 도전성 수지층 내 입자의 충진율을 향상시킬 수 있는 장점이 있다.
또한 상기 탄소나노튜브는 유연성을 가지므로 제1 도전체 사이의 접촉을 더욱 용이하게 형성할 수 있다.
도 6b를 참고하면, 본 발명의 일 실시형태에 따르면 상기 탄소나노튜브(32b)의 직경을 D, 길이를 L이라고 할 때, 탄소나노튜브의 직경 D는 1nm ≤ D ≤ 100nm 를 만족할 수 있다.
상기 탄소나노튜브의 직경 D가 1nm 미만인 경우 도전성 수지층의 제조 시 도전성 수지 페이스트에 포함된 탄소나노튜브가 분산 과정에서 끊어져 도전체로서의 효과를 상실하는 문제가 발생할 수 있으며, 100nm를 초과하는 경우 조대 선형 고형분 증가에 따른 도전성 수지 페이스트의 충진율이 저하되어 적층 세라믹 전자부품의 신뢰성이 낮아질 수 있다.
본 발명의 일 실시형태에 따르면 L/D ≥ 1.0 일 수 있다. 상기 L/D이 1.0 미만인 경우 탄소나노튜브에 의한 제1 도전체 입자 사이 전류의 흐름 경로를 형성하는 역할이 미약하여 등가 직렬 저항(ESR)을 개선하는 효과가 미미하다.
보다 바람직하게, 본 발명의 일 실시형태에 의하면 L/D ≥ 2 일 수 있다.
탄소나노튜브는 나노 수준의 직경을 가지는 섬유 형상의 전도체로 그 길이에 비해 부피가 매우 작아, 작은 부피 비율로 첨가하더라도 제1 도전체 입자 사이의 전류 흐름 경로(전도성 채널)를 증가시켜 등가 직렬 저항(ESR)을 감소시킬 수 있다.
또한 제1 도전체와 직접 접하고 있지 않더라도, 제1 도전체 사이에 배치되어 전자가 터널링 효과에 의해 이동하는 경로를 증가시킬 수 있어 등가 직렬 저항(ESR)을 효율적으로 감소시킬 수 있다.
나아가 탄소나노튜브는 유연성을 가지므로 구형 및 플레이크형의 제1 도전체 사이에 효율적으로 배치될 수 있다.
상기 도전성 수지층 상에는 도금층(미도시)이 형성될 수 있다. 상기 도금층은 니켈 도금층 및 주석 도금층을 포함할 수 있으며, 도전성 수지층 상에 니켈 도금층이 배치되고 상기 니켈 도금층 상에 주석 도금층이 배치될 수 있다.
다만 도전성 수지층 상에 도금층이 형성되더라도, 상술한 열 처리(열 분해) 거동은 도금층을 연마, 식각 등에 의해 제거한 다음 평가되어야 한다.
본 발명의 도전성 수지층은 제1 도전체 및 탄소나노튜브를 포함하여, 충격 흡수 및 도금액 침투 방지 특성을 유지하면서도 등가직렬저항(ESR)이 낮은 적층 세라믹 전자부품을 제공할 수 있다.
적층 세라믹 전자부품의 제조방법
도 7은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 7을 참조하면 본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 유전체 층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계(S1); 상기 내부전극과 연결되도록 전극층을 형성하는 단계(S2); 상기 전극층 상에 제1 도전체, 탄소나노튜브 및 베이스 수지를 포함하는 도전성 페이스트를 도포하는 단계(S3); 및 상기 도전성 페이스트를 경화하여 도전성 수지층을 형성하는 단계(S4); 를 포함할 수 있다.
본 실시형태의 적층 세라믹 전자부품의 제조방법에 관한 설명 중 상술한 적층 세라믹 전자부품과 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 설계된 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 금속 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 본체(110)를 만들 수 있다. 상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 내부전극은 제1 및 제2 내부전극(121, 122)으로 형성될 수 있다.
상기 내부전극과 전기적으로 연결되도록 전극층이 형성될 수 있다.
구체적으로 상기 제1 및 제2 내부전극(121, 122)과 각각 전기적으로 연결되도록 세라믹 본체의 외부면에 제1 및 제2 전극층(131a,131b)이 형성될 수 있다. 상기 제1 및 제2 전극층은 도전성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며, 상술한 바와 같이 구리(Cu)를 포함하는 것이 바람직하다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 제1 및 제2 전극층의 외측에 제1 도전체, 탄소나노튜브 및 베이스 수지를 포함하는 도전성 페이스트를 도포할 수 있다. 상기 제1 도전성 분말은 구형 또는 플레이크 형상일 수 있으며 이에 제한되는 것은 아니나 구리, 은, 니켈 및 이들의 합금 중 적어도 하나 이상을 포함할 수 있다.
상기 베이스 수지는 열경화성 수지인 에폭시 수지일 수 있다.
상기 도전성 페이스트를 열경화하여 도전성 수지층을 형성할 수 있다.
나아가 도전성 수지층 상에 도금층을 형성할 수 있다.
상기의 적층 세라믹 전자부품의 제조방법에 관한 내용 중 상술한 본 발명 일 실시형태에 따른 적층 세라믹 전자부품과 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
적층 세라믹 전자부품의 실장 기판
도 8은 본 발명 다른 일 실시형태에 따른 적층 세라믹 전자부품이 실장된 기판에 관한 개략적인 사시도이고, 도 9는 도 8의 B-B' 단면도이다.
도 8 및 도 9를 참조하면 본 실시형태에 따른 적층 세라믹 전자부품이 실장된 기판(200)은 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품(100);을 포함하며 상기 적층 세라믹 전자부품은 유전체(111) 층 및 내부전극(121, 122)을 포함하는 세라믹 본체(110), 상기 내부전극과 연결되는 전극층(131a, 131b) 및 상기 전극층 상에 형성되며 제1 도전체, 탄소나노튜브를 포함하는 제2 도전체 및 베이스 수지를 포함하는 도전성 수지층(132)을 포함하며, 상온에서 900℃까지 10℃/분의 속도로 승온하여 열 처리 하였을 때, 0.33% 내지 2.19%의 무게 감소를 나타낼 수 있다.
본 실시형태에 따른 적층 세라믹 전자부품의 실장 기판은 적층 세라믹 전자부품의 외부전극 표면에 형성된 도금층(140)을 더 포함할 수 있다. 상기 도금층은 실장 시 솔더와의 접합력을 향상시켜 적층 세라믹 전자부품의 실장력을 향상시킬 수 있다.
상기 도금층(140)은 도전성 수지층(132) 상에 형성될 수 있으며, 상기 적층 세라믹 전자부품의 열 처리(열 분해)는 상기 도금층을 연마, 식각 등의 방법으로 제거하고 수행될 수 있다.
상기의 적층 세라믹 전자부품의 실장 기판에 관한 내용 중 상술한 본 발명 일 실시형태에 따른 적층 세라믹 전자부품과 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
실험 예
하기 표 1은 적층 세라믹 전자부품의 도전성 수지층에 포함된 탄소나노튜브의 부피 기준 함량에 따른 등가직렬저항 및 접착력 불량율에 관한 평가와 열 처리(열 분해) 결과를 나타내는 데이터이다.
우선, 티탄산바륨(BaTiO3)계 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로, 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다. 상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 100층 이상 적층하여 적층체를 복수 개 만들었다.
이후 상기 내부전극이 서로 마주보는 단면으로 번갈아 노출되도록 적층체를 압착, 절단한 후 소성하여 길이×폭×두께가 약 1.6mm×0.8mm×0.8mm 인 육면체 형상의 세라믹 본체를 형성하고 연마한 뒤 내부전극과 연결되도록 세라믹 본체의 단면에 소성 타입의 전극층을 형성하였다.
상기 소성타입의 전극층은 구리분말과 글라스를 포함하는 페이스트의 소성으로 형성되었다.
다음으로 상기 전극층 상에 하기 표 1에 나타난 함량(부피 기준)에 따라 제1 도전체로 구리 분말과, 베이스 수지로 에폭시 수지 및 탄소나노튜브를 포함하는 도전성 수지층을 형성하고, 도전성 수지층 상에 도금층 형성 후 도전성 수지층 내 탄소나노튜브의 부피비에 따른 등가직렬저항 및 접착력 불량율을 평가하였다.
하기 표 1의 실험예에서 제1 도전체는 1 내지 2μm의 구리 입자를, 베이스 수지는 에폭시 수지를 사용하였으며, 상기 도전성 수지층은 30μm의 두께로 형성되었다.
표 1의 실험 예에서 도전성 수지층은 제1 도전체와 베이스 수지를 44.5 : 54.0의 부피 비율로 포함하였다.
상기 등가직렬저항은 ESR 측정 설비를 이용하여 평가되었으며, 접착력 불량율은 접착력이 약 1600gf인 테이프를 도전성 수지층에 부착한 다음 테이프를 탈착하여 도전성 수지층이 전극층으로부터 분리되는 비율을 조사하여 평가하였다. 구체적으로 접착력이 약 1600gf인 테이프를 도전성 수지층에 부착한 다음 테이프를 탈착할 때 도전성 수지층이 전극층으로부터 분리되는 경우를 불량, 분리되지 않는 경우를 양품으로 하여 평가하였다.
열 처리(열 분해) 결과는 표 1의 적층 세라믹 전자부품을 상온에서 900℃까지 질소 및 수소 분위기(N2 99wt%, H2 1wt%)에서 10℃/분의 속도로 승온한 뒤 적층 세라믹 전자부품의 무게 감소율을 측정하였다. 다만 열 처리(열 분해) 결과의 정확도를 높이기 위해 도전성 수지층에 도금층이 형성되어 있는 경우 이를 제거한 적층 세라믹 전자부품을 기준으로 무게 감소율을 측정하였다.
샘플 도전성 수지층 내 탄소나노튜브의 부피 비(%) 등가직렬저항
(mΩ)		 접착력 불량율
(%)		 열 처리 후 무게감소율(%)
1 0 47.5 0 0.23
2 0.27 46.9 0 0.28
3 0.44 46.2 0 0.31
4 0.55 38.5 0 0.33
5 1.62 32.8 0 0.52
6 2.67 29.1 0 0.72
7 5.20 24.0 0 1.21
8 7.60 18.2 0 1.7
9 8.98 14.18 0 2
10 9.43 12.84 0 2.1
11 9.88 11.5 0.6 2.19
12 10.32 1016 8 2.29
상기 표 1을 참조하면, 도전성 수지층 내 탄소나노튜브의 부피비가 0.5% 미만인 경우, 등가직렬저항 저감 효과가 미미하게 나타나지만 0.5% 이상으로 포함되는 경우 등가직렬저항이 크게 감소하는 효과가 있음을 확인할 수 있다.
또한 도전성 수지층 내 탄소나노튜브의 부피비가 10%를 초과하는 경우 전극층에 대한 도전성 수지층의 접착력 감소로 접착력 불량율이 높게 나타나는 점을 확인할 수 있다.
따라서 탄소나노튜브는 상기 도전성 수지층 내에서 0.5 내지 10vol%로 포함되는 것이 바람직함을 알 수 있다.
보다 바람직하게 상기 도전성 수지층은 탄소나노튜브를 0.55 내지 9.88vol%로 포함할 수 있으며, 더욱 바람직하게는 0.55 내지 9.43vol%로 포함할 수 있다.
바람직하게 탄소나노튜브는 도전성 수지층 내 0.55 내지 9.88 vol%로 포함될 수 있으며, 보다 바람직하게 탄소나노튜브는 도전성 수지층 내 0.55 내지 9.43 vol%로 포함될 수 있다.
하기 표 2는 적층 세라믹 전자부품의 도전성 수지층에 포함된 베이스 수지와 탄소나노튜브의 부피 비에 따른 등가직렬저항(ESR) 및 도전성 수지층의 접착력 특성에 관한 평가와 열 처리(열 분해) 결과를 나타내는 데이터이다.
표 2의 적층 세라믹 전자부품은 표 1의 실험 예에 사용된 적층 세라믹 전자부품과 동일한 방법으로 형성되었으며, 표 2의 실험 예에서 도전성 수지층은 제1 도전체와 베이스 수지를 44.5 : 54.0의 부피 비율로 포함하였다.
하기 표 2에서 등가직렬저항 및 접착력 불량율은 상기 표 1과 동일한 방법으로 측정되었다.
하기 표 2의 열 분해 결과는 샘플 15의 탄소나노튜브가 미첨가된 실험 예를 기준으로 샘플 15의 열처리 후 무게감소율에 대한 나머지 샘플 16 내지 26의 열 처리 후 무게감소율의 비를 나타내었다.
다시 말해 샘플 15의 열 처리 후 무게 감소율을 A', 샘플 16 내지 26의 열 처리 후 무게감소율을 B'라고 할 때 B'/A'를 평가하였다.
샘플 베이스 수지 : 탄소나노튜브 등가직렬저항
(mΩ)		 접착력 불량율
(%)		 열 분해 결과
(B'/A')
13 100 : 0 47.5 0 1.00
14 100 : 0.5 46.9 0 1.22
15 100 : 0.8 46.2 0 1.35
16 100 : 1 38.5 0 1.43
17 100 : 3 32.8 0 2.26
18 100 : 5 29.1 0 3.13
19 100 : 10 24.0 0 5.26
20 100 : 15 18.2 0 7.39
21 100 : 18 14.18 0 8.70
22 100 : 19 12.84 0 9.13
23 100 : 20 11.5 0.8 9.52
24 100 : 21 10.16 6 9.96
상기 표 2을 참조하면, 도전성 수지층 내 베이스 수지에 대한 탄소나노튜브의 부피비가 100 : 1 미만인 경우, 등가직렬저항 저감 효과가 미미하게 나타나지만 100 : 1 이상으로 포함되는 경우 등가직렬저항이 크게 감소하는 효과가 있음을 확인할 수 있다.
또한 도전성 수지층 내 베이스 수지에 대한 탄소나노튜브의 부피비가 100 : 20을 초과하는 경우 전극층에 대한 도전성 수지층의 접착력 감소로 접착력 불량율이 높게 나타나는 점을 확인할 수 있다.
따라서 상기 도전성 수치층 내에서 베이스 수지 : 탄소나노튜브의 부피비는 100 :1 내지 100 : 20을 만족하는 것이 바람직함을 알 수 있다.
하기 표 3은 적층 세라믹 커패시터의 도전성 수지층에 포함된 제2 도전체의 직경에 대한 길이 비(L/D) 값의 변화에 따른 등가직렬저항(ESR)의 변화를 나타낸다. 표 3의 실험 예는 표 1과 동일한 재료, 방법 및 크기로 형성되었으며 도전성 수지층 내 포함된 제1 도전체 : 베이스 수지 : 탄소나노튜브의 부피비가 43.97 : 50.83 : 5.20가 되도록 하여 평가되었다.
샘플 L/D 등가직렬저항(mΩ)
25 0.8 75.3
26 0.9 71.1
27 1 49.7
28 1.1 42.8
29 2 16.7
30 5 17.2
상기 표 3에 나타난 바와 같이 L/D 이 1 미만인 경우 등가직렬저항이 70mΩ이상이나, L/D이 1 이상인 경우 등가직렬저항이 50mΩ미만이 되어 큰 폭으로 감소하는 것을 알 수 있다.
또한 L/D이 2 이상인 경우 등가직렬저항이 또 한번 큰 폭으로 감소하는 경향을 나타낸다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
130a, 130b : 외부전극
140 : 도금층
200 : 적층 세라믹 전자부품의 실장 기판
210 : 인쇄회로기판
221, 222 : 제1 및 제2 전극 패드
230 : 솔더

Claims (24)

  1. 유전체 층 및 내부전극을 포함하는 세라믹 본체;
    상기 내부전극과 연결되는 전극층; 및
    상기 전극층 상에 형성되며 제1 도전체, 탄소나노튜브를 포함하는 제2 도전체, 및 베이스 수지를 포함하는 도전성 수지층;
    을 포함하며, 상온에서 900℃까지 10℃/분의 속도로 승온하여 열 처리 하였을 때, 0.33% 내지 2.19%의 무게 감소를 나타내는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 적층 세라믹 전자부품을 상온에서 900℃까지 10℃/분의 속도로 승온하여 열 처리 하였을 때 무게 감소율을 A, 상기 적층 세라믹 전자부품과 동일 비율로 제1 도전체와 베이스 수지를 포함하되, 제2 도전체를 포함하지 않는 비교 부품을 상온에서 900℃까지 10℃/분의 속도로 승온하여 열 처리 하였을 때 무게 감소율을 B라고 할 때, A/B는 1.43 내지 9.52인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 적층 세라믹 전자부품의 열 처리 과정을 나타내는 온도-무게 그래프는 변곡점을 가지며, 상기 변곡점은 300℃ 내지 500℃ 구간에 존재하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 도전성 수지층은 상기 탄소나노튜브를 0.5 내지 10vol%로 포함하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 도전성 수지층은 상기 베이스 수지와 탄소나노튜브를 100 : 1 내지 100 : 20의 부피 비율로 포함하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 도전성 수지층은 상기 제1 도전체를 33 내지 60 vol%로 포함하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 도전성 수지층은 상기 베이스 수지를 38 내지 65 vol%로 포함하는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 탄소나노튜브의 직경을 D, 길이를 L이라고 할 때, L/D≥1.0인 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 탄소나노튜브의 직경을 D라고 할 때, 1nm≤D≤100nm인 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 제1 도전체는 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금 중 하나 이상을 포함하는 금속 입자인 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 제1 도전체는 구형 또는 플레이크 형상인 적층 세라믹 전자부품.
  12. 제1항에 있어서,
    상기 베이스 수지는 열경화성 수지인 적층 세라믹 전자부품.
  13. 유전체 층 및 내부전극을 포함하는 세라믹 본체;
    상기 내부전극과 연결되는 전극층; 및
    상기 전극층 상에 형성되며 금속 입자, 탄소나노튜브 및 베이스 수지를 포함하는 도전성 수지층;
    을 포함하며, 상기 도전성 수지층은 상기 탄소나노튜브를 0.5 내지 10 vol%로 포함하는 적층 세라믹 전자부품.
  14. 제13항에 있어서,
    상기 도전성 수지층은 상기 금속 입자를 33 내지 60 vol%로 포함하는 적층 세라믹 전자부품.
  15. 제13항에 있어서,
    상기 도전성 수지층은 상기 베이스 수지를 38 내지 65 vol%로 포함하는 적층 세라믹 전자부품.
  16. 제13항에 있어서,
    상기 탄소나노튜브의 직경을 D, 길이를 L이라고 할 때, L/D≥1.0인 적층 세라믹 전자부품.
  17. 제13항에 있어서,
    상기 탄소나노튜브의 직경을 D라고 할 때, 1nm≤D≤100nm인 적층 세라믹 전자부품.
  18. 유전체 층 및 내부전극을 포함하는 세라믹 본체;
    상기 내부전극과 연결되는 전극층; 및
    상기 전극층 상에 형성되며 금속 입자, 탄소나노튜브 및 베이스 수지를 포함하는 도전성 수지층;
    을 포함하며, 상기 도전성 수지층은 상기 베이스 수지와 탄소나노튜브를 100 : 1 내지 100 : 20의 부피 비율로 포함하는 적층 세라믹 전자부품.
  19. 제18항에 있어서,
    상기 도전성 수지층은 상기 금속 입자를 33 내지 60 vol%로 포함하는 적층 세라믹 전자부품.
  20. 제18항에 있어서,
    상기 도전성 수지층은 상기 베이스 수지를 38 내지 65 vol%로 포함하는 적층 세라믹 전자부품.
  21. 유전체 층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계;
    상기 내부전극과 연결되도록 전극층을 형성하는 단계;
    상기 전극층 상에 제1 도전체, 탄소나노튜브 및 베이스 수지를 포함하는 도전성 페이스트를 도포하는 단계; 및
    상기 도전성 페이스트를 경화하여 도전성 수지층을 형성하는 단계; 를 포함하며, 상기 도전성 수지층은 상기 탄소나노튜브를 0.5 내지 10 vol%로 포함하는 적층 세라믹 전자부품의 제조방법.
  22. 유전체 층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계;
    상기 내부전극과 연결되도록 전극층을 형성하는 단계;
    상기 전극층 상에 제1 도전체, 탄소나노튜브 및 베이스 수지를 포함하는 도전성 페이스트를 도포하는 단계; 및
    상기 도전성 페이스트를 경화하여 도전성 수지층을 형성하는 단계; 를 포함하며, 상기 도전성 수지층은 상기 베이스 수지와 탄소나노튜브를 100 : 1 내지 100 : 20의 부피 비율로 포함하는 적층 세라믹 전자부품의 제조방법.
  23. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며,
    상기 적층 세라믹 전자부품은 유전체 층 및 내부전극을 포함하는 세라믹 본체, 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며 제1 도전체, 탄소나노튜브를 포함하는 제2 도전체 및 베이스 수지를 포함하는 도전성 수지층을 포함하며, 상온에서 900℃까지 10℃/분의 속도로 승온하여 열 처리 하였을 때, 0.33% 내지 2.19%의 무게 감소를 나타내는 적층 세라믹 커패시터의 실장 기판.
  24. 제23항에 있어서,
    상기 도전성 수지층 상에 형성된 도금층을 더 포함하는 적층 세라믹 전자부품의 실장 기판.
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