KR102078017B1 - 적층 세라믹 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 유전체 층을 포함하는 세라믹 본체; 상기 세라믹 본체 내부에 형성되며, 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 상기 세라믹 본체의 서로 마주보고 있는 양 단면에 형성되며, 내부전극과 전기적으로 연결된 전극층; 상기 전극층 상에 형성된 전도성 수지층; 상기 전도성 수지층 상에 형성되며, 상기 전도성 수지층의 가장자리가 노출되도록 형성되는 도금 유도층; 및 상기 도금 유도층 상에 형성되는 도금층을 포함하는 적층 세라믹 커패시터를 제공한다.
Description
본 발명은 도금층에 의한 크랙 발생을 방지하는 적층 세라믹 전자부품 및 그 제조 방법에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체 층, 유전체 층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체 층 및 내부전극층의 두께를 얇게 하여 많은 수의 유전체 층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부전극 역시 박층화되고 있다.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
고신뢰성에서 문제가 되는 요소는 외부 충격에 의한 크랙발생 등이 있으며 이러한 크랙 발생의 원인으로는 외부전극이 충분히 응력을 흡수하지 못하거나, 도금층에 의한 응력 발생을 들 수 있다. 이를 해결하기 위한 수단으로 외부전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하여 신뢰성을 향상시키고 있다.
그러나, 전장 및 고압품과 같은 특수사양의 제품군에 적용하기 위해서는 현재보다 큰 신뢰성을 가지는 적층 세라믹 전자부품이 필요한 실정이며, 이에 따라 외부전극 역시 현재보다 높은 수준의 휨강도 특성이 요구되고 도금층의 응력으로 인한 크랙 발생 역시 개선해야할 과제이다.
본 발명은 도금층에 의한 크랙 발생을 방지하는 적층 세라믹 전자부품 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시형태는 유전체 층을 포함하는 세라믹 본체; 상기 세라믹 본체 내부에 형성되는 복수의 내부 전극; 상기 세라믹 본체의 서로 마주보고 있는 양 단면에 형성되며, 내부전극과 전기적으로 연결된 전극층; 상기 전극층 상에 형성된 전도성 수지층; 상기 전도성 수지층 상에 형성되며, 상기 전도성 수지층의 가장자리가 노출되도록 형성되는 도금 유도층; 및 상기 도금 유도층 상에 형성되는 도금층을 포함하는 적층 세라믹 커패시터를 제공한다.
상기 도금 유도층은 금속분말; 및 상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함할 수 있다.
상기 금속분말은 평균입경이 5 내지 100 nm일 수 있으며, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 베이스 수지는 에폭시 수지일 수 있으며, 수 평균 분자량이 150 내지 50,000일 수 있다.
본 발명의 또 다른 일 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 본체를 형성하는 단계; 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 양 측면에 전극층 페이스트를 도포한 후 상기 전극층 페이스트가 도포된 세라믹 본체를 소성하여 전극층을 형성하는 단계; 상기 전극층 상에 전도성 수지 조성물을 도포한 후 경화시켜 전도성 수지층을 형성하는 단계; 상기 전도성 수지층의 가장자리가 노출되도록 상기 전도성 수지층 상에 도금 유도층을 형성하는 단계; 및 상기 도금 유도층 상에 도금층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
상기 도금 유도층은 금속분말; 및 상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함할 수 있다.
상기 금속분말은 평균입경이 5 내지 100 nm일 수 있으며, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 베이스 수지는 에폭시 수지일 수 있으며, 수 평균 분자량이 150 내지 50,000일 수 있다.
본 발명은 도금층에 의한 크랙 발생을 방지하는 적층 세라믹 전자부품 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 2는 도 1의 A-A' 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1 및 도 2 는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내며, 각각 사시도 및 도 1의 A-A'단면도에 해당한다.
본 발명의 일 실시형태는 유전체 층(11)을 포함하는 세라믹 본체(10), 세라믹 본체(10) 내부에 형성된 복수의 내부전극(21,22) 및 세라믹 본체(10)의 외측에 형성된 외부전극(31,32)을 포함하는 적층 세라믹 커패시터를 제공한다.
좀더 구체적으로 상기 내부전극(21,22)은 세라믹 본체(10) 내부에 형성되며, 상기 유전체 층(11)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21, 22)을 포함할 수 있다.
상기 유전체 층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 또한 상기 유전체 층(11)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 내부 전극을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 외부전극(31,32)은 제1 내부전극(21)과 전기적으로 연결되는 제1 외부전극(31) 및 제2 내부전극(22)과 전기적으로 연결되는 제2 외부전극(32)을 포함하며, 제1 및 제2 외부전극(31,32) 각각은 전극층(31a,32a), 전도성 수지층(31b,32b), 도금 유도층(31c,32c) 및 도금층(31d,32d)을 포함할 수 있다.
상기 전극층(31a,32a)은 상기 세라믹 본체(10)의 서로 마주보고 있는 양 단면에 형성되며 제1 내부전극(21)과 전기적으로 연결된 제1 전극층(31a) 및 제2 내부전극(22)과 전기적으로 연결된 제2 전극층(32a)을 포함할 수 있다.
상기 전극층(31a,32a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 전도성 수지층(31b,32b)은 전극층(31a,32a) 상에 형성되며, 전극층(31a,32a)을 완전히 덮는 형태로 형성될 수 있다. 상기 전도성 수지층(31b,32b)에 포함되는 수지는 접합성 및 충격흡수성을 가지고, 전도성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
상기 전도성 수지층(31b,32b)에 포함되는 도전성 금속은 전극층(31a,32a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 도금 유도층(31c,32c)은 상기 전도성 수지층(31b,32b) 상에, 전도성 수지층(31b,32b)의 가장자리가 노출되도록 형성되며, 상기 도금 유도층(31c,32c)은 금속분말; 및 상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함할 수 있다. 베이스 수지가 3 중량부 미만으로 포함되는 경우 페이스트의 분산성이 떨어져 제조시 작업성 문제가 있으며 9 중량부를 초과하는 경우 도금성이 떨어지는 문제점이 있다.
상기 도금 유도층(31c,32c)은 전도성 수지층(31b,32b)에 비해 베이스 수지의 함량이 낮고 금속함량이 높기 때문에 전해 도금 등의 방법으로 도금층(31d,32d) 형성시 도금이 용이하게 되는 장점이 있다. 따라서 전도성 수지층(31b,32b)의 가장자리는 도금층(31d,32d)이 형성되지 않고 도금 유도층(31c,32c) 상에 도금층(31d,32d)을 형성함으로써, 도금층(31d,32d)이 세라믹 본체(10)를 덮지 않게 되고 도금층(31d,32d)과 세라믹 본체(10) 사이의 응력(이하 도금 응력이라고 함)이 발생하지 않아 도금층(31d,32d)의 가장자리와 세라믹 본체(10)가 접하는 부분에서 발생하는 크랙을 방지할 수 있다.
도금 유도층(31c,32c)은 전도성 수지층(31b,32b)이 먼저 형성된 이후 형성되므로 전도성 수지층(31b,32b)이 손상되지 않는 온도에서 소성하여 제조될 수 있는 것이어야 한다.
따라서 도금 유도층(31c,32c)에 포함되는 금속분말은 평균입경이 5 내지 100 mn일 수 있으며, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
금속분말의 평균입경이 5nm 미만인 경우 금속분말의 제조가 용이하지 않을 수 있으며, 100nm이상인 경우 소성온도가 증가하여 도금 유도층(31c,32c)의 아래에 있는 전도성 수지층(31b,32b)이 손상될 수 있다.
상기 도금 유도층(31c,32c)에 포함되는 상기 베이스 수지는 에폭시 수지나 저분자 유기물일 수 있으며, 수 평균 분자량이 150 내지 50,000일 수 있다. 에폭시 수지의 경우 역시 수 평균 분자량이 150 내지 50,000 범위까지 사용이 가능하다.
상기 도금 유도층(31c,32c) 제조시 소성온도는 300℃ 이하인 것이 바람직하다.
나아가 상기 전도성 수지층(31b,32b) 상에 도금층(31d,32d)이 형성되지 않게 하기 위해, 도금 유도층(31c,32c)을 형성하는 것과 동시에 전도성 수지층(31b,32b)의 수지함량을 높게 하거나 산화로 비저항이 떨어지는 금속을 첨가하여 도금이 잘 되지 않는 조건을 만들 수 있다.
구체적으로 전도성 수지층(31b,32b)의 수지함량은 전체 전도성 수지층(31b,32b) 중 10.0 내지 50.0 wt%일 수 있다. 수지의 함량이 10.0wt% 미만인 경우, 도금 시 전도성 수지층(31b,32b) 상에도 도금층(31d,32d)이 형성될 수 있으며 전극층(31a,32a)과의 접합력이 낮아져 들뜸이 발생할 수 있고, 수지 함량이 50.0wt%를 초과하는 경우 전도성 및 휨강도 특성이 저하될 수 있다.
상기 도금층(31d,32d)은 도금 유도층(31c,32c) 상에 형성되며, 이에 제한되는 것은 아니나 니켈(Ni) 또는 주석(Sn)을 포함할 수 있다.
본 발명의 또 다른 일 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 본체(10)를 형성하는 단계; 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체(10)의 양 측면에 전극층(31a,32a) 페이스트를 도포한 후 상기 전극층(31a,32a) 페이스트가 도포된 세라믹 본체(10)를 소성하여 전극층(31a,32a)을 형성하는 단계; 상기 전극층(31a,32a) 상에 전도성 수지 조성물을 도포한 후 경화시켜 전도성 수지층(31b,32b)을 형성하는 단계; 상기 전도성 수지층(31b,32b)의 가장자리가 노출되도록 상기 전도성 수지층(31b,32b) 상에 도금 유도층(31c,32c)을 형성하는 단계; 및 상기 도금 유도층(31c,32c) 상에 도금층(31d,32d)을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
상기 도금 유도층(31c,32c)을 형성하는 단계는 금속분말 및 상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함하는 페이스트를 도포한 뒤 소성하여 형성할 수 있다.
상기 적층 세라믹 커패시터의 제조방법에 관한 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 관한 설명과 중복되므로 여기서는 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10 : 세라믹 본체
11 : 유전체 층
21 : 제1 내부전극
22 : 제2 내부전극
31 : 제1 외부전극
31a : 제1 전극층
31b : 전도성 수지층
31c : 도금 유도층
31d : 도금층
32 : 제2 외부전극
32a : 제2 전극층
32b : 전도성 수지층
32c : 도금 유도층
32d : 도금층
11 : 유전체 층
21 : 제1 내부전극
22 : 제2 내부전극
31 : 제1 외부전극
31a : 제1 전극층
31b : 전도성 수지층
31c : 도금 유도층
31d : 도금층
32 : 제2 외부전극
32a : 제2 전극층
32b : 전도성 수지층
32c : 도금 유도층
32d : 도금층
Claims (12)
- 유전체 층을 포함하는 세라믹 본체;
상기 세라믹 본체 내부에 형성되는 복수의 내부 전극;
상기 세라믹 본체의 서로 마주보고 있는 양 단면에 형성되며, 내부전극과 전기적으로 연결된 전극층;
상기 전극층 상에 형성된 전도성 수지층;
상기 전도성 수지층 상에 형성되며, 상기 전도성 수지층의 가장자리가 노출되도록 형성되는 도금 유도층; 및
상기 도금 유도층 상에 형성되는 도금층을 포함하며,
상기 도금 유도층은 금속분말; 및
상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함하는 적층 세라믹 커패시터.
- 삭제
- 제1항에 있어서,
상기 금속분말은 평균입경이 5 내지 100 nm인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 베이스 수지는 에폭시 수지인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 베이스 수지는 수 평균 분자량이 150 내지 50,000인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 금속분말은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 커패시터.
- 복수의 세라믹 그린 시트를 마련하는 단계;
상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계;
상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
상기 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 본체를 형성하는 단계;
상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 양 측면에 전극층 페이스트를 도포한 후 상기 전극층 페이스트가 도포된 세라믹 본체를 소성하여 전극층을 형성하는 단계;
상기 전극층 상에 전도성 수지 조성물을 도포한 후 경화시켜 전도성 수지층을 형성하는 단계;
상기 전도성 수지층의 가장자리가 노출되도록 상기 전도성 수지층 상에 도금 유도층을 형성하는 단계; 및
상기 도금 유도층 상에 도금층을 형성하는 단계;
를 포함하며,
상기 도금 유도층은 금속분말; 및
상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함하는 적층 세라믹 커패시터의 제조방법.
- 삭제
- 제7항에 있어서,
상기 금속분말은 평균입경이 5 내지 100 nm인 적층 세라믹 커패시터의 제조방법.
- 제7항에 있어서,
상기 베이스 수지는 에폭시 수지인 적층 세라믹 커패시터의 제조방법.
- 제7항에 있어서,
상기 베이스 수지는 수 평균 분자량이 150 내지 50,000인 적층 세라믹 커패시터의 제조방법.
- 제7항에 있어서,
상기 금속분말은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 커패시터의 제조방법.
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|---|---|---|---|
| KR1020120116569A KR102078017B1 (ko) | 2012-10-19 | 2012-10-19 | 적층 세라믹 커패시터 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120116569A KR102078017B1 (ko) | 2012-10-19 | 2012-10-19 | 적층 세라믹 커패시터 및 그 제조방법 |
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| Publication Number | Publication Date |
|---|---|
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ID=50655516
Family Applications (1)
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|---|---|---|---|
| KR1020120116569A KR102078017B1 (ko) | 2012-10-19 | 2012-10-19 | 적층 세라믹 커패시터 및 그 제조방법 |
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|---|---|
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Citations (1)
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|---|---|---|---|---|
| JP2008085280A (ja) * | 2006-09-26 | 2008-04-10 | Taiyo Yuden Co Ltd | 表面実装型電子部品とその製造方法 |
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-
2012
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20140050316A (ko) | 2014-04-29 |
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