KR102593259B1 - 적층형 커패시터 및 그 실장 기판 - Google Patents

적층형 커패시터 및 그 실장 기판 Download PDF

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Abstract

본 발명은, 유전체층 및 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 양 단부에 각각 배치되어 내부 전극의 노출된 부분과 접속되는 외부 전극; 을 포함하며, 상기 외부 전극은, 상기 커패시터 바디에 상기 내부 전극과 접속되도록 형성되는 도전층; 상기 도전층을 커버하고, 복수의 금속 입자, 탄성 입자와 상기 탄성 입자의 표면에 도금된 금속막을 가지는 복수의 탄성 미립 분말 및 상기 복수의 금속 입자와 복수의 탄성 미립 분말을 둘러싸고 상기 도전층과 접촉하는 수지를 포함하는 도전성 수지층; 및 상기 도전성 수지층을 커버하는 도금층; 을 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
일반적으로 적층형 커패시터에서, 외부 전극은 내부 전극과 병렬로 연결되어 외부의 기판과의 전기적 연결을 담당하고, 동시에 외부의 물리적 충격 혹은 수분으로부터 커패시터 바디를 보호하는 역할을 한다.
그러나, 자동차의 전장화 등으로 인해 전장용과 같은 특수사양의 적층형 커패시터에서 물리적 충격 등의 휨 강도에 대해 더욱 높은 신뢰성이 요구되고 있고, 이에 고신뢰성을 갖는 새로운 구조 혹은 재료를 포함하는 외부 전극을 갖는 적층형 커패시터에 대한 개발이 필요하다.
국내공개특허 제2014-0032294호 국내공개특허 제2015-0080739호
본 발명의 목적은 우수한 휨 강도 특성을 갖는 적층형 커패시터 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 유전체층 및 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 양 단부에 각각 배치되어 내부 전극의 노출된 부분과 접속되는 외부 전극; 을 포함하며, 상기 외부 전극은, 상기 커패시터 바디에 상기 내부 전극과 접속되도록 형성되는 도전층; 상기 도전층을 커버하고, 복수의 금속 입자, 탄성 입자와 상기 탄성 입자의 표면에 도금된 금속막을 가지는 복수의 탄성 미립 분말 및 상기 복수의 금속 입자와 복수의 탄성 미립 분말을 둘러싸고 상기 도전층과 접촉하는 수지를 포함하는 도전성 수지층; 및 상기 도전성 수지층을 커버하는 도금층; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 도전성 수지층의 금속 입자는 구형 또는 후레이크(flake)형일 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 수지층의 탄성 입자는 고분자 물질일 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 수지층의 탄성 입자는 수지계열의 물질일 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 수지층의 탄성 미립 분말의 도금막은 Ni, Cu, Ag 중 적어도 하나 이상을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 수지층의 탄성 미립 분말은 구형일 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 수지층의 탄성 미립 분말은 후레이크형일 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 수지층의 탄성 미립 분말은 일부가 구형이고 나머지는 후레이크형일 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 수지층의 탄성 미립 분말은, 직경이 1.0 내지 10.0㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 주치층의 탄성 미립 분말은, 탄성 입자의 지름 대비 도금막의 두께가 1/20 내지 1/3일 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 수지층에 배치된 탄성 미립 분말은, 도금막이 금속 입자와 반응하여 합금의 형태를 이루게 될 수 있다.
본 발명의 일 실시 예에서, 상기 도금층은 상기 도전성 수지층을 커버하는 니켈 도금층과, 상기 니켈 도금층을 커버하는 주석(Sn) 도금층을 포함할 수 있다.
본 발명의 다른 측면은, 일면에 서로 이격되게 배치된 복수의 전극 패드를 가지는 기판; 및 상기 전극 패드 위에 각각의 외부 전극이 접속되도록 실장되는 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터에서 전기적 연결성의 저하 없이 외부 전극의 탄성도를 증대시켜 휨 강도 특성에 대한 신뢰성을 높일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1의 I-I’선 단면도이다.
도 4는 도 3의 A 부분을 확대하여 나타낸 단면도이다.
도 5는 도전성 수지층의 다른 실시 예에 따라 도 3의 A 부분을 확대하여 나타낸 단면도이다.
도 6은 도전성 수지층의 또 다른 실시 예에 따라 도 3의 A 부분을 확대하여 나타낸 단면도이다.
도 7은 도전성 수지층의 또 다른 실시 예에 따라 도 3의 A 부분을 확대하여 나타낸 단면도이다.
도 8은 도전성 수지층의 또 다른 실시 예에 따라 도 3의 A 부분을 확대하여 나타낸 단면도이다.
도 9는 도전성 수지층의 또 다른 실시 예에 따라 도 3의 A 부분을 확대하여 나타낸 단면도이다.
도 10은 도 4의 적층형 커패시터가 기판에 실장된 상태를 개략적으로 나타낸 단면도이다.
도 11은 도 10의 기판 하측에서 힘을 가하여 기판이 휘어진 상태를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 예에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 3은 도 1의 I-I’선 단면도이고, 도 4는 도 3의 A 부분을 확대하여 나타낸 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(130, 140)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 또한, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 커패시터 바디(110)의 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(130, 140)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(130, 140)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(130, 140)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(130, 140)은 커패시터 바디(110)의 표면에 형성되어 제1 및 제2 내부 전극(121, 122)과 접속되는 제1 및 제2 도전층(131, 141)과, 제1 및 제2 도전층(131, 141)을 각각 커버하도록 형성되는 제1 및 제2 도전성 수지층(132, 142)과, 제1 및 제2 도전성 수지층(132, 142)을 각각 커버하도록 형성되는 제1 및 제2 도금층을 각각 포함한다.
제1 도전층(131)은 제1 접속부와 제1 밴드부를 포함할 수 있다.
상기 제1 접속부는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)의 노출된 부분과 접속되는 부분이고, 상기 제1 밴드부는 제1 접속부에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 상기 제1 밴드부는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2 도전층(141)은 제2 접속부와 제2 밴드부를 포함할 수 있다.
상기 제2 접속부는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)의 노출된 부분과 접속되는 부분이고, 상기 제2 밴드부는 제2 접속부에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 상기 제2 밴드부는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
이러한 제1 및 제2 도전층(131, 141)은 구리(Cu), 은(Ag) 중 적어도 하나를 포함할 수 있고, 이와 함께 글라스(Glass) 및 에폭시(Epoxy) 등을 더 포함할 수 있다.
제1 및 제2 도전성 수지층(132, 142)은 제1 및 제2 도전층(131, 141)을 각각 커버하도록 형성된다.
도 4에서, 상기 A 영역은 제1 외부 전극(130)의 일부를 확대하여 도시하였으나, 제1 외부 전극(130)은 제1 내부 전극(121)과 전기적으로 접속하며, 제2 외부 전극(140)은 제2 내부 전극(122)과 접속하는 차이가 있을 뿐, 제1 외부 전극(130)과 제2 외부 전극(140)의 구성은 유사하므로, 이하 제1 외부 전극(130)을 기준으로 설명하나 이는 제2 외부 전극(140)에 관한 설명을 포함하는 것으로 본다.
도 4를 참조하면, 제1 도전성 수지층(132)은, 복수의 금속 입자(132b), 탄성 입자(132c)와 탄성 입자(132c)의 표면에 금속으로 도금된 금속막(132d)을 가지는 복수의 탄성 미립 분말(132e) 및 복수의 금속 입자(132b)와 복수의 탄성 미립 분말(132e)를 둘러싸고 제1 도전층(131)과 접촉하는 수지(132a)를 포함한다.
수지(132a)는 에폭시, 아크릴 등의 고분자 레진 중 하나일 수 있다.
제1 도전성 수지층(132)의 금속 입자(132b)는 구형 또는 후레이크(flake)형으로 형성될 수 있다.
본 실시 예에서는 제1 도전성 수지층(132)의 금속 입자(132b)가 구형인 것과 후레이크형인 것이 섞여있는 구조로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 도전성 수지층에 배치되는 금속 입자는 모두 구형이거나 또는 모두 후레이크형으로 형성될 수도 있다.
이러한 금속 입자(132b)는 Cu, Ag, Sn 중 적어도 하나 또는 둘 이상의 합금으로 이루어질 수 있다.
또한, 제1 도전성 수지층(132)의 탄성 입자(132c)는 우수한 탄성을 가지는 고분자 물질일 수 있다.
또한, 다른 예로서, 제1 도전성 수지층(132)의 탄성 입자(132c)는 우수한 탄성을 가지는 수지계열의 물질일 수도 있다.
또한, 제1 도전성 수지층(132)의 탄성 미립 분말(132e)의 도금막(132d)은 Ni, Cu, Ag 중 적어도 하나 이상의 물질을 포함할 수 있다.
또한, 제1 도전성 수지층(132)의 탄성 미립 분말(132e)은 우수한 탄성을 가질 수 있도록 구형으로 이루어질 수 있다.
또한, 제1 도전성 수지층(132)의 탄성 미립 분말(132e)은 직경이 1.0 내지 10.0㎛일 수 있다.
탄성 미립 분말(132e)의 직경이 1.0㎛ 미만이면 비표면적이 증가하여 너무 조밀하게 적층되기 때문에 휨 강도 특성이 열화 될 수 있다.
또한, 탄성 미립 분말(132e)의 직경이 10.0㎛를 초과하면 제1 도전성 수지층(132)에서 수지(132a)가 차지하는 부피가 상대적으로 너무 커지기 때문에 전도성의 열화가 발생할 수 있다.
또한, 제1 도전성 수지층(132)에서, 탄성 미립 분말(132e)은, 탄성 입자(132c)의 지름 대비 도금막(132d)의 두께가 1/20 내지 1/3일 수 있다.
이때, 탄성 입자(132c)의 지름 대비 도금막(132d)의 두께가 1/20 미만이면 전도성이 저하되고, 탄성 입자(132c)의 지름 대비 도금막(132d)의 두께가 1/3을 초과하면 휨 강도 특성이 개선되는 정도가 미비해지는 문제가 발생할 수 있다.
한편, 본 발명에서, 도 5에서와 같이, 제1 도전성 수지층(132)의 탄성 미립 분말(132e')은 우수한 탄성을 갖는 후레이크형일 수 있다.
이때, 탄성 미립 분말(132e')의 탄성 입자(132c')와 금속막(132d')도 후레이크형으로 형성될 수 있다.
다른 예로서, 도 6에서와 같이, 제1 도전성 수지층(132)의 탄성 미립 분말은 일부가 구형으로 이루어지고 나머지는 후레이크형으로 이루어져 구형의 탄성 미립 분말(132e)와 후레이크형의 탄성 미립 분말(132e')이 수지(132a) 내에 섞여있는 구조로 구성될 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 도전성 수지층(132, 142)을 각각 커버하는 제1 및 제2 니켈(Ni) 도금층(133, 143)과, 제1 및 제2 니켈 도금층(133, 143)을 각각 커버하는 제1 및 제2 주석(Sn) 도금층(134, 144)을 포함할 수 있다.
종래의 적층형 커패시터는, 외부 전극을 내부 전극과의 전기적 연결을 위한 내부층과, 이러한 내부층 위에 외부 충격을 완화하고 내습 특성을 향상시키는 것이 주요 역할인 외부층을 형성하여 이중 층으로 구성하고 있다.
특히 전장용 적층형 커패시터의 경우 진동 등의 외부로부터 전달되는 물리적 충격을 외부 전극의 외부층이 완화시키는 작용을 하게 된다.
이러한 외부층은 주로 에폭시계의 고분자와 구리, 은 등의 금속 필러가 첨가된 구성으로 전도성과 신축 특성을 가지고 있다.
그러나, 전장용 부품의 경우 외부로부터의 충격에 대한 높은 내구성이 요구되는데, 종래의 구조로는 이러한 높은 수준의 내구성을 충족시키는데 한계가 있다.
본 실시 예의 적층형 커패시터는, 도전성 수지층의 수지 내에 복수의 탄성 미립 분말을 배치하여 이러한 탄성 미립 분말의 탄성 입자가 외부 충격시 완충 작용을 하여 외부 충격을 크게 완화시킴으로써 적층형 커패시터의 휨 강도에 대한 내구성을 크게 향상시킬 수 있다.
특히, 종래의 적층형 커패시터는, 외부층의 고분자 함량을 증가시키는 경우 외부 전극의 내구성을 일부 향상시킬 수는 있지만, 고분자의 함량이 늘어나는 만큼 전기적 연결성과 외측의 도금층 형성시의 도금성은 하락되는 문제가 발생할 수 있다.
그러나, 본 실시 예에 따르면, 탄성 미립 분말에 포함된 고탄성의 탄성 입자에 의해 적층형 커패시터의 휨 강도에 대한 내구성이 향상될 수 있고, 이와 함께 탄성 미립 분말의 표면이 전도성을 가지는 금속으로 도금되어 도금막을 형성하고 있기 때문에 종래의 구조에서 발생하는 전기적 연결성의 하락 및 도금성의 하락 문제를 보상할 수 있게 된다.
도 7은 도전성 수지층의 또 다른 실시 예에 따라 도 3의 A 부분을 확대하여 나타낸 단면도이고, 도 8은 도전성 수지층의 또 다른 실시 예에 따라 도 3의 A 부분을 확대하여 나타낸 단면도이고, 도 9는 도전성 수지층의 또 다른 실시 예에 따라 도 3의 A 부분을 확대하여 나타낸 단면도이다.
도 7을 참조하면, 본 실시 예에서, 도전성 수지층(132)에 배치된 탄성 미립 분말(132e)은 도금막(132d)이 도전성 수지층(132)에 배치된 금속 입자(132b')와 반응하여 합금의 형태로 이루어질 수 있다.
이와 같이 탄성 미립 분말(132e)의 도금막(132d)이 도전성 수지층(132)에 배치된 금속 입자(132b')와 반응하여 합금의 형태로 이루어지면, 외부 전극(132)은 내부 전극(121)과 접속되는 도전층(131)에서부터 도전성 수지층(132)을 커버하는 도금층(133)까지 금속으로 직접 연결된 전기연결통로를 형성할 수 있어서, 도 4의 구조에 비해 전도성을 더 향상시킬 수 있다.
또한, 탄성 미립 분말(132e)의 탄성 입자(132c)에 의해 휨 강도 특성의 열화를 방지할 수 있으므로, 도금막(132d)과 금속 입자(132b')가 서로 연결되더라도 휨 강도 특성의 열화 없이 전도성을 향상시키는 효과를 기대할 수 있다.
한편, 도 8은 탄성 미립 분말(132e')이 후레이크형의 탄성 입자(132c')와 후레이크형의 도금막(132d')을 가지는 것이고, 도 9는 탄성 미립 분말(132e, 132e')이 후레이크형인 것과 구형인 것이 섞여있는 구조이다.
도 10은 도 4의 적층형 커패시터가 기판에 실장된 상태를 개략적으로 나타낸 단면도이고, 도 11은 도 10의 기판 하측에서 힘을 가하여 기판이 휘어진 상태를 개략적으로 나타낸 단면도이다.
도 10을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 외부 전극(130, 140)이 제1 및 제2 전극 패드(221, 222) 상에 각각 접속되도록 실장되는 적층형 커패시터(100)를 포함한다.
본 실시 예에서, 적층형 커패시터(100)는 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
이때, 도 11에서와 같이, 기판(210)의 일측에서 힘이나 충격이 가해지면 기판(210)이 휘어지게 되는데, 이때 이러한 힘 또는 충격이 커패시터 바디(110)에도 전달되면서 제1 또는 제2 외부 전극(130, 140)이 커패시터 바디(110)로부터 박리되거나 심한 경우 커패시터 바디(110)에 크랙이 발생할 수 있다.
6mm 휨충격 테스트에서, 종래의 도전성 수지층에 탄성 미립 분말이 포함되지 않은 외부 전극을 갖는 적층형 커패시터의 경우, 30개의 샘플 중에서 8개가 크랙이 발생하였다.
그러나, 본 실시 예에 따르면, 외부 전극의 도전성 수지층에 포함된 탄성 미립 분말의 탄성 입자가 고탄성을 가지고 있어서, 외부의 힘이나 충격을 이러한 탄성 입자의 탄성과 압착되는 변형을 통해 완충시켜 흡수하게 되고, 이에 6mm 휨충격 테스트에서 30개의 샘플 중 불량이 전형 발생하지 않는 등 외부 힘이나 충격에 대한 적층형 커패시터(100)의 휨 강도 특성과 내구성을 향상시킬 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 141: 제1 및 제2 도전층
132, 142: 제1 및 제2 도전성 수지층
132a: 수지
132b, 132b': 금속 입자
132c, 132c': 탄성 입자
132d, 132d': 도금막
132e, 132e': 탄성 미립 분말
133, 143: 제1 및 제2 니켈 도금층
134, 144: 제1 및 제2 주석 도금층
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (10)

  1. 유전체층 및 복수의 내부 전극을 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 양 단부에 각각 배치되어 내부 전극의 노출된 부분과 접속되는 외부 전극; 을 포함하며,
    상기 외부 전극은,
    상기 커패시터 바디에 상기 내부 전극과 접속되도록 형성되는 도전층;
    복수의 금속 입자, 복수의 고분자 물질인 입자 및 상기 복수의 금속 입자와 상기 복수의 고분자 물질인 입자를 둘러싸는 수지를 포함하고, 상기 도전층을 커버하는 도전성 수지층; 및
    상기 도전성 수지층을 커버하는 도금층; 을 포함하고,
    상기 복수의 고분자 물질인 입자 중 적어도 일부는 표면에 도금된 금속막을 가지고,
    상기 도전성 수지층은, 상기 수지가 복수의 상기 금속 입자와 상기 복수의 고분자 물질인 입자를 커버하며 금속 입자와 고분자 물질인 입자와 직접 접촉하는, 적층형 커패시터.
  2. 제1항에 있어서,
    상기 도전성 수지층의 금속 입자가 구형 또는 후레이크(flake)형인 적층형 커패시터.
  3. 제1항에 있어서,
    상기 고분자 물질인 입자의 도금막이 Ni, Cu, Ag 중 적어도 하나 이상을 포함하는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 고분자 물질인 입자가 구형인 적층형 커패시터.
  5. 제1항에 있어서,
    상기 고분자 물질인 입자가 후레이크형인 적층형 커패시터.
  6. 제1항에 있어서,
    상기 고분자 물질인 입자 중 일부가 구형이고 나머지는 후레이크형인 적층형 커패시터.
  7. 제1항에 있어서,
    상기 고분자 물질인 입자는, 직경이 1.0 내지 10.0㎛인 적층형 커패시터.
  8. 제1항에 있어서,
    상기 고분자 물질인 입자는, 상기 도금된 금속막이 금속 입자와 반응하여 합금의 형태를 이루게 되는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 도금층이 상기 도전성 수지층을 커버하는 니켈 도금층과, 상기 니켈 도금층을 커버하는 주석(Sn) 도금층을 포함하는 적층형 커패시터.
  10. 일면에 서로 이격되게 배치된 복수의 전극 패드를 가지는 기판; 및
    상기 전극 패드 위에 각각의 외부 전극이 접속되도록 실장되는 제1항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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