KR102048102B1 - 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품 Download PDF

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Abstract

본 개시는 복수의 유전체 층을 포함하며, 길이 방향의 양 단부에 제1면 및 제2면을 가지는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1면 및 상기 제2면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 용량 형성부; 상기 용량 형성부의 상부에 배치되며, 상기 제1면으로 노출되는 제3 내부 전극; 상기 용량 형성부의 하부에 배치되며, 상기 제2면으로 노출되는 제4 내부 전극; 상기 제1면에서부터 상기 세라믹 본체의 상면의 일부까지 연장 배치되며, 상기 제1 내부 전극과 제3 내부 전극과 접속된 제1 외부 전극; 및 상기 제2면에서부터 상기 세라믹 본체의 하면의 일부까지 연장 배치되며, 상기 제2 내부 전극과 제4 내부 전극과 접속된 제2 외부 전극;을 포함하는 적층 세라믹 전자 부품에 관한 것이다.

Description

적층 세라믹 전자부품{Laminated ceramic electronic component}
본 개시는 적층 세라믹 전자 부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 초소형 적층 세라믹 전자 부품을 만들면 외부 전극 밴드의 길이나 폭이 작아져서 최종적으로 기판에 실장 시에 비아를 형성하기 어려워지는 문제점이 있다.
이를 해결하기 위해 세라믹 본체의 상하면에 외부 전극 밴드를 형성하는 방법이 이용되고 있다.
세라믹 본체의 상하면에 외부 전극 밴드를 형성하기 위해서는 디핑(Dipping) 공정을 이용하는데 외부 전극의 연결을 개선하기 위해 다른 방안이 필요한 실정이다.
한국 공개특허공보 제2011-0101910호
본 개시는 외부 전극 형성에 있어서 디핑(Dipping) 공정을 삭제할 수 있는 구조를 가지는 적층 세라믹 전자 부품을 제공하고자 한다.
본 개시의 일 실시 예에 따른 적층 세라믹 전자 부품은 복수의 유전체 층을 포함하며, 길이 방향의 양 단부에 제1면 및 제2면을 가지는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1면 및 상기 제2면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 용량 형성부; 상기 용량 형성부의 상부에 배치되며, 상기 제1면으로 노출되는 제3 내부 전극; 상기 용량 형성부의 하부에 배치되며, 상기 제2면으로 노출되는 제4 내부 전극; 상기 제1면에서부터 상기 세라믹 본체의 상면의 일부까지 연장 배치되며, 상기 제1 내부 전극과 제3 내부 전극과 접속된 제1 외부 전극; 및 상기 제2면에서부터 상기 세라믹 본체의 하면의 일부까지 연장 배치되며, 상기 제2 내부 전극과 제4 내부 전극과 접속된 제2 외부 전극;을 포함한다.
본 개시는 개시의 일 실시 예에 따른 전자 부품은 용량 형성부의 상하부에 각각 제3 및 제4 내부 전극이 형성되기 때문에, 외부 전극 형성에 있어서 디핑(Dipping) 공정을 삭제할 수 있는 구조를 가진다.
도 1은 본 개시의 일 실시 예에 따른 적층 세라믹 전자 부품의 개략적인 단면도를 도시한 것이다.
도 2는 본 개시의 다른 실시 예에 따른 적층 세라믹 전자 부품의 개략적인 단면도를 도시한 것이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 명확한 설명을 위해서 적층 세라믹 전자 부품 중 적층 세라믹 커패시터를 중심으로 설명하도록 한다.
도 1은 본 개시의 일 실시 예에 따른 적층 세라믹 전자 부품의 개략적인 단면도를 도시한 것이다.
도 1을 참조하면, 본 개시의 일 실시 예에 따른 적층 세라믹 전자 부품은 세라믹 본체(10)와 외부 전극(31, 32)를 포함하여 구성된다.
세라믹 본체(10)는 특별히 제한되지 않으며, 예를 들어 직육면체 형상을 가질 수 있다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
세라믹 본체(10)의 길이 방향의 양단부를 각각 제1면(1)과 제2면(2)이라고 한다.
세라믹 본체(10)는 제1 및 제2 내부 전극(21, 22)이 형성된 용량 형성부와 용량 형성부의 상하부에 배치되는 커버부를 포함한다.
용량 형성부와 커버부는 유전체층(11)을 적층하여 형성된다.
유전체 층(11)에 내부 전극(21, 22, 23, 24)를 인쇄하고, 이를 적층, 압착 및 소성하여 세라믹 본체(10)를 형성한다.
세라믹 본체(10) 내부에서 유전체층(11)은 경계를 확인할 수 없을 정도로 일체화된다.
제1 및 제2 내부전극(21, 22)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
제1 내부 전극(21)은 제1면(1)으로 노출되어, 제1 외부 전극(31)과 전기적으로 연결될 수 있고, 제2 내부 전극(22)는 제2면(2)으로 노출되어, 제2 외부 전극(32)과 전기적으로 연결될 수 있다.
용량 형성부의 상하부에 위치하는 커버부에는 각각 제3 및 제4 내부 전극(23, 24)이 배치된다.
제3 및 제4 내부 전극(23, 24)은 필요에 따라 복수개로 형성될 수 있다.
예를 들어, 제3 내부 전극(23)은 커버부에 위치하여 제1면(1)으로 노출되고, 제4 내부 전극(24)은 커버부에 위치하여 제2면(2)으로 노출될 수 있다.
제3 내부 전극(23)과 제4 내부 전극(24)은 서로 유전체 층(11)을 사이에 두고 대향 배치되지 않기 때문에 커패시터 용량 형성에 기여하지 않는다.
제1 외부 전극(31)은 제1면(1)에 배치되어, 세라믹 본체(10)의 상면까지 연장되어 배치될 수 있다.
즉, 제1 외부 전극(31)은 제1 및 제3 내부 전극(21, 23)을 접속되도록 배치될 수 있다.
제1 외부 전극(31)은 무전해 도금을 이용하여 형성될 수 있다.
일반적으로 외부 전극을 형성하기 위해서는 디핑(Dipping) 공정이 필요하지만, 본 개시의 일 실시 예에 따른 적층 세라믹 전자 부품은 제3 내부 전극(23)이 제1 외부 전극(31)이 무전해 도금으로 형성될 때, 연결 단자의 역할을 수행하기 때문에 추가적인 디핑 공정을 필요로 하지 않는다.
따라서 공정 삭제에 따른 비용 절감과 디핑 공정에 비해 원하는 부분에 정밀하게 외부 전극을 형성할 수 있다.
제2 외부 전극(32)은 제1면(2)에 배치되어, 세라믹 본체(10)의 하면까지 연장되어 배치될 수 있다.
즉, 제2 외부 전극(32)은 제2 및 제4 내부 전극(22, 24)과 접속되도록 배치될 수 있다.
또한, 제2 외부 전극(32)도 무전해 도금을 이용하여 형성될 수 있다.
일반적으로 외부 전극을 형성하기 위해서는 디핑(Dipping) 공정이 필요하지만, 본 개시의 일 실시 예에 따른 적층 세라믹 전자 부품은 제4 내부 전극(24)이 제2 외부 전극(32)이 무전해 도금으로 형성될 때, 연결 단자의 역할을 수행하기 때문에 추가적인 디핑 공정을 필요로 하지 않는다.
따라서 공정 삭제에 따른 비용 절감과 디핑 공정에 비해 원하는 부분에 정밀하게 외부 전극을 형성할 수 있다.
도 1에 도시한 바와 같이, 제1 외부 전극(31)은 세라믹 본체(10)의 상면으로만 연장 배치되고, 제2 외부 전극(32)은 세라믹 본체(10)의 하면으로만 연장 배치될 수도 있다.
하기의 표 1은 서로 인접하는 제1 내부 전극(제2 내부전극)과 제3 내부 전극(제4 내부 전극)간의 거리(d1, d2)에 따른 무전해 도금 공정시 불량 발생 여부를 표시한 것이다.
d1, d2 불량 발생
5 ㎛ 미도금 발생
4 ㎛ 양호
3 ㎛ 양호
2 ㎛ 양호
1 ㎛ 양호
제3 및 제4 내부 전극(23, 24)이 무전해 도금 공정 시에 연결 단자 역할을 수행하기 위하여, 제3 내부 전극(23)은 인접하는 제1 내부 전극(21)까지의 거리(d1)가 1 ㎛ 이상, 4 ㎛ 이하이며, 제4 내부 전극(24)은 인접하는 제2 내부 전극(22)까지의 거리(d2)가 1 ㎛ 이상, 4 ㎛ 이하여야 한다.
d1(d2)의 하한은 1 ㎛는 유전체 층(11)의 두께에 따른 한계이며, d1(d2)가 4 ㎛를 초과하는 경우, 외부 전극이 형성되지 않는 미도금이 발생하는 문제가 있다.
제1 내부 전극(21)의 길이를 L1, 제2 내부 전극(22)의 길이를 L2, 제3 내부 전극(23)의 길이를 L3, 제4 내부 전극(24)의 길이를 L4라 할 때,L3/L1은 0.9 내지 1.05 이며,L4/L2은 0.9 내지 1.05 일 수 있다.
용량 형성부에 포함되는 내부 전극(21, 22)은 큰 용량확보를 위해 유전체 층에 단락이 발생하지 않는 한 최대한의 면적을 가지도록 형성된다. 따라서, 제3 내부 전극(23) 또는 제4 내부 전극(24)의 길이(L3, L4)가 제1 내부 전극(21) 또는 제2 내부 전극(22)의 길이보다 1.05 배를 초과하면 단락이 발생할 가능성이 매우 높다.
이와 반대로 제3 내부 전극(23) 또는 제4 내부 전극(24)의 길이(L3, L4)가 제1 내부 전극(21) 또는 제2 내부 전극(22)의 길이보다 0.95 배 미만이 되면, 세라믹 본체(10)의 제조 공정 중 압착 시에 단차가 발생하여 크랙 발생의 원인이 될 수 있다.
하기의 표 2는 세라믹 본체 상면 또는 하면에 위치하는 외부 전극 밴드의 길이(B1, B2)와 적층 세라믹 전자 부품의 길이(A)에 따른 불량 발생을 나타낸 것이다.
A B1(B2) B1(B2) / A 불량 발생
600 ㎛ 310 ㎛ 0.517 칩 기울음 불량 (100%)
600 ㎛ 320 ㎛ 0.533 칩 기울음 불량 (300%)
600 ㎛ 330 ㎛ 0.550 양호
600 ㎛ 340 ㎛ 0.567 양호
600 ㎛ 350 ㎛ 0.583 양호
600 ㎛ 380 ㎛ 0.633 양호
600 ㎛ 410 ㎛ 0.683 양호
600 ㎛ 440 ㎛ 0.733 양호
600 ㎛ 470 ㎛ 0.783 양호
600 ㎛ 500 ㎛ 0.833 양호
600 ㎛ 530 ㎛ 0.883 양호
600 ㎛ 560 ㎛ 0.933 양호
600 ㎛ 570 ㎛ 0.950 양호
600 ㎛ 580 ㎛ 0.967 단락 불량
600 ㎛ 590 ㎛ 0.983 단락 불량
표 2를 참조하면, 불량 발생을 막기 위해 세라믹 본체(10)의 길이를 A라고 하고, 제1 외부 전극(31)의 세라믹 본체9(10)의 상면에서의 길이를 B1이라 하고, 제2 외부 전극932)의 세라믹 본체(10)의 하면에서의 길이를 B2라고 할 때, 하기의 식을 만족할 수 있다.
0.55 ≤ B1/A ≤ 0.95 --- 식 (1)
0.55 ≤ B2/A ≤ 0.95 --- 식 (2)
식 (1) 및 (2)에서 보는 바와 같이, B1/A (B2/A)가 0.55 미만인 경우, 외부 전극이 세라믹 본체(1)를 지지하지 못해서 적측 세라믹 전자 부품의 기울음이 발생하게 된다.
이와 반대로, B1/A (B2/A)가 0.95 초과의 경우, 제1 및 제2 외부 전극(31, 32)이 서로 단락되는 문제가 발생할 수 있다.
도 2는 본 개시의 다른 실시 예에 따른 적층 세라믹 전자 부품의 개략적인 단면도를 도시한 것이다.
도 2에서 보는 바와 같이, 본 개시의 다른 실시 예에 따른 적층 세라믹 전자 부품은 세라믹 본체(10)의 상면과 제1 외부 전극(31)의 사이에 제1 시드층(33)이 배치되고, 세라믹 본체(10)의 하면과 제2 외부 전극(32)의 사이에 제2 시드층(33)이 배치될 수 있다.
제1 시드층(33) 및 제2 시드층(34)은 내부 전극과 동일한 물질로 형성될 수 있으며, 외부 전극 형성을 위해 무전해 도금 공정을 수행할 경우에 세라믹 본체 상면 또는 하면까지 외부 전극이 연장 형성되도록 유도하는 역할을 수행한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체
11: 유전체 층
21, 22, 23, 24: 내부 전극
31, 32: 외부 전극
33, 34: 시드층

Claims (8)

  1. 복수의 유전체 층을 포함하며, 길이 방향의 양 단부에 제1면 및 제2면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1면 및 상기 제2면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 용량 형성부;
    상기 용량 형성부의 상부에 배치되며, 상기 제1면으로 노출되는 제3 내부 전극;
    상기 용량 형성부의 하부에 배치되며, 상기 제2면으로 노출되는 제4 내부 전극;
    상기 제1면에서부터 상기 세라믹 본체의 상면의 일부까지 연장 배치되며, 상기 제1 내부 전극과 제3 내부 전극과 접속된 제1 외부 전극; 및
    상기 제2면에서부터 상기 세라믹 본체의 하면의 일부까지 연장 배치되며, 상기 제2 내부 전극과 제4 내부 전극과 접속된 제2 외부 전극;을 포함하며,
    상기 제1 및 제2 외부 전극은 무전해 도금으로 형성되고,
    상기 세라믹 본체의 길이를 A라고 하고, 상기 제1 외부 전극의 상기 세라믹 본체의 상면에서의 길이를 B1이라 하고, 상기 제2 외부 전극의 상기 세라믹 본체의 하면에서의 길이를 B2라고 할 때, 0.55 ≤ B1/A ≤ 0.95 및 0.55 ≤ B2/A ≤ 0.95를 만족하는 적층 세라믹 전자 부품.
  2. 삭제
  3. 제1항에 있어서,
    상기 세라믹 본체의 상면과 상기 제1 외부 전극 사이에 제1 시드층이 배치되고,
    상기 세라믹 본체의 하면과 상기 제2 외부 전극 사이에 제2 시드층이 배치되는 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 용량 형성부의 최상층에 배치되는 상기 제1 내부 전극과 인접하는 상기 제3 내부 전극간의 거리는 1 ㎛ 이상, 4 ㎛ 이하이며,
    상기 용량 형성부의 최하층에 배치되는 상기 제2 내부 전극과 인접하는 상기 제4 내부 전극간의 거리는 1 ㎛ 이상, 4 ㎛ 이하인 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 제1 내부 전극의 길이를 L1, 상기 제2 내부 전극의 길이를 L2, 상기 제3 내부 전극의 길이를 L3, 상기 제4 내부 전극의 길이를 L4라 할 때,
    L3/L1은 0.95 내지 1.05 이며,
    L4/L2은 0.95 내지 1.05 인 적층 세라믹 전자 부품.
  6. 삭제
  7. 제1항에 있어서,
    상기 제3 및 제4 내부 전극은 복수개 형성되는 적층 세라믹 전자 부품.
  8. 제1항에 있어서,
    상기 제1 외부 전극은 상기 세라믹 본체의 상면으로만 연장 배치되며,
    상기 제2 외부 전극은 상기 세라믹 본체의 하면으로만 연장 배치되는 적층 세라믹 전자 부품.
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