JP5429376B2 - 積層型セラミック電子部品およびその製造方法 - Google Patents

Description

この発明は、積層型セラミック電子部品およびその製造方法に関するもので、特に、コイル導体を備える積層型セラミック電子部品およびその製造方法に関するものである。

コイル状に延びるコイル導体を内部に備える積層型セラミック電子部品の典型例として、たとえば特公昭６３−４４２８６号公報（特許文献１）に記載されるような積層型のコイル部品がある。積層型のコイル部品を製造する場合、磁性体または絶縁体のセラミックグリーンシートの表面にコイル導体を形成し、このコイル導体の一端がセラミックグリーンシートに設けた孔を介して他のコイル導体と接続されるように、複数のセラミックグリーンシートを積層し、かつ圧着することによって、未焼成の部品本体を作製する工程と、未焼成の部品本体を焼成する工程とが実施される。上述のコイル導体は、導電性ペーストを用いた印刷によりセラミックグリーンシートの表面に形成される。

そのため、特許文献１に記載の技術によれば、未焼成の部品本体において、セラミックグリーンシートにおけるコイル導体が形成された部分とそれ以外の部分との間で厚みの差および密度の差がもたらされる。そして、部品本体を焼成したとき、コイル導体が形成された部分とそれ以外の部分との間で収縮挙動に差が生じ、部品本体にクラックが発生したり、コイル導体が断線したりすることがある。

また、特許文献１に記載の技術によれば、複数のセラミックグリーンシートを積層し、かつ圧着する工程において、コイル導体のずれ、変形および断線が生じ得ることも懸念される。

上記の問題を解決するため、たとえば特開平１０−１２４５５号公報（特許文献２）では、セラミックグリーンシートに抜き溝を設け、この抜き溝に導電性ペーストを充填することにより、コイル導体を形成することが提案されている。

しかし、特許文献１および２のいずれに記載の技術についても、電子部品の高機能化および小型化の両立が求められる現在においては、さらなる改善の余地がある。たとえば、コイルの性能を維持したまま、セラミック層の積層数を減じることができれば、電子部品の高性能化および小型化の両立に寄与することができる。

特公昭６３−４４２８６号公報 特開平１０−１２４５５号公報

そこで、この発明の目的は、上記先行技術が遭遇する問題を解決し得るとともに、上述の要望を満たし得る、積層型セラミック電子部品およびその製造方法を提供しようとすることである。

この発明は、積層された複数のセラミック層と特定のセラミック層に関連して設けられた内部導体とを含む、部品本体を備え、内部導体は、複数のセラミック層にわたって順次直列に接続されながらコイル状に延びるコイル導体を含む、積層型セラミック電子部品にまず向けられるものであって、上述した技術的課題を解決するため、上記コイル導体が、セラミック層１層分について、１ターンを超えるターン数を有するものを含むことを特徴とするとともに、以下の構成を有することを特徴としている。

この発明に係る積層型セラミック電子部品では、セラミック層１層分について、１ターンを超えるターン数を有するコイル導体は、セラミック層の表面に沿って位置する表面コイル導体と、１つのセラミック層の厚みを超えない範囲でセラミック層の内部に位置する層内コイル導体とを含み、表面コイル導体と層内コイル導体とを直列接続するための接続部をさらに備える。

また、この発明に係る積層セラミック電子部品では、層内コイル導体は、セラミック層の厚み方向に貫通しないように設けられていて、表面コイル導体と層内コイル導体とが接続部を除いて互いに電気的に絶縁された状態とするため、層内コイル導体上に設けられた絶縁体をさらに備え、表面コイル導体と層内コイル導体とは、互いの間に上記絶縁体を介在させているとともに、隣り合うセラミック層の一方に形成された表面コイル導体と他方に形成された層内コイル導体とは、セラミック層の主面方向で互いに異なる位置にある。

この発明に係る積層セラミック電子部品において、コイル導体として、セラミック層の表面に沿って位置する表面コイル導体のみが設けられたセラミック層を含んでいてもよい。

また、この発明に係る積層セラミック電子部品において、コイル導体として、１つのセラミック層の厚みを超えない範囲でセラミック層の内部に位置する層内コイル導体のみが設けられたセラミック層を含んでいてもよい。

この発明に係る積層型セラミック電子部品は、部品本体の外表面上に形成された外部導体膜と、外部導体膜に接続されながら部品本体の外表面上に実装された表面実装型電子部品とをさらに備える、部品実装基板の形態とされても、内部導体に接続されながら部品本体の外表面にまで引き出された接続導体と、接続導体に接続されながら部品本体の外表面上に形成された外部端子電極とをさらに備える、チップコイルの形態とされてもよい。

この発明は、また、積層型セラミック電子部品の製造方法にも向けられる。

この発明に係る積層型セラミック電子部品の製造方法は、コイル状に延びるコイル導体がそれぞれ形成された、複数のセラミックグリーンシートを用意する工程と、セラミックグリーンシートの各々に形成された複数のコイル導体が順次接続されるように、複数のセラミックグリーンシートを積層し、かつ圧着することによって、未焼成の部品本体を作製する工程と、未焼成の部品本体を焼成する工程とを備え、前述した技術的課題を解決するため、次のような構成を備えることを特徴としている。

すなわち、上記セラミックグリーンシートを用意する工程は、セラミックグリーンシートの表面に沿って位置する表面コイル導体と、セラミックグリーンシートの厚みを超えない範囲でセラミックグリーンシートの内部に位置する層内コイル導体と、表面コイル導体と層内コイル導体とを直列接続するための接続部とが設けられた、第１のセラミックグリーンシートを用意する工程を含むことを特徴とし、さらに以下の特徴を有する。

この発明に係る積層型セラミック電子部品の製造方法では、第１のセラミックグリーンシートを用意する工程は、セラミックグリーンシートの厚み方向に貫通しないように層内コイル導体を形成する工程と、層内コイル導体上に絶縁体を形成する工程と、絶縁体上に表面コイル導体を形成する工程とを備えることを特徴としている。

この発明に係る積層型セラミック電子部品の製造方法において、セラミックグリーンシートを用意する工程は、コイル導体として、セラミックグリーンシートの表面に沿って位置する表面コイル導体のみが設けられた、第２のセラミックグリーンシートを用意する工程を含んでいてもよい。この場合、未焼成の部品本体を作製する工程は、特定のセラミックグリーンシートの厚み方向に貫通するように層間接続導体を設ける工程と、第１のセラミックグリーンシートの表面コイル導体の一部と第２のセラミックグリーンシートの表面コイル導体の一部とを層間接続導体を介して接続されるように、複数のセラミックグリーンシートを積層し、かつ圧着する工程とを含む。

この発明に係る積層型セラミック電子部品の製造方法において、セラミックグリーンシートを用意する工程は、コイル導体として、１つのセラミックグリーンシートの厚みを超えない範囲でセラミックグリーンシートの内部に位置する層内コイル導体のみが設けられた、第３のセラミックグリーンシートを用意する工程を含んでいてもよい。この場合、未焼成の部品本体を作製する工程は、第１のセラミックグリーンシートの層内コイル導体の一部と第３のセラミックグリーンシートの層内コイル導体の一部とが接続されるように、複数のセラミックグリーンシートを積層し、かつ圧着する工程とを含む。

この発明によれば、セラミック層１層分について、１ターンを超えるターン数を有するコイル導体を備えているので、コイルの性能を犠牲にすることなく、セラミック層の積層数を減じることができたり、積層型セラミック電子部品の大型化を招くことなく、コイルのターン数を増やしたりすることができる。したがって、積層型セラミック電子部品の小型化、特に低背化と高性能化とを両立させることもできる。

また、この発明によれば、セラミック層の表面に沿って位置する表面コイル導体と、１つのセラミック層の厚みを超えない範囲でセラミック層の内部に位置する層内コイル導体との組み合わせによって、コイル導体を構成しながら、表面コイル導体と層内コイル導体とを接続部によって直列接続するようにしているので、上述のようなセラミック層１層分について、１ターンを超えるターン数を有するコイル導体を容易に実現することができる。

また、この発明によれば、層内コイル導体が、セラミック層の厚み方向に貫通しないように設けられていて、表面コイル導体と層内コイル導体とが接続部を除いて互いに電気的に絶縁された状態とするため、層内コイル導体上に絶縁体が設けられ、表面コイル導体と層内コイル導体とが、互いの間に上記絶縁体を介在させている。そして、隣り合うセラミック層間で表面コイル導体と層内コイル導体とがセラミック層の主面方向で互いに異なる位置にあるので、コイル導体が１箇所に集中する状況が緩和される。したがって、積層型セラミック電子部品の製造のための焼成工程において生じ得る部品本体のクラックやコイル導体の断線、あるいは、圧着工程において生じ得るコイル導体のずれ、変形および断線を生じにくくすることができる。

この発明の範囲外のものであるが、この発明を理解するための第１の参考例となる積層型セラミック電子部品を示す断面図である。 図１に示した積層型セラミック電子部品のコイル部分を構成する複数のセラミック層をそれぞれ示す平面図である。 この発明の範囲外のものであるが、この発明を理解するための第２の参考例となる積層型セラミック電子部品のコイル部分のみを取り出して示す断面図である。 図３に示したコイル部分を構成する複数のセラミック層をそれぞれ示す平面図である。 この発明の範囲外のものであるが、この発明を理解するための第３の参考例となる積層型セラミック電子部品のコイル部分のみを取り出して示す断面図である。 図５に示したコイル部分を構成する複数のセラミック層をそれぞれ示す平面図である。 この発明の一実施形態による積層型セラミック電子部品のコイル部分のみを取り出して示す断面図である。 図７に示したコイル部分を構成する第１層目のセラミック層を示すものであり、（１）、（２）および（３Ａ）は、この第１層目のセラミック層の製造過程を順次示す平面図であり、（３Ｂ）は（３Ａ）の線Ｂ−Ｂに沿う断面図である。 図７に示したコイル部分を構成する第２層目のセラミック層を示すものであり、（１）、（２）および（３Ａ）は、この第２層目のセラミック層の製造過程を順次示す平面図であり、（３Ｂ）は（３Ａ）の線Ｂ−Ｂに沿う断面図である。 図７に示したコイル部分を構成する第３層目のセラミック層を示すものであり、（１）、（２）および（３Ａ）は、この第３層目のセラミック層の製造過程を順次示す平面図であり、（３Ｂ）は（３Ａ）の線Ｂ−Ｂに沿う断面図である。 図７に示したコイル部分を構成する第４層目のセラミック層を示すものであり、（１）、（２）および（３Ａ）は、この第４層目のセラミック層の製造過程を順次示す平面図であり、（３Ｂ）は（３Ａ）の線Ｂ−Ｂに沿う断面図である。 この発明範囲外のものであるが、この発明を理解するための第４の参考例となる積層型セラミック電子部品を示す断面図である。 この発明の比較例としての積層型セラミック電子部品を示す断面図である。 図１３に示した積層型セラミック電子部品のコイル部分を構成する複数のセラミック層をそれぞれ示す平面図である。

図１を参照して、この発明を理解するための第１の参考例となる積層型セラミック電子部品１について説明する。なお、以下に説明するいくつかの参考例において採用される構成は、後述する絶縁体が層内コイル導体上に設けられていない点を除いて、この発明においても適用され得る。

積層型セラミック電子部品１は、積層された複数のセラミック層２をもって構成される積層構造の部品本体３を備えている。部品本体３の上方主面および下方主面上には、それぞれ、外部導体膜４および５が設けられる。部品本体３の内部には、いくつかの内部導体が特定のセラミック層２に関連して設けられる。

内部導体には種々の形態のものがある。第１に、セラミック層２間に沿って延びる面内導体膜６がある。第２に、セラミック層２の厚み方向に貫通する層間接続導体７がある。さらに、電気的機能の観点から分類したとき、コイルとして機能するコイル導体８がある。コイル導体８は、部品本体３におけるコイル部分９に位置する複数のセラミック層２−１、２−２、２−３および２−４にわたって順次直列に接続されながらコイル状に延びている。

なお、「セラミック層」に付される参照符号「２」は、「セラミック層２−１、２−２、２−３および２−４」を含むすべてのセラミック層について用いる。そして、コイル部分９にあるセラミック層２を他のものと区別する必要があるとき、コイル部分９にあるセラミック層２について、「２−１」、「２−２」、「２−３」および「２−４」の参照符号を用いる。

コイル導体８の詳細については後述するが、コイル導体８は、セラミック層１層分について、１ターンを超えるターン数を有することを特徴としている。なお、コイル部分９にあるセラミック層２−１〜２−４には、図示しないが、コイル導体８以外の内部導体が設けられてもよい。

セラミック層２は、たとえばフェライトセラミックから構成される。フェライトセラミックとしては、たとえばＦｅ−Ｎｉ−Ｚｎ−Ｃｕ系、Ｆｅ−Ｚｎ−Ｃｕ系、またはＦｅ−Ｍｎ−Ｚｎ系の組成のものが用いられる。なお、すべてのセラミック層２をフェライトセラミックから構成しても、あるいは、コイル部分９にあるセラミック層２−１〜２−４のみをフェライトセラミックから構成し、他のセラミック層２を誘電体セラミックまたは絶縁体セラミックから構成してもよい。

この積層型セラミック電子部品１は、たとえばＤＣ−ＤＣコンバータを構成するもので、部品本体３上方主面上には、表面実装型電子部品１０および１１が実装される。電子部品１０はたとえばＩＣチップであり、外部導体膜４にはんだバンプ１２を介して電気的に接続される。他方の電子部品１１はたとえばチップコンデンサであり、外部導体膜４にはんだ１３を介して電気的に接続される。部品本体３の下方主面上に形成された外部導体膜５は、図示しないマザー基板上に、この積層型セラミック電子部品１を実装する際の端子電極として用いられる。

次に、図１に加えて図２を参照して、コイル部分９の構成について説明する。図２において、コイル部分９を構成するセラミック層２−１〜２−４のうち、最も上の第１層目のセラミック層２−１が（１）に、その下の第２層目のセラミック層２−３が（２）に、その下の第３層目のセラミック層２−３が（３）に、その下の第４層目のセラミック層２−４が（４）にそれぞれ平面図で示されている。図１の断面図は、図２（１）ないし（４）の線Ａ−Ａに沿う断面を示している。

コイル導体８は、概略的に説明すると、セラミック層２−１〜２−４の各々の表面に沿って位置する表面コイル導体と、１つのセラミック層の厚みを超えない範囲でセラミック層２−１〜２−４の各々の内部に位置する層内コイル導体とを含み、表面コイル導体と層内コイル導体とを直列接続するための接続部をさらに備えている。図２において、上記表面コイル導体は、比較的密なハッチングを施して図示され、上記層内コイル導体は、逆向きの比較的粗いハッチングを施して図示されている。なお、このようなハッチングの態様は、対応の他の図面でも採用される。

図２（１）を参照して、第１層目のセラミック層２−１の上面には、表面コイル導体１４が、図の左上の始端１５から時計回りにほぼ１ターン分形成され、接続部１６において、層内コイル導体１７が表面コイル導体１４に直列接続される。表面コイル導体１４の始端１５には、図示しない他の回路要素が電気的に接続される。層内コイル導体１７は、セラミック層２−１の内部に位置しかつセラミック層２−１の厚み方向に貫通するように、ほぼ１／４ターン分形成される。

表面コイル導体１４と層内コイル導体１７とが接続部１６を除いて互いに電気的に絶縁された状態とするため、表面コイル導体１４と層内コイル導体１７とは、セラミック層２の主面方向で互いに異なる位置に形成される。

このようにして、第１層目のセラミック層２−１には、表面コイル導体１４と層内コイル導体１７とが、合わせてほぼ５／４ターン分、同一面内ではなく、セラミック層２−１の主面方向とは直交する方向にずらせた状態で形成される。層内コイル導体１７は、セラミック層２−１の厚み方向に貫通しているので、セラミック層２−１の下面側にも露出しており、層内コイル導体１７の終端１８のみが、第２層目のセラミック層２−２への接続部を与える。

次に、図２（２）を参照して、第２層目のセラミック層２−２の上面には、表面コイル導体１９が、上記層内コイル導体１７の終端１８に接続される始端２０から時計回りにほぼ１ターン分形成され、接続部２１において、層内コイル導体２２が表面コイル導体１９に直列接続される。層内コイル導体２２は、セラミック層２−２の内部に位置しかつセラミック層２−２の厚み方向に貫通するように、ほぼ１／４ターン分形成される。表面コイル導体１９と層内コイル導体２２とが接続部２１を除いて互いに電気的に絶縁された状態とするため、表面コイル導体１９と層内コイル導体２２とは、セラミック層２の主面方向で互いに異なる位置に形成される。また、表面コイル導体１９は、その始端２０を除いて、１層目の層内コイル導体１７とはセラミック層２の主面方向での位置がずらされる。

このようにして、第２層目のセラミック層２−２においても、表面コイル導体１９と層内コイル導体２２とが、合わせてほぼ５／４ターン分、同一面内ではなく、セラミック層２−２の主面方向とは直交する方向にずらせた状態で形成される。層内コイル導体２２は、セラミック層２−２の厚み方向に貫通しているので、セラミック層２−２の下面側にも露出しており、層内コイル導体２２の終端２３のみが、第３層目のセラミック層２−３への接続部を与える。

次に、図２（３）を参照して、第３層目のセラミック層２−３の上面には、表面コイル導体２４が、上記層内コイル導体２２の終端２３に接続される始端２５から時計回りにほぼ１ターン分形成され、接続部２６において、層内コイル導体２７が表面コイル導体２４に直列接続される。層内コイル導体２７は、セラミック層２−３の内部に位置しかつセラミック層２−３の厚み方向に貫通するように、ほぼ１／４ターン分形成される。表面コイル導体２４と層内コイル導体２７とが接続部２６を除いて互いに電気的に絶縁された状態とするため、表面コイル導体２４と層内コイル導体２７とは、セラミック層２の主面方向で互いに異なる位置に形成される。また、表面コイル導体２４は、その始端２５を除いて、２層目の層内コイル導体２２とはセラミック層２の主面方向での位置がずらされる。

このようにして、第３層目のセラミック層２−３においても、表面コイル導体２４と層内コイル導体２７とが、合わせてほぼ５／４ターン分、同一面内ではなく、セラミック層２−３の主面方向とは直交する方向にずらせた状態で形成される。層内コイル導体２７は、セラミック層２−３の厚み方向に貫通しているので、セラミック層２−３の下面側にも露出しており、層内コイル導体２７の終端２８のみが、第４層目のセラミック層２−４への接続部を与える。

次に、図２（４）を参照して、第４層目のセラミック層２−４の上面には、表面コイル導体２９が、上記層内コイル導体２７の終端２８に接続される始端３０から時計回りにほぼ１ターン分形成され、接続部３１において、層内コイル導体３２が表面コイル導体２９に直列接続される。層内コイル導体３２は、セラミック層２−４の内部に位置しかつセラミック層２−４の厚み方向に貫通するように、ほぼ１／４ターン分形成される。表面コイル導体２９と層内コイル導体３２とが接続部３１を除いて互いに電気的に絶縁された状態とするため、表面コイル導体２９と層内コイル導体３２とは、セラミック層２の主面方向で互いに異なる位置に形成される。また、表面コイル導体２９は、その始端３０を除いて、３層目の層内コイル導体２７とはセラミック層２の主面方向での位置がずらされる。

このようにして、第４層目のセラミック層２−４においても、表面コイル導体２９と層内コイル導体３２とが、合わせてほぼ５／４ターン分、同一面内ではなく、セラミック層２−３の主面方向とは直交する方向にずらせた状態で形成される。層内コイル導体３２は、セラミック層２−４の厚み方向に貫通しているので、セラミック層２−４の下面側にも露出しており、層内コイル導体３２の終端３３が、他の回路要素（図示せず。）への接続部を与える。

以上の構成は、図２（１）ないし（４）の線Ａ−Ａに沿う断面を示す図１においても確認される。

次に、積層型セラミック電子部品１の製造方法について説明する。

まず、セラミック層２となるべきセラミックグリーンシートが用意される。これらセラミックグリーンシートは、セラミック原料粉末に、バインダ、可塑剤、湿潤剤、分散剤等を加えてスラリー化し、これをシート状に成形して得られるものである。

次に、特定のセラミックグリーンシートに貫通孔を形成し、貫通孔に導電性ペーストを充填することによって、未焼結の層間接続導体７が形成され、また、特定のセラミックグリーンシート上に導電性ペーストを印刷することによって、未焼結の外部導体膜４および５ならびに面内導体膜６が形成される。

セラミック層２−１〜２−４となるべきセラミックグリーンシートについては、層内コイル導体１７、２２、２７および３２を形成するため、貫通するスリットが設けられ、そこに導電性ペーストが充填され、次いで、表面コイル導体１４、１９、２４および２９を形成するため、導電性ペーストが印刷される。この工程において、層内コイル導体１７、２２、２７および３２のための導電性ペーストと、表面コイル導体１４、１９、２４および２９のための導電性ペーストとは、同時に付与してもよい。

上記外部導体膜４および５、面内導体膜６、層間接続導体７、表面コイル導体１４、１９、２４および２９、ならびに層内コイル導体１７、２２、２７および３２を形成するための導電性ペーストとしては、たとえばＡｇ、Ａｇ‐Ｐｄ、Ａｇ‐Ｐｔ、Ｃｕ、Ａｕ、Ｐｔ、Ａｌなどの金属粉末を導電材料の主成分とし、このような金属粉末を有機ビヒクル中に分散させてペースト状としたものが用いられる。なお、外部導体膜４および５、面内導体膜６、ならびに表面コイル導体１４、１９、２４および２９を形成するための導電性ペーストについては、層間接続導体７、ならびに層内コイル導体１７、２２、２７および３２を形成するための導電性ペーストに比べて、印刷性を高めるため、含まれる金属粉末を少な目にするなどの調整をしてもよい。

次に、上記セラミックグリーンシートが所定の順序で積層され、次いで圧着されることにより、部品本体３の未焼結状態のものが得られる。この未焼結の部品本体３において、前述した態様でコイル導体８が形成されるように、表面コイル導体１４、１９、２４および２９、ならびに層内コイル導体１７、２２、２７および３２が順次接続された状態となっている。

なお、以上のような工程が、複数の積層型セラミック電子部品１を同時に製造するための集合状態の部品本体３について実施される場合には、この集合状態の部品本体３を後で分割することを容易にするため、分割溝が形成される。

次に、未焼結の部品本体３が焼成され、それによって、焼結した部品本体３が得られる。

次に、部品本体３の表面に露出している外部導体膜４および５にめっき処理が施される。より具体的には、電気めっきが実施され、それによって、たとえばニッケルめっき膜および錫めっき膜が順次形成される。なお、めっき処理は、無電解めっきによってもよく、この場合には、たとえばニッケルめっき膜および金めっき膜が順次形成される。

次に、部品本体３の上方主面上に、外部導体膜４に電気的に接続された状態となるように、表面実装型電子部品１０および１１が搭載される。

そして、以上の工程が集合状態の部品本体３に対して実施されている場合には、前述した分割溝に沿って分割する工程が実施され、個々の積層型セラミック電子部品１が取り出される。積層型セラミック電子部品１には、図示しないが、必要に応じて、金属カバーが取り付けられる。

以上の説明では、焼成工程の前に分割溝が形成されたが、分割溝を形成せずに、焼成工程前に、集合状態の部品本体３を分割し、個々の積層型セラミック電子部品１のための部品本体３の生の状態のものを取り出すようにしてもよい。この場合、焼成工程は、個々のセラミック積層体５に対して実施され、めっき処理においては、たとえばバレルによる電解めっきが適用される。

図３および図４を参照して、第２の参考例について説明する。図３および図４において、セラミック層２−１〜２−４については、図１および図２の場合と同様の参照符号を付す。図３は、図１に示した積層型セラミック電子部品１のコイル部分９に対応するコイル部分９ａのみを取り出して示す断面図である。図３の断面図は、図４（１）ないし（４）の線Ａ−Ａに沿う断面を示している。図４は、図２に対応する図であり、図３に示したコイル部分９ａを構成する複数のセラミック層２−１、２−２、２−３および２−４をそれぞれ示す平面図である。なお、図３および図４では、コイル導体の幅およびコイル導体間の間隔が他の参考例のものより狭く図示されているが、このような差異は第２の参考例にとって本質的なものではない。

図４（１）を参照して、第１層目のセラミック層２−１の上面には、表面コイル導体３４が、図の左上の始端３５から時計回りにほぼ１ターン分形成され、接続部３６において、層内コイル導体３７が表面コイル導体３４に直列接続される。表面コイル導体３４の始端３５には、図示しない他の回路要素が電気的に接続される。層内コイル導体３７は、セラミック層２−１の内部に位置しかつセラミック層２−１の厚み方向に貫通するように、ほぼ１ターン分形成される。表面コイル導体３４と層内コイル導体３７とが接続部３６を除いて互いに電気的に絶縁された状態とするため、表面コイル導体３４と層内コイル導体３７とは、セラミック層２の主面方向で互いに異なる位置に形成される。

このようにして、第１層目のセラミック層２−１には、表面コイル導体３４と層内コイル導体３７とが、合わせてほぼ２ターン分、同一面内ではなく、セラミック層２−１の主面方向とは直交する方向にずらせた状態で形成される。層内コイル導体３７は、セラミック層２−１の厚み方向に貫通しているので、セラミック層２−１の下面側にも露出しており、層内コイル導体３７の終端３８のみが、第２層目のセラミック層２−２への接続部を与える。

次に、図４（２）を参照して、第２層目のセラミック層２−２には、層内コイル導体３９が、上記層内コイル導体３７の終端３８に接続される始端４０から時計回りにほぼ１ターン分形成される。層内コイル導体３９は、セラミック層２−２の内部に位置しかつセラミック層２−２の厚み方向に貫通する。層内コイル導体３７の終端３８と層内コイル導体３９の始端４０との接続部を除いて、層内コイル導体３７と層内コイル導体３９とが互いに電気的に絶縁された状態とするため、層内コイル導体３７と層内コイル導体３９とは、セラミック層２の主面方向で互いに異なる位置に形成される。

層内コイル導体３９は、セラミック層２−２の厚み方向に貫通しているので、セラミック層２−２の下面側にも露出しており、層内コイル導体３９の終端４１のみが、第３層目のセラミック層２−３への接続部を与える。

次に、図４（３）を参照して、第３層目のセラミック層２−３の上面には、表面コイル導体４２が、上記層内コイル導体３９の終端４１に接続される始端４３から時計回りにほぼ１ターン分形成され、接続部４４において、層内コイル導体４５が表面コイル導体４２に直列接続される。層内コイル導体４５は、セラミック層２−３の内部に位置しかつセラミック層２−３の厚み方向に貫通するように、ほぼ１ターン分形成される。表面コイル導体４２と層内コイル導体４５とが接続部４４を除いて互いに電気的に絶縁された状態とするため、表面コイル導体４２と層内コイル導体４５とは、セラミック層２の主面方向で互いに異なる位置に形成される。また、表面コイル導体４２および層内コイル導体４５は、表面コイル導体４２の始端４３を除いて、２層目の層内コイル導体３９とはセラミック層２の主面方向での位置がずらされる。

このようにして、第３層目のセラミック層２−３においては、表面コイル導体４２と層内コイル導体４５とが、合わせてほぼ２ターン分、同一面内ではなく、セラミック層２−３の主面方向とは直交する方向にずらせた状態で形成される。層内コイル導体４５は、セラミック層２−３の厚み方向に貫通しているので、セラミック層２−３の下面側にも露出しており、層内コイル導体４５の終端４６のみが、第４層目のセラミック層２−４への接続部を与える。

次に、図４（４）を参照して、第４層目のセラミック層２−４の上面には、層内コイル導体４７が、上記層内コイル導体４５の終端４６に接続される始端４８から時計回りにほぼ９／８ターン分形成される。層内コイル導体４７は、セラミック層２−４の内部に位置しかつセラミック層２−４の厚み方向に貫通する。層内コイル導体４５の終端４６と層内コイル導体４７の始端４８との接続部を除いて、層内コイル導体４５と層内コイル導体４７とが互いに電気的に絶縁された状態とするため、層内コイル導体４５と層内コイル導体４７とは、セラミック層２の主面方向で互いに異なる位置に形成される。層内コイル導体４７の終端４９は、他の回路要素（図示せず。）への接続部を与える。

以上の構成は、図４（１）ないし（４）の線Ａ−Ａに沿う断面を示す図３においても確認される。

図５および図６を参照して、第３の参考例について説明する。図５および図６において、セラミック層２−１〜２−４については、図１および図２の場合と同様の参照符号を付す。図５は、図１に示した積層型セラミック電子部品１のコイル部分９に対応するコイル部分９ｂのみを取り出して示す断面図である。図５の断面図は、図６（１）ないし（４）の線Ａ−Ａに沿う断面を示している。図６は、図２に対応する図であり、図５に示したコイル部分９ｂを構成する複数のセラミック層２−１、２−２、２−３および２−４をそれぞれ示す平面図である。

図６（１）を参照して、第１層目のセラミック層２−１の上面には、表面コイル導体５０が、図の左上の始端５１から時計回りにほぼ１ターン分形成され、接続部５２において、層内コイル導体５３が表面コイル導体５０に直列接続される。表面コイル導体５０の始端５１には、図示しない他の回路要素が電気的に接続される。層内コイル導体５３は、セラミック層２−１の内部に位置しかつセラミック層２−１の厚み方向に貫通するように、ほぼ１ターン分形成される。表面コイル導体５０と層内コイル導体５３とが接続部５２を除いて互いに電気的に絶縁された状態とするため、表面コイル導体５０と層内コイル導体５３とは、セラミック層２の主面方向で互いに異なる位置に形成される。

このようにして、第１層目のセラミック層２−１には、表面コイル導体５０と層内コイル導体５３とが、合わせてほぼ２ターン分、同一面内ではなく、セラミック層２−１の主面方向とは直交する方向にずらせた状態で形成される。層内コイル導体５３は、セラミック層２−１の厚み方向に貫通しているので、セラミック層２−１の下面側にも露出しており、層内コイル導体５３の終端５４のみが、第２層目のセラミック層２−２への接続部を与える。

次に、図６（２）を参照して、第２層目のセラミック層２−２の上面には、表面コイル導体５５が、上記層内コイル導体５３の終端５４に接続される始端５６から時計回りにほぼ１ターン分形成される。表面コイル導体５５は、その始端５６と層内コイル導体５３の終端５４との接続部を除いて、層内コイル導体５３に対して電気的に絶縁された状態とするため、層内コイル導体５３とはセラミック層２の主面方向で互いに異なる位置に形成される。

表面コイル導体５５の終端５７には、セラミック層２−２を厚み方向に貫通する層間接続導体５８が設けられる。層間接続導体５８は、セラミック層２−２の下面側にも露出しており、層間接続導体５８のみが、第３層目のセラミック層２−３への接続部を与える。

次に、図６（３）を参照して、第３層目のセラミック層２−３の上面には、表面コイル導体５９が、上記層間接続導体５８に接続される始端６０から時計回りにほぼ１ターン分形成され、接続部６１において、層内コイル導体６２が表面コイル導体５９に直列接続される。層内コイル導体６２は、セラミック層２−３の内部に位置しかつセラミック層２−３の厚み方向に貫通するように、ほぼ１ターン分形成される。表面コイル導体５９と層内コイル導体６２とが接続部６１を除いて互いに電気的に絶縁された状態とするため、表面コイル導体５９と層内コイル導体６２とは、セラミック層２の主面方向で互いに異なる位置に形成される。

このようにして、第３層目のセラミック層２−３においては、表面コイル導体５９と層内コイル導体６２とが、合わせてほぼ２ターン分、同一面内ではなく、セラミック層２−３の主面方向とは直交する方向にずらせた状態で形成される。層内コイル導体６２は、セラミック層２−３の厚み方向に貫通しているので、セラミック層２−３の下面側にも露出しており、層内コイル導体６２の終端６３のみが、第４層目のセラミック層２−４への接続部を与える。

次に、図６（４）を参照して、第４層目のセラミック層２−４の上面には、表面コイル導体６４が、上記層内コイル導体６２の終端６３に接続される始端６５から時計回りにほぼ１ターン分形成される。表面コイル導体６４は、その始端６５を除いて、３層目の層内コイル導体６２とはセラミック層２の主面方向での位置がずらされる。表面コイル導体６４の終端６６には、層間接続導体６７がセラミック層２−４の厚み方向に貫通するように設けられ、他の回路要素（図示せず。）への接続部を与える。

以上の構成は、図６（１）ないし（４）の線Ａ−Ａに沿う断面を示す図５においても確認される。

図７ないし図１１を参照して、この発明の一実施形態について説明する。図７ないし図１１において、セラミック層２−１〜２−４については、図１および図２の場合と同様の参照符号を付す。図７は、図１に示した積層型セラミック電子部品１のコイル部分９に対応するコイル部分９ｃのみを取り出して示す断面図である。図７の断面図は、図８ないし図１１の線Ａ−Ａに沿う断面を示している。

まず、図８を参照して、図７に示したコイル部分９ｃを構成する第１層目のセラミック層２−１について説明する。

図８（１）に示すように、第１層目のセラミック層２−１には、まず、層内コイル導体６８が、その始端６９から終端７０まで時計回りにほぼ１ターン分形成される。層内コイル導体６８は、図８（３Ｂ)に示すように、セラミック層２−１の下面には露出するが、厚み方向に貫通しないように設けられている。なお、図８（３Ｂ）は、図８（３Ａ）の線Ｂ−Ｂに沿う断面を示し、厚み方向寸法が誇張されて示されている。対応の他の図面についても同様である。

次いで、図８（２）に示すように、層内コイル導体６８の始端６９を除いて、層内コイル導体６８を覆うように絶縁体７１が設けられる。絶縁体７１は、具体的には、層内コイル導体６８のための導電性ペーストを導入したスリットに、セラミックスラリーを充填することによって形成される。

次いで、図８（３Ａ）および（３Ｂ)に示すように、絶縁体７１上に表面コイル導体７２が設けられる。表面コイル導体７２は、その始端７３から終端７４まで時計回りにほぼ１ターン分形成される。表面コイル導体７２の終端７４は、層内コイル導体６８の始端６９に接続される。

このようにして、第１層目のセラミック層２−１において、表面コイル導体７２の始端７３から層内コイル導体６８の終端７０まで、同一面内ではなく、セラミック層２−１の主面方向とは直交する方向にずらせた状態で時計方向に延びるコイル導体が形成される。

層内コイル導体６８は、セラミック層２−１の下面側に露出しているので、層内コイル導体６８の終端７０のみが、第２層目のセラミック層２−２への接続部を与える。

次に、図９を参照して、図７に示したコイル部分９ｃを構成する第２層目のセラミック層２−２について説明する。

図９（１）に示すように、第２層目のセラミック層２−２には、まず、層内コイル導体７５が、その始端７６から終端７７まで時計回りにほぼ１ターン分形成される。層内コイル導体７５は、図９（３Ｂ)に示すように、セラミック層２−２の下面には露出するが、厚み方向に貫通しないように設けられている。

次いで、図９（２）に示すように、層内コイル導体７５の始端７６を除いて、層内コイル導体７５を覆うように絶縁体７８が設けられる。絶縁体７８は、具体的には、層内コイル導体７５のための導電性ペーストを導入したスリットに、セラミックスラリーを充填することによって形成される。

次いで、図９（３Ａ）および（３Ｂ)に示すように、絶縁体７８上に表面コイル導体７９が設けられる。表面コイル導体７９は、その始端８０から終端８１まで時計回りにほぼ１ターン分形成される。表面コイル導体７９の終端８１は、層内コイル導体７５の始端７６に接続される。

このようにして、第２層目のセラミック層２−２において、表面コイル導体７９の始端８０から層内コイル導体７５の終端７７まで、同一面内ではなく、セラミック層２−２の主面方向とは直交する方向にずらせた状態で時計方向に延びるコイル導体が形成される。

第１層目のセラミック層２−１にある層内コイル導体６８の終端７０は、上記表面コイル導体７９の始端８０と接続される。また、層内コイル導体６８の終端７０と表面コイル導体７９の始端８０との接続部を除いて、層内コイル導体６８と表面コイル導体７９とが電気的に絶縁された状態とするため、層内コイル導体６８と表面コイル導体７９とはセラミック層２の主面方向で互いに異なる位置に形成される。

層内コイル導体７５は、セラミック層２−２の下面側に露出しているので、層内コイル導体７５の終端７７のみが、第３層目のセラミック層２−３への接続部を与える。

次に、図１０を参照して、図７に示したコイル部分９ｃを構成する第３層目のセラミック層２−３について説明する。

図１０（１）に示すように、第３層目のセラミック層２−３には、まず、層内コイル導体８２が、その始端８３から終端８４まで時計回りにほぼ１ターン分形成される。層内コイル導体８２は、図１０（３Ｂ)に示すように、セラミック層２−３の下面には露出するが、厚み方向に貫通しないように設けられている。

次いで、図１０（２）に示すように、層内コイル導体８２の始端８３を除いて、層内コイル導体８２を覆うように絶縁体８５が設けられる。絶縁体８５は、具体的には、層内コイル導体８２のための導電性ペーストを導入したスリットに、セラミックスラリーを充填することによって形成される。

次いで、図１０（３Ａ）および（３Ｂ)に示すように、絶縁体８５上に表面コイル導体８６が設けられる。表面コイル導体８６は、その始端８７から終端８８まで時計回りにほぼ１ターン分形成される。表面コイル導体８６の終端８８は、層内コイル導体８２の始端８３に接続される。

このようにして、第３層目のセラミック層２−３において、表面コイル導体８６の始端８７から層内コイル導体８２の終端８４まで、同一面内ではなく、セラミック層２−３の主面方向とは直交する方向にずらせた状態で時計方向に延びるコイル導体が形成される。

第２層目のセラミック層２−２にある層内コイル導体７５の終端７７は、上記表面コイル導体８６の始端８７と接続される。また、層内コイル導体７５の終端７７と表面コイル導体８６の始端８７との接続部を除いて、層内コイル導体７５と表面コイル導体８６とが電気的に絶縁された状態とするため、層内コイル導体７５と表面コイル導体８６とはセラミック層２の主面方向で互いに異なる位置に形成される。

層内コイル導体８２は、セラミック層２−３の下面側に露出しているので、層内コイル導体８２の終端８４のみが、第４層目のセラミック層２−４への接続部を与える。

次に、図１１を参照して、図７に示したコイル部分９ｃを構成する第４層目のセラミック層２−４について説明する。

図１１（１）に示すように、第４層目のセラミック層２−４には、まず、層内コイル導体８９が、その始端９０から終端９１まで時計回りにほぼ１ターン分形成される。層内コイル導体８９は、図１１（３Ｂ)に示すように、セラミック層２−４の下面には露出するが、厚み方向に貫通しないように設けられている。

次いで、図１１（２）に示すように、層内コイル導体８９の始端９０を除いて、層内コイル導体８９を覆うように絶縁体９２が設けられる。絶縁体９２は、具体的には、層内コイル導体８９のための導電性ペーストを導入したスリットに、セラミックスラリーを充填することによって形成される。

次いで、図１１（３Ａ）および（３Ｂ)に示すように、絶縁体９２上に表面コイル導体９３が設けられる。表面コイル導体９３は、その始端９４から終端９５まで時計回りにほぼ１ターン分形成される。表面コイル導体９３の終端９５は、層内コイル導体８９の始端９０に接続される。

このようにして、第４層目のセラミック層２−４において、表面コイル導体９３の始端９４から層内コイル導体８９の終端９１まで、同一面内ではなく、セラミック層２−４の主面方向とは直交する方向にずらせた状態で時計方向に延びるコイル導体が形成される。

第３層目のセラミック層２−３にある層内コイル導体８２の終端８４は、上記表面コイル導体９３の始端９４と接続される。また、層内コイル導体８２の終端８４と表面コイル導体９３の始端９４との接続部を除いて、層内コイル導体８２と表面コイル導体９３とが電気的に絶縁された状態とするため、層内コイル導体８２と表面コイル導体９３とはセラミック層２の主面方向で互いに異なる位置に形成される。

層内コイル導体８９は、セラミック層２−４の下面側に露出しているので、層内コイル導体８９の終端９１が、他の回路要素（図示せず。）への接続部を与える。

以上の構成は、図８ないし図１１の線Ａ−Ａに沿う断面を示す図７においても確認される。

なお、図７ないし図１１においては、層内コイル導体がセラミック層の厚み方向に貫通しないように設けられているが、参考例として、層内コイル導体をセラミック層の厚み方向に貫通するように設け、その上にセラミックスラリーを塗布して絶縁体を形成し、絶縁体上に表面コイル導体を形成してもよい。

図１２は、第４の参考例となる積層型セラミック電子部品としての積層型チップコイル１０１を示す断面図である。図１２に示した積層型チップコイル１０１は、図１および図２を参照して説明した積層型セラミック電子部品１と共通する要素を備えているので、共通する要素には同様の参照符号を付し、重複する説明は省略する。

積層型チップコイル１０１は、部品本体１０２の上方主面および下方主面上に形成された端子電極１０３および１０４を備えている。一方の端子電極１０３は、接続導体１０５を介して、コイル導体８における表面コイル導体１４の始端１５（図２（１）参照）に接続される。他方の端子電極１０４は、接続導体１０６を介して、コイル導体８における層内コイル導体３２の終端３３（図２（４）参照）に接続される。

なお、上記接続導体１０５および１０６は、図１２に示した断面上に現れないため、破線で示している。図示しないが、端子電極１０３および１０４を部品本体１０２の側面上に形成し、接続導体１０５および１０６を部品本体１０２の側面に向かって引き出すように変更してもよい。

以上説明した参考例およびこの発明の実施形態では、コイル部分９を構成するセラミック層２の層数が４層であったが、この層数は必要に応じて増減することができる。

この発明による効果を確認するため、前述した第１ないし第３の参考例ならびにこの発明の実施形態に係るコイル構造を図１２に示すような積層型チップコイルに適用した実施例１〜４について、各々のインダクタンスを評価した。なお、実施例１は第１の参考例に、実施例２は第２の参考例に、実施例３は第３の参考例に、実施例４はこの発明の実施形態に、それぞれ対応している。

ここで、この発明による効果を従来例と容易に比較できるようにするため、比較例として、図１３および図１４に示す積層型チップコイル１１１を作製した。

比較例に係る積層型チップコイル１１１について説明すると、積層型チップコイル１１１は、積層された複数のセラミック層１１２をもって構成される積層構造の部品本体１１３を備えている。部品本体１１３の上方主面および下方主面上には、それぞれ、端子電極１１４および１１５が設けられる。部品本体１１３の内部には、コイル導体１１６が形成される。コイル導体１１６は、部品本体１１３における４層のセラミック層１１２−１、１１２−２、１１２−３および１１２−４にわたって順次直列に接続されながらコイル状に延びている。

より詳細には、図１４（１）に示すように、第１層目のセラミック層１１２−１の上面には、表面コイル導体１１７が、始端１１８から終端１１９まで時計回りにほぼ１ターン分形成され、終端１１９において、厚み方向に貫通する層間接続導体１２０が設けられる。

次に、図１４（２）に示すように、第２層目のセラミック層１１２−２の上面には、表面コイル導体１２１が、始端１２２から終端１２３まで時計回りにほぼ１ターン分形成される。前述の層間接続導体１２０は、表面コイル導体１２１の始端１２２に接続される。表面コイル導体１２１の終端１２３には、厚み方向に貫通する層間接続導体１２４が設けられる。

次に、図１４（３）に示すように、第３層目のセラミック層１１２−３の上面には、表面コイル導体１２５が、始端１２６から終端１２７まで時計回りにほぼ１ターン分形成される。前述の層間接続導体１２４は、表面コイル導体１２５の始端１２６に接続される。表面コイル導体１２５の終端１２７には、厚み方向に貫通する層間接続導体１２８が設けられる。

次に、図１４（４）に示すように、第４層目のセラミック層１１２−４の上面には、表面コイル導体１２９が、始端１３０から終端１３１まで時計回りにほぼ１ターン分形成される。前述の層間接続導体１２８は、表面コイル導体１２９の始端１３０に接続される。表面コイル導体１２９の終端１３１には、厚み方向に貫通する層間接続導体１３２が設けられる。

再び図１３を参照して、一方の端子電極１１４は、接続導体１３３を介して、コイル導体１１６における表面コイル導体１１７の始端１１８（図１４（１）参照）に接続される。他方の端子電極１１５は、接続導体１３４を介して、コイル導体１１６における表面コイル導体１２９の終端１３１にある層間接続導体１３２（図１４（４）参照）に接続される。

以上のような実施例１〜４および比較例について、セラミック層の層数を４層、セラミック層の各厚みを２５μｍ、コイル導体の幅を２００μｍに統一し、１ＭＨｚにおけるインダクタンスを測定した。その結果が表１に示されている。表１には、コイルのターン数も示されている。

表１から、実施例１〜４によれば、セラミック層の層数より多いコイルのターン数が得られ、その結果、比較例に比べて、高いインダクタンスが実現されていることがわかる。特に、この発明の実施形態に対応する実施例４によれば、実施例１〜４の中で最も高いインダクタンスが得られている。

１ 積層型セラミック電子部品
２，２−１，２−２，２−３，２−４ セラミック層
３，１０２ 部品本体
４，５ 外部導体膜
８ コイル導体
９，９ａ，９ｂ，９ｃ コイル部分
１０，１１ 表面実装型電子部品
１４，１９，２４，２９，３４，４２，５０，５５，５９，６４，７２，７９，８６，９３ 表面コイル導体
１６，２１，２６，３１，３６，４４，５２，６１ 接続部
１７，２２，２７，３２，３７，３９，４５，４７，５３，６２，６８，７５，８２，８９ 層内コイル導体
５８，６７ 層間接続導体
７１，７８，８５，９２ 絶縁体
１０１ 積層型チップコイル
１０３，１０４ 端子電極
１０５，１０６ 接続導体

Claims (8)

1. 積層された複数のセラミック層と特定の前記セラミック層に関連して設けられた内部導体とを含む、部品本体を備え、前記内部導体は、複数の前記セラミック層にわたって順次直列に接続されながらコイル状に延びるコイル導体を含む、積層型セラミック電子部品であって、
   前記コイル導体は、前記セラミック層１層分について、１ターンを超えるターン数を有するものを含み、
   前記セラミック層１層分について、前記１ターンを超えるターン数を有するコイル導体は、セラミック層の表面に沿って位置する表面コイル導体と、１つのセラミック層の厚みを超えない範囲でセラミック層の内部に位置する層内コイル導体とを含み、前記表面コイル導体と前記層内コイル導体とを直列接続するための接続部をさらに備え、
   前記層内コイル導体は、セラミック層の厚み方向に貫通しないように設けられていて、前記表面コイル導体と前記層内コイル導体とが前記接続部を除いて互いに電気的に絶縁された状態とするため、前記層内コイル導体上に設けられた絶縁体をさらに備え、前記表面コイル導体と前記層内コイル導体とは、互いの間に前記絶縁体を介在させているとともに、隣り合う前記セラミック層の一方に形成された前記表面コイル導体と他方に形成された前記層内コイル導体とは、セラミック層の主面方向で互いに異なる位置にある、
   積層型セラミック電子部品。
2. 前記セラミック層は、前記コイル導体として、セラミック層の表面に沿って位置する表面コイル導体のみが設けられたものを含む、請求項１に記載の積層型セラミック電子部品。
3. 前記セラミック層は、前記コイル導体として、１つのセラミック層の厚みを超えない範囲でセラミック層の内部に位置する層内コイル導体のみが設けられたものを含む、請求項１または２に記載の積層型セラミック電子部品。
4. 前記部品本体の外表面上に形成された外部導体膜と、前記外部導体膜に接続されながら前記部品本体の外表面上に実装された表面実装型電子部品とをさらに備える、請求項１ないし３のいずれかに記載の積層型セラミック電子部品。
5. 前記内部導体に接続されながら前記部品本体の外表面にまで引き出された接続導体と、前記接続導体に接続されながら前記部品本体の外表面上に形成された外部端子電極とをさらに備える、請求項１ないし３のいずれかに記載の積層型セラミック電子部品。
6. コイル状に延びるコイル導体がそれぞれ形成された、複数のセラミックグリーンシートを用意する工程と、
   前記セラミックグリーンシートの各々に形成された複数の前記コイル導体が順次接続されるように、複数の前記セラミックグリーンシートを積層し、かつ圧着することによって、未焼成の部品本体を作製する工程と、
   前記未焼成の部品本体を焼成する工程と
   を備え、
   前記セラミックグリーンシートを用意する工程は、セラミックグリーンシートの表面に沿って位置する表面コイル導体と、セラミックグリーンシートの厚みを超えない範囲でセラミックグリーンシートの内部に位置する層内コイル導体と、前記表面コイル導体と前記層内コイル導体とを直列接続するための接続部とが設けられた、第１のセラミックグリーンシートを用意する工程を含み、
   前記第１のセラミックグリーンシートを用意する工程は、セラミックグリーンシートの厚み方向に貫通しないように前記層内コイル導体を形成する工程と、前記層内コイル導体上に絶縁体を形成する工程と、前記絶縁体上に前記表面コイル導体を形成する工程とを備える、
   積層型セラミック電子部品の製造方法。
7. 前記セラミックグリーンシートを用意する工程は、前記コイル導体として、セラミックグリーンシートの表面に沿って位置する表面コイル導体のみが設けられた、第２のセラミックグリーンシートを用意する工程を含み、
   前記未焼成の部品本体を作製する工程は、特定の前記セラミックグリーンシートの厚み方向に貫通するように層間接続導体を設ける工程と、前記第１のセラミックグリーンシートの前記表面コイル導体の一部と前記第２のセラミックグリーンシートの前記表面コイル導体の一部とを前記層間接続導体を介して接続されるように、複数の前記セラミックグリーンシートを積層し、かつ圧着する工程とを含む、
   請求項６に記載の積層型セラミック電子部品の製造方法。
8. 前記セラミックグリーンシートを用意する工程は、前記コイル導体として、１つのセラミックグリーンシートの厚みを超えない範囲でセラミックグリーンシートの内部に位置する層内コイル導体のみが設けられた、第３のセラミックグリーンシートを用意する工程を含み、
   前記未焼成の部品本体を作製する工程は、前記第１のセラミックグリーンシートの前記層内コイル導体の一部と前記第３のセラミックグリーンシートの前記層内コイル導体の一部とが接続されるように、複数の前記セラミックグリーンシートを積層し、かつ圧着する工程とを含む、
   請求項６または７に記載の積層型セラミック電子部品の製造方法。

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