CN102971809A - 层叠型陶瓷电子部件及其制造方法 - Google Patents
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Abstract
本发明涉及层叠型陶瓷电子部件及其制造方法。在具备线圈导体的层叠型陶瓷电子部件中，能够不牺牲线圈的性能而减少陶瓷层的层叠数，或者不必大型化就能够增加线圈的匝数。在层叠型陶瓷电子部件中，对于1层陶瓷层，形成具有超过1匝的匝数的线圈导体。该线圈导体包含沿着依次层叠的各个陶瓷层（2－1～2－4）的表面存在的表面线圈导体（14、19、24、29）和在不超过1个陶瓷层的厚度的范围内位于陶瓷层的内部的层内线圈导体（17、22、27、32），表面线圈导体与层内线圈导体经由连接部（16、21、26、31）串联连接。
Description
技术领域
本发明涉及层叠型陶瓷电子部件及其制造方法，尤其涉及具备线圈导体的层叠型陶瓷电子部件及其制造方法。
背景技术
作为在内部具备呈线圈状延伸的线圈导体的层叠型陶瓷电子部件的典型例，例如存在日本特公昭63－44286号公报（专利文献1）中所记载那样的层叠型线圈部件。在制造层叠型线圈部件的情况下，实施下述工序：按照在磁性体或者绝缘体的陶瓷生片的表面形成线圈导体，该线圈导体的一端经由设于陶瓷生片的孔与其他的线圈导体连接的方式，层叠多个陶瓷生片，并且进行压接，从而制作出未烧结的部件主体的工序；以及对未烧结的部件主体进行烧结的工序。上述线圈导体通过使用了导电膏的印刷形成于陶瓷生片的表面。
因此，根据专利文献1所记载的技术，在未烧结的部件主体中，会造成陶瓷生片中的形成了线圈导体的部分与除此以外的部分之间的厚度差以及密度差。而且，在烧结了部件主体时，在形成了线圈导体的部分和除此以外的部分之间，因收缩行为会产生差异，往往会在部件主体中产生裂缝，或者线圈导体发生断线。
另外，根据专利文献1所记载的技术，在层叠多个陶瓷生片，并且进行压接的工序中，有可能会产生线圈导体的偏移、变形以及断线。
为了解决上述的问题，例如日本特开平10－12455号公报（专利文献2）提出了下述方案，即在陶瓷生片中设置切槽，通过在该切槽中填充导电膏，来形成线圈导体。
然而，对于专利文献1以及2中任意一篇文献中记载的技术而言，在谋求兼顾电子部件的高功能化以及小型化的现在，还有进一步改善的余地。例如，若能够在维持线圈的性能不变的情况下，减少陶瓷层的层叠数，则能够有利于电子部件的高性能化以及小型化的兼顾。
专利文献1：日本特公昭63－44286号公报
专利文献2：日本特开平10－12455号公报
发明内容
于是，本发明的目的在于提供可以解决上述先行技术所遭遇的问题，并且可以满足上述的希望的层叠型陶瓷电子部件及其制造方法。
本发明涉及首先面向层叠型陶瓷电子部件的技术，其特征在于，层叠型陶瓷电子部件具备部件主体，该部件主体包含层叠的多层陶瓷层和与特定的陶瓷层关连地设置的内部导体，内部导体包含线圈导体，该线圈导体遍布多层陶瓷层依次被串联地连接，并且呈线圈状延伸，为了解决上述的技术课题，对于1层的陶瓷层而言，上述线圈导体具有超过1匝的匝数。
在本发明的层叠型陶瓷电子部件的优选的实施方式中，对于相对1层的陶瓷层而具有超过1匝的匝数的线圈导体而言，该线圈导体包含沿陶瓷层的表面存在的表面线圈导体和在不超过1个陶瓷层的厚度的范围内位于陶瓷层的内部的层内线圈导体，并且还具备用于串联连接表面线圈导体与层内线圈导体的连接部。
在上述优选的实施方式中，对于更具体的第1例而言，层内线圈导体被设置成在陶瓷层的厚度方向上贯通，为使表面线圈导体与层内线圈导体形成为除了连接部外为彼此电绝缘的状态，表面线圈导体与层内线圈导体在陶瓷层的主面方向上位于彼此不同的位置。
另外，在上述优选的实施方式中，对于更具体的第2例而言，层内线圈导体被设置成在陶瓷层的厚度方向上不贯通，为使表面线圈导体与层内线圈导体形成为除连接部外为彼此电绝缘的状态，还具备设置在层内线圈导体上的绝缘体，对表面线圈导体与层内线圈导体来说上述绝缘体存在于彼此之间，并且形成于相邻的陶瓷层的一方的表面线圈导体与形成于另一方的层内线圈导体在陶瓷层的主面方向上位于彼此不同的位置。
另外，在上述优选的实施方式中，也可以包含仅设置了沿陶瓷层的表面存在的表面线圈导体作为线圈导体的陶瓷层。
另外，在上述优选的实施方式中，也可以包含仅设置了在不超过1个陶瓷层的厚度的范围内位于陶瓷层的内部的层内线圈导体作为线圈导体的陶瓷层。
本发明的层叠型陶瓷电子部件可以为部件安装基板的形态，即还具备形成在部件主体的外表面上的外部导体膜、以及与外部导体膜连接并且被安装在部件主体的外表面上的表面安装型电子部件，还可以为芯片线圈的形态，即还具备与内部导体连接并且被引出至部件主体的外表面的连接导体、以及与连接导体连接并且形成在部件主体的外表面上的外部端子电极。
本发明另外也面向层叠型陶瓷电子部件的制造方法。
本发明的层叠型陶瓷电子部件的制造方法的特征在于，具备：准备分别形成了呈线圈状延伸的线圈导体的多个陶瓷生片的工序；按照依次连接形成于各个陶瓷生片的多个线圈导体的方式，层叠多个陶瓷生片，并且进行压接，从而制作未烧结的部件主体的工序；以及烧结未烧结的部件主体的工序，为了解决前述的技术课题，具备如下的构成。
即，准备上述陶瓷生片的工序的特征在于，包含准备第1陶瓷生片的工序，所述第1陶瓷生片设置有沿着陶瓷生片的表面存在的表面线圈导体、在未超过陶瓷生片的厚度的范围内位于陶瓷生片的内部的层内线圈导体、以及用于串联连接表面线圈导体与层内线圈导体的连接部。
在关于本发明的层叠型陶瓷电子部件的制造方法的优选的第1实施方式中，准备第1陶瓷生片的工序具备：按照在陶瓷生片的厚度方向上贯通的方式形成层内线圈导体的工序；在陶瓷生片的主面方向上的与层内线圈导体不同的位置形成表面线圈导体的工序。
在关于本发明的层叠型陶瓷电子部件的制造方法的优选的第2实施方式中，准备第1陶瓷生片的工序具备：按照在陶瓷生片的厚度方向上不贯通的方式形成层内线圈导体的工序；在层内线圈导体上形成绝缘体的工序；以及在绝缘体上形成表面线圈导体的工序。
在本发明的层叠型陶瓷电子部件的制造方法中，准备陶瓷生片的工序还可以包含准备第2陶瓷生片的工序，该第2陶瓷生片仅设置有沿陶瓷生片的表面存在的表面线圈导体作为线圈导体。该情况下，制作未烧结的部件主体的工序包含：按照在特定的陶瓷生片的厚度方向上贯通的方式设置层间连接导体的工序；按照经由层间连接导体连接第1陶瓷生片的表面线圈导体的一部分与第2陶瓷生片的表面线圈导体的一部分的方式，层叠多个陶瓷生片，并且进行压接的工序。
在本发明的层叠型陶瓷电子部件的制造方法中，准备陶瓷生片的工序还可以包含准备第3陶瓷生片的工序，该第3陶瓷生片仅设置有在不超过1个陶瓷生片的厚度的范围内位于陶瓷生片的内部的层内线圈导体作为线圈导体。该情况下，制作未烧结的部件主体的工序包含：按照连接第1陶瓷生片的层内线圈导体的一部分与第3陶瓷生片的层内线圈导体的一部分的方式，层叠多个陶瓷生片，并且进行压接的工序。
根据本发明，具备对于1层陶瓷层而言，具有超过1匝的匝数的线圈导体，因此能够不牺牲线圈的性能而减少陶瓷层的层叠数，或者能够不使层叠型陶瓷电子部件大型化而增加线圈的匝数。因此，也能够同时实现层叠型陶瓷电子部件的小型化，尤其是薄型化和高性能化。
通过组合沿陶瓷层的表面存在的表面线圈导体和在不超过1个陶瓷层的厚度的范围内位于陶瓷层的内部的层内线圈导体，来构成线圈导体，并且利用连接部来串联连接表面线圈导体与层内线圈导体，这样的话，能够容易地实现对上述那样的1层的陶瓷层而言，具有超过1匝的匝数的线圈导体。
上述的情况下，层内线圈导体被设置成在陶瓷层的厚度方向上贯通，由于表面线圈导体与层内线圈导体形成为除上述连接部外为彼此电绝缘的状态，若表面线圈导体与层内线圈导体在陶瓷层的主面方向上位于彼此不同的位置，则线圈导体集中于1处的状况被缓解，因此能够使在层叠型陶瓷电子部件的制造用的烧结工序中可以产生的部件主体的裂缝、线圈导体的断线，或者，在压接工序中可以产生的线圈导体的偏移、变形以及断线难以产生。
另外，层内线圈导体被设置成在陶瓷层的厚度方向上不贯通，由于表面线圈导体与层内线圈导体形成为除连接部外为彼此电绝缘的状态，因此即使在层内线圈导体上设置有绝缘体，表面线圈导体与层内线圈导体在彼此之间存在上述绝缘体的情况下，由于在相邻的陶瓷层间，表面线圈导体与层内线圈导体在陶瓷层的主面方向上处于彼此不同的位置，因此与上述的情况同样，线圈导体集中于1处的状况被缓解。因此，能够使在层叠型陶瓷电子部件的制造用的烧结工序中可以产生的部件主体的裂缝、线圈导体的断线，或者，在压接工序中可以产生的线圈导体的偏移、变形以及断线难以产生。
附图说明
图1是表示本发明的第1实施方式的层叠型陶瓷电子部件的剖面图。
图2是分开表示构成图1所示的层叠型陶瓷电子部件的线圈部分的多个陶瓷层的俯视图。
图3是仅取出并表示本发明的第2实施方式的层叠型陶瓷电子部件的线圈部分的剖面图。
图4是分开表示构成图3所示的线圈部分的多个陶瓷层的俯视图。
图5是仅取出并表示本发明的第3实施方式的层叠型陶瓷电子部件的线圈部分的剖面图。
图6是分开表示构成图5所示的线圈部分的多个陶瓷层的俯视图。
图7是仅取出并表示本发明的第4实施方式的层叠型陶瓷电子部件的线圈部分的剖面图。
图8表示构成图7所示的线圈部分的第1层陶瓷层，（1）、（2）以及（3A）是按顺序表示该第1层陶瓷层的制造过程的俯视图，（3B）是沿着（3A）的线B－B的剖面图。
图9表示构成图7所示的线圈部分的第2层陶瓷层，（1）、（2）以及（3A）是按顺序表示该第2层陶瓷层的制造过程的俯视图，（3B）是沿着（3A）的线B－B的剖面图。
图10表示构成图7所示的线圈部分的第3层陶瓷层，（1）、（2）以及（3A）是按顺序表示该第3层陶瓷层的制造过程的俯视图，（3B）是沿着（3A）的线B－B的剖面图。
图11表示构成图7所示的线圈部分的第4层陶瓷层，（1）、（2）以及（3A）是按顺序表示该第4层陶瓷层的制造过程的俯视图，（3B）是沿着（3A）的线B－B的剖面图。
图12是表示本发明的第5实施方式的层叠型陶瓷电子部件的剖面图。
图13是表示作为本发明的比较例的层叠型陶瓷电子部件的剖面图。
图14是分开表示构成图13所示的层叠型陶瓷电子部件的线圈部分的多个陶瓷层的俯视图。
具体实施方式
参照图1，对本发明的第1实施方式的层叠型陶瓷电子部件1进行说明。
层叠型陶瓷电子部件1具备层叠构造的部件主体3，该层叠构造的部件主体3以层叠的多个陶瓷层2构成。在部件主体3的上方主面以及下方主面上分别设置有外部导体膜4以及5。在部件主体3的内部，与特定的陶瓷层2相关连地设置有几个内部导体。
内部导体具有各种形态。第1，存在沿着陶瓷层2之间延伸的面内导体膜6。第2，存在沿陶瓷层2的厚度方向贯通的层间连接导体7。进而，从电气功能的观点来分类时，存在作为线圈发挥功能的线圈导体8。线圈导体8遍布位于部件主体3中的线圈部分9的多个陶瓷层2－1、2－2、2－3以及2－4按顺序串联地连接，并且呈线圈状延伸。
此外，对“陶瓷层”标注的附图标记“2”用于包含“陶瓷层2－1、2－2、2－3以及2－4”的所有的陶瓷层。而且，当需要将位于线圈部分9的陶瓷层2与其他的陶瓷层进行区别时，对位于线圈部分9的陶瓷层2，使用“2－1”、“2－2”、“2－3”以及“2－4”的附图标记。
对线圈导体8的详细内容后述，线圈导体8的特征在于，对1层陶瓷层，具有超过1匝的匝数。此外，在位于线圈部分9的陶瓷层2－1～2－4中，虽未图示，但也可以设置线圈导体8以外的内部导体。
陶瓷层2例如由铁氧体陶瓷构成。作为铁氧体陶瓷，例如可以使用Fe－Ni－Zn－Cu系、Fe－Zn－Cu系或者Fe－Mn－Zn系的组成的铁氧体陶瓷。此外，可以由铁氧体陶瓷构成所有的陶瓷层2，或者，也可以由铁氧体陶瓷仅构成位于线圈部分9的陶瓷层2－1～2－4，也可以由电介质陶瓷或者绝缘体陶瓷构成其他的陶瓷层2。
该层叠型陶瓷电子部件1例如构成DC－DC变换器，在部件主体3上方主面上安装表面安装型电子部件10以及11。电子部件10例如是IC芯片，经由焊料凸块12与外部导体膜4电连接。另一电子部件11例如是芯片电容器，经由焊料13与外部导体膜4电连接。形成在部件主体3的下方主面上的外部导体膜5作为在未图示的母基板上安装该层叠型陶瓷电子部件1时的端子电极使用。
然后，参照图1以及图2，对线圈部分9的构成进行说明。在图2中，构成线圈部分9的陶瓷层2－1～2－4中的最上的第1层陶瓷层2－1用俯视图在（1）中示出，其下的第2层陶瓷层2－3用俯视图在（2）中示出，其下的第3层陶瓷层2－3用俯视图在（3）中示出，其下的第4层陶瓷层2－4用俯视图在（4）中示出。图1的剖面图表示沿图2（1）至（4）的线A－A的剖面。
若概略地进行说明，则线圈导体8包含沿着陶瓷层2－1～2－4的各层表面存在的表面线圈导体和在不超过1个陶瓷层的厚度的范围内位于陶瓷层2－1～2－4的各层的内部的层内线圈导体，还具备用于串联连接表面线圈导体与层内线圈导体的连接部。在图2中，上述表面线圈导体被施以比较密的阴影线来图示，上述层内线圈导体被施以反向的比较粗的阴影线来图示。此外，这样的阴影线的方式在对应的其他的附图中也被采用。
参照图2（1），在第1层陶瓷层2－1的上表面，表面线圈导体14从图的左上的始端15开始，顺时针几乎形成了1匝，在连接部16处，层内线圈导体17与表面线圈导体14串联连接。表面线圈导体14的始端15与未图示的其他电路元素电连接。层内线圈导体17按照位于陶瓷层2－1的内部并且贯通陶瓷层2－1的厚度方向的方式，形成几乎1／4匝。
为使表面线圈导体14与层内线圈导体17形成为除了连接部16外为相互电绝缘的状态，表面线圈导体14与层内线圈导体17在陶瓷层2的主面方向上形成于彼此不同的位置。
这样，在第1层陶瓷层2－1中，表面线圈导体14与层内线圈导体17以合起来大致5／4匝，不在同一面内，而沿与陶瓷层2－1的主面方向正交的方向错开的状态形成。层内线圈导体17在陶瓷层2－1的厚度方向上贯通，因此在陶瓷层2－1的下表面侧也会露出，仅层内线圈导体17的终端18留给与第2层陶瓷层2－2的连接部。
然后，参照图2（2），在第2层陶瓷层2－2的上表面，表面线圈导体19从与上述层内线圈导体17的终端18连接的始端20开始顺时针形成几乎1匝，在连接部21处，层内线圈导体22与表面线圈导体19串联连接。层内线圈导体22按照位于陶瓷层2－2的内部并且在陶瓷层2－2的厚度方向上贯通的方式，形成几乎1／4匝。为使表面线圈导体19与层内线圈导体22形成为除了连接部21外为彼此电绝缘的状态，表面线圈导体19与层内线圈导体22在陶瓷层2的主面方向上形成于彼此不同的位置。另外，表面线圈导体19除了其始端20，与第1层层内线圈导体17在陶瓷层2的主面方向上的位置被错开。
这样，在第2层陶瓷层2－2中，表面线圈导体19与层内线圈导体22也以合起来大致5／4匝，不在同一面内，而在与陶瓷层2－2的主面方向正交的方向上错开的状态形成。层内线圈导体22在陶瓷层2－2的厚度方向上贯通，因此在陶瓷层2－2的下表面侧也会露出，仅层内线圈导体22的终端23留给与第3层陶瓷层2－3的连接部。
然后，参照图2（3），在第3层陶瓷层2－3的上表面，表面线圈导体24从与上述层内线圈导体22的终端23连接的始端25开始顺时针形成几乎1匝，在连接部26处，层内线圈导体27与表面线圈导体24串联连接。层内线圈导体27按照位于陶瓷层2－3的内部并且在陶瓷层2－3的厚度方向上贯通的方式，形成几乎1／4匝。为使表面线圈导体24与层内线圈导体27形成为除了连接部26外为彼此电绝缘的状态，表面线圈导体24与层内线圈导体27在陶瓷层2的主面方向上形成于彼此不同的位置。另外，表面线圈导体24除了其始端25，与第2层层内线圈导体22在陶瓷层2的主面方向上的位置被错开。
这样，在第3层陶瓷层2－3中，表面线圈导体24与层内线圈导体27以合起来大致5／4匝，不在同一面内，而在与陶瓷层2－3的主面方向正交的方向上错开的状态形成。层内线圈导体27在陶瓷层2－3的厚度方向上贯通，因此在陶瓷层2－3的下表面侧也会露出，仅层内线圈导体27的终端28留给与第4层陶瓷层2－4的连接部。
然后，参照图2（4），在第4层陶瓷层2－4的上表面，表面线圈导体29从与上述层内线圈导体27的终端28连接的始端30开始顺时针形成几乎1匝，在连接部31中处，层内线圈导体32与表面线圈导体29串联连接。层内线圈导体32按照位于陶瓷层2－4的内部并且在陶瓷层2－4的厚度方向上贯通的方式，形成几乎1／4匝。为使表面线圈导体29与层内线圈导体32形成为除了连接部31外为彼此电绝缘的状态，表面线圈导体29与层内线圈导体32在陶瓷层2的主面方向上形成于彼此不同的位置。另外，表面线圈导体29除了其始端30，与第3层层内线圈导体27在陶瓷层2的主面方向上的位置被错开。
这样，在第4层陶瓷层2－4中，表面线圈导体29与层内线圈导体32也以合起来大致5／4匝，不在同一面内，而在与陶瓷层2－3的主面方向正交的方向上错开的状态形成。层内线圈导体32在陶瓷层2－4的厚度方向上贯通，因此在陶瓷层2－4的下表面侧也会露出，层内线圈导体32的终端33留给与其他的电路元素（未图示）的连接部。
以上的构成在表示沿图2（1）至（4）的线A－A的剖面的图1中也被确认。
然后，对层叠型陶瓷电子部件1的制造方法进行说明。
首先，准备要成为陶瓷层2的陶瓷生片。这些陶瓷生片是在陶瓷原料粉末中添加粘合剂、可塑剂、湿润剂、分散剂等来进行浆料化，并将其成形为片材状而得。
接着，通过在特定的陶瓷生片中形成贯通孔，在贯通孔中填充导电膏来形成未烧结的层间连接导体7，另外，通过在特定的陶瓷生片上印刷导电膏，来形成未烧结的外部导体膜4和5、以及面内导体膜6。
对于要成为陶瓷层2－1～2－4的陶瓷生片，为形成层内线圈导体17、22、27以及32，设置贯通的缝隙，在其中填充导电膏，然后，为形成表面线圈导体14、19、24以及29，印刷导电膏。在该工序中，也可以同时赋予层内线圈导体17、22、27以及32用的导电膏和表面线圈导体14、19、24以及29用的导电膏。
作为形成上述外部导体膜4及5、面内导体膜6、层间连接导体7、表面线圈导体14、19、24及29、以及层内线圈导体17、22、27及32用的导电膏，例如可以使用以Ag、Ag‐Pd、Ag‐Pt、Cu、Au、Pt、Al等金属粉末为导电材料的主成分，使这样的金属粉末分散于有机赋形剂中来形成为膏状的导电膏。此外，形成外部导体膜4及5、面内导体膜6以及表面线圈导体14、19、24及29用的导电膏与形成层间连接导体7以及层内线圈导体17、22、27及32用的导电膏相比，为了提高印刷性，也可以进行使所包含的金属粉末较少等调整。
然后，以规定的顺序层叠上述陶瓷生片，然后通过进行压接来得到部件主体3的未烧结状态的层叠体。在该未烧结的部件主体3中，按照以前述的方式形成线圈导体8的方式，成为按顺序连接表面线圈导体14、19、24及29、以及层内线圈导体17、22、27以及32的状态。
此外，当以上那样的工序对用于同时制造多个层叠型陶瓷电子部件1的集合状态的部件主体3实施时，为了在之后容易分割该集合状态的部件主体3，形成有分割槽。
然后，烧结未烧结的部件主体3，由此，得到烧结后的部件主体3。
然后，对在部件主体3的表面上露出的外部导体膜4以及5实施镀敷处理。更具体而言，实施电镀，由此，例如按顺序形成镀镍膜以及镀锡膜。此外，镀敷处理也可以通过无电解镀敷来进行，该情况下，例如按顺序形成镀镍膜以及镀金膜。
然后，在部件主体3的上方主面上，按照成为与外部导体膜4电连接的状态的方式搭载表面安装型电子部件10以及11。
而且，当对集合状态的部件主体3实施以上的工序时，实施沿着前述的分割槽分割的工序，分出一个个的层叠型陶瓷电子部件1。虽未图示，但可以根据需要，在层叠型陶瓷电子部件1上安装金属盖体。
在以上的说明中，在烧结工序之前形成了分割槽，也可以不形成分割槽，在烧结工序前，分割集合状态的部件主体3，取出一个个的层叠型陶瓷电子部件1用的部件主体3的生的状态的部件主体3。该情况下，烧结工序对一个个的陶瓷层叠体5实施，在镀敷处理中，例如可应用桶的电解镀敷。
参照图3以及图4，对本发明的第2实施方式进行说明。在图3以及图4中，对于陶瓷层2－1～2－4，标注与图1以及图2的情况同样的附图标记。图3是仅取出与图1所示的层叠型陶瓷电子部件1的线圈部分9对应的线圈部分9a而表示的剖面图。图3的剖面图表示沿图4（1）至（4）的线A－A的剖面。图4是与图2对应的图，分别表示构成图3所示的线圈部分9a的多个陶瓷层2－1、2－2、2－3以及2－4的俯视图。此外，在图3以及图4中，线圈导体的宽度以及线圈导体间的间隔与其他的实施方式相比较窄地图示，但这样的差异对第2实施方式而言不是本质性的。
参照图4（1），在第1层陶瓷层2－1的上表面，表面线圈导体34从图的左上的始端35开始顺时针地形成大致1匝，在连接部36处，层内线圈导体37与表面线圈导体34串联连接。表面线圈导体34的始端35与未图示的其他的电路元素电连接。层内线圈导体37按照位于陶瓷层2－1的内部并且在陶瓷层2－1的厚度方向上贯通的方式，形成大致1匝。为使表面线圈导体34与层内线圈导体37形成为除连接部36外为彼此电绝缘的状态，表面线圈导体34与层内线圈导体37在陶瓷层2的主面方向上形成于彼此不同的位置。
这样，在第1层陶瓷层2－1中，表面线圈导体34与层内线圈导体37以合起来大致2匝，不在同一面内，而在与陶瓷层2－1的主面方向正交的方向上错开的状态形成。层内线圈导体37在陶瓷层2－1的厚度方向上贯通，因此在陶瓷层2－1的下表面侧也会露出，仅层内线圈导体37的终端38留给与第2层陶瓷层2－2的连接部。
然后，参照图4（2），在第2层陶瓷层2－2中，层内线圈导体39从与上述层内线圈导体37的终端38连接的始端40开始顺时针形成几乎1匝。层内线圈导体39位于陶瓷层2－2的内部并且在陶瓷层2－2的厚度方向上贯通。为了形成除层内线圈导体37的终端38与层内线圈导体39的始端40的连接部外，层内线圈导体37与层内线圈导体39为彼此电绝缘的状态，层内线圈导体37与层内线圈导体39在陶瓷层2的主面方向上形成于彼此不同的位置。
层内线圈导体39在陶瓷层2－2的厚度方向上贯通，因此在陶瓷层2－2的下表面侧也会露出，仅层内线圈导体39的终端41留给与第3层陶瓷层2－3的连接部。
然后，参照图4（3），在第3层陶瓷层2－3的上表面，表面线圈导体42从与上述层内线圈导体39的终端41连接的始端43开始，顺时针地形成几乎1匝，在连接部44处，层内线圈导体45与表面线圈导体42串联连接。层内线圈导体45按照位于陶瓷层2－3的内部并且在陶瓷层2－3的厚度方向上贯通的方式，形成大致1匝。为了使表面线圈导体42与层内线圈导体45形成为除了连接部44外为彼此电绝缘的状态，表面线圈导体42与层内线圈导体45在陶瓷层2的主面方向上形成于彼此不同的位置。另外，表面线圈导体42以及层内线圈导体45除了表面线圈导体42的始端43，与第2层层内线圈导体39在陶瓷层2的主面方向上的位置被错开。
这样，在第3层陶瓷层2－3中，表面线圈导体42与层内线圈导体45以合起来大致2匝，不在同一面内，而在与陶瓷层2－3的主面方向正交的方向上错开的状态形成。层内线圈导体45在陶瓷层2－3的厚度方向上贯通，因此在陶瓷层2－3的下表面侧也会露出，仅层内线圈导体45的终端46留给与第4层陶瓷层2－4的连接部。
然后，参照图4（4），在第4层陶瓷层2－4的上表面，层内线圈导体47从与上述层内线圈导体45的终端46连接的始端48开始顺时针形成几乎9／8匝。层内线圈导体47位于陶瓷层2－4的内部并且在陶瓷层2－4的厚度方向上贯通。为了形成除层内线圈导体45的终端46与层内线圈导体47的始端48的连接部外，层内线圈导体45与层内线圈导体47彼此为电绝缘的状态，层内线圈导体45与层内线圈导体47在陶瓷层2的主面方向上形成于彼此不同的位置。层内线圈导体47的终端49留给与其他的电路元素（未图示）的连接部。
以上的构成在表示沿图4（1）至（4）的线A－A的剖面的图3中也被确认。
参照图5以及图6，对本发明的第3实施方式进行说明。在图5以及图6中，对于陶瓷层2－1～2－4，标注与图1以及图2的情况同样的附图标记。图5是仅取出与图1所示的层叠型陶瓷电子部件1的线圈部分9对应的线圈部分9b来表示的剖面图。图5的剖面图表示沿图6（1）至（4）的线A－A的剖面。图6是与图2对应的图，是分别表示构成图5所示的线圈部分9b的多个陶瓷层2－1、2－2、2－3以及2－4的俯视图。
参照图6（1），在第1层陶瓷层2－1的上表面，表面线圈导体50从图的左上的始端51开始顺时针形成大致1匝，在连接部52处，层内线圈导体53与表面线圈导体50串联连接。表面线圈导体50的始端51与未图示的其他电路元素电连接。层内线圈导体53按照位于陶瓷层2－1的内部并且在陶瓷层2－1的厚度方向上贯通的方式，形成大致1匝。为使表面线圈导体50与层内线圈导体53形成为除连接部52外彼此电绝缘的状态，表面线圈导体50与层内线圈导体53在陶瓷层2的主面方向上形成于彼此不同的位置。
这样，在第1层陶瓷层2－1中，表面线圈导体50与层内线圈导体53以合起来大致2匝，不在同一面内，而在与陶瓷层2－1的主面方向正交的方向上错开的状态形成。层内线圈导体53在陶瓷层2－1的厚度方向上贯通，因此在陶瓷层2－1的下表面侧也会露出，仅层内线圈导体53的终端54留给与第2层陶瓷层2－2的连接部。
然后，参照图6（2），在第2层陶瓷层2－2的上表面，表面线圈导体55从与上述层内线圈导体53的终端54连接的始端56开始顺时针形成大致1匝。表面线圈导体55为了形成为除其始端56与层内线圈导体53的终端54的连接部外，与层内线圈导体53电绝缘的状态，因此与层内线圈导体53在陶瓷层2的主面方向上形成于彼此不同的位置。
在表面线圈导体55的终端57设置有在厚度方向上贯通陶瓷层2－2的层间连接导体58。层间连接导体58在陶瓷层2－2的下表面侧也露出，仅层间连接导体58留给与第3层陶瓷层2－3的连接部。
然后，参照图6（3），在第3层陶瓷层2－3的上表面，表面线圈导体59从与上述层间连接导体58连接的始端60开始顺时针形成几乎1匝，在连接部61处，层内线圈导体62与表面线圈导体59串联连接。层内线圈导体62按照位于陶瓷层2－3的内部并且在陶瓷层2－3的厚度方向上贯通的方式形成大致1匝。为使表面线圈导体59与层内线圈导体62形成为除连接部61外彼此电绝缘的状态，表面线圈导体59与层内线圈导体62在陶瓷层2的主面方向上形成于彼此不同的位置。
这样，在第3层陶瓷层2－3中，表面线圈导体59与层内线圈导体62以合起来大致2匝，不在同一面内，而在与陶瓷层2－3的主面方向正交的方向上错开的状态形成。层内线圈导体62在陶瓷层2－3的厚度方向上贯通，因此在陶瓷层2－3的下表面侧也会露出，仅层内线圈导体62的终端63留给与第4层陶瓷层2－4的连接部。
然后，参照图6（4），在第4层陶瓷层2－4的上表面，表面线圈导体64从与上述层内线圈导体62的终端63连接的始端65开始顺时针形成大致1匝。表面线圈导体64除其始端65外，与第3层层内线圈导体62在陶瓷层2的主面方向上的位置被错开。在表面线圈导体64的终端66按照在陶瓷层2－4的厚度方向上贯通的方式设置有层间连接导体67，该层间连接导体67留给与其他的电路元素（未图示）的连接部。
以上的构成在表示沿着图6（1）至（4）的线A－A的剖面的图5中也被确认。
参照图7至图11，对本发明的第4实施方式进行说明。在图7至图11中，对于陶瓷层2－1～2－4，赋予与图1以及图2的情况相同的附图标记。图7是仅取出与图1所示的层叠型陶瓷电子部件1的线圈部分9对应的线圈部分9c来表示的剖面图。图7的剖面图表示沿图8至图11的线A－A的剖面。
首先，参照图8，对构成图7所示的线圈部分9c的第1层陶瓷层2－1进行说明。
如图8（1）所示，在第1层陶瓷层2－1中，首先，层内线圈导体68从其始端69开始到终端70顺时针地形成大致1匝。层内线圈导体68如图8（3B）所示，被设置成在陶瓷层2－1的下表面露出，但不在厚度方向上贯通。此外，图8（3B）表示沿图8（3A）的线B－B的剖面，厚度方向尺寸夸张地被表示。在对应的其他附图中也同样。
然后，如图8（2）所示，按照除了层内线圈导体68的始端69外，覆盖层内线圈导体68的方式设置绝缘体71。具体而言，绝缘体71通过在导入了层内线圈导体68用的导电膏的缝隙中填充陶瓷浆料而形成。
然后，如图8（3A）以及（3B）所示，在绝缘体71上设置表面线圈导体72。表面线圈导体72从其始端73到终端74顺时针地形成大致1匝。表面线圈导体72的终端74与层内线圈导体68的始端69连接。
这样，在第1层陶瓷层2－1中，从表面线圈导体72的始端73到层内线圈导体68的终端70，以不在同一面内，而在与陶瓷层2－1的主面方向正交的方向上错开的状态形成沿顺时针方向延伸的线圈导体。
层内线圈导体68在陶瓷层2－1的下表面侧露出，因此仅层内线圈导体68的终端70留给与第2层陶瓷层2－2的连接部。
然后，参照图9，对构成图7所示的线圈部分9c的第2层陶瓷层2－2进行说明。
如图9（1）所示，在第2层陶瓷层2－2中，首先，层内线圈导体75从其始端76到终端77顺时针地形成大致1匝。如图9（3B）所示，层内线圈导体75被设置成在陶瓷层2－2的下表面露出，但不在厚度方向上贯通。
然后，如图9（2）所示，按照除了层内线圈导体75的始端76外，覆盖层内线圈导体75的方式设置绝缘体78。具体而言，绝缘体78通过在导入了层内线圈导体75用的导电膏的缝隙中填充陶瓷浆料而形成。
然后，如图9（3A）以及（3B）所示，在绝缘体78上设置表面线圈导体79。表面线圈导体79从其始端80到终端81顺时针地形成大致1匝。表面线圈导体79的终端81与层内线圈导体75的始端76连接。
这样，在第2层陶瓷层2－2中，从表面线圈导体79的始端80至层内线圈导体75的终端77，以不在同一面内，而在与陶瓷层2－2的主面方向正交的方向上错开的状态形成沿顺时针方向延伸的线圈导体。
位于第1层陶瓷层2－1中的层内线圈导体68的终端70与上述表面线圈导体79的始端80连接。另外，为了形成为除了层内线圈导体68的终端70与表面线圈导体79的始端80的连接部外，层内线圈导体68与表面线圈导体79为电绝缘的状态，层内线圈导体68与表面线圈导体79在陶瓷层2的主面方向上形成于彼此不同的位置。
层内线圈导体75在陶瓷层2－2的下表面侧露出，因此仅层内线圈导体75的终端77留给与第3层陶瓷层2－3的连接部。
然后，参照图10，对构成图7所示的线圈部分9c的第3层陶瓷层2－3进行说明。
如图10（1）所示，在第3层陶瓷层2－3中，首先，层内线圈导体82从其始端83到终端84顺时针地形成大致1匝。如图10（3B）所示，层内线圈导体82被设置成在陶瓷层2－3的下表面露出，但在厚度方向上不贯通。
然后，如图10（2）所示，按照除了层内线圈导体82的始端83外，覆盖层内线圈导体82的方式设置绝缘体85。具体而言，绝缘体85通过在导入了层内线圈导体82用的导电膏的缝隙中填充陶瓷浆料而形成。
然后，如图10（3A）以及（3B）所示，在绝缘体85上设置表面线圈导体86。表面线圈导体86从其始端87到终端88顺时针地形成大致1匝。表面线圈导体86的终端88与层内线圈导体82的始端83连接。
这样，在第3层陶瓷层2－3中，从表面线圈导体86的始端87到层内线圈导体82的终端84，以不在同一面内，而在与陶瓷层2－3的主面方向正交的方向上错开的状态形成沿顺时针方向延伸的线圈导体。
位于第2层陶瓷层2－2的层内线圈导体75的终端77与上述表面线圈导体86的始端87连接。另外，为了形成除了层内线圈导体75的终端77与表面线圈导体86的始端87的连接部外，层内线圈导体75与表面线圈导体86为电绝缘的状态，层内线圈导体75与表面线圈导体86在陶瓷层2的主面方向上形成于彼此不同的位置。
层内线圈导体82在陶瓷层2－3的下表面侧露出，因此仅层内线圈导体82的终端84留给与第4层陶瓷层2－4的连接部。
然后，参照图11，对构成图7所示的线圈部分9c的第4层陶瓷层2－4进行说明。
如图11（1）所示，在第4层陶瓷层2－4中，首先，层内线圈导体89从其始端90到终端91顺时针地形成大致1匝。如图11（3B）所示，层内线圈导体89被设置成在陶瓷层2－4的下表面露出，但在厚度方向上不贯通。
然后，如图11（2）所示，按照除了层内线圈导体89的始端90外，覆盖层内线圈导体89的方式设置绝缘体92。具体而言，绝缘体92通过在导入了层内线圈导体89用的导电膏的缝隙中填充陶瓷浆料而形成。
然后，如图11（3A）以及（3B）所示，在绝缘体92上设置表面线圈导体93。表面线圈导体93从其始端94到终端95顺时针地形成大致1匝。表面线圈导体93的终端95与层内线圈导体89的始端90连接。
这样，在第4层陶瓷层2－4中，从表面线圈导体93的始端94到层内线圈导体89的终端91，以不在同一面内，而在与陶瓷层2－4的主面方向正交的方向上错开的状态形成沿顺时针方向延伸的线圈导体。
位于第3层陶瓷层2－3的层内线圈导体82的终端84与上述表面线圈导体93的始端94连接。另外，为了形成为除了层内线圈导体82的终端84与表面线圈导体93的始端94的连接部外，层内线圈导体82与表面线圈导体93为电绝缘的状态，层内线圈导体82与表面线圈导体93在陶瓷层2的主面方向上形成于彼此不同的位置。
层内线圈导体89在陶瓷层2－4的下表面侧露出，因此层内线圈导体89的终端91留给与其他的电路元素（未图示）的连接部。
以上的构成在表示沿着图8至图11的线A－A的剖面的图7中也被确认。
此外，在图7至图11中，层内线圈导体被设置成在陶瓷层的厚度方向上不贯通，但也可以将层内线圈导体设置成在陶瓷层的厚度方向上贯通，并在其上涂敷陶瓷浆料来形成绝缘体，在绝缘体上形成表面线圈导体。
图12是表示作为本发明的第5实施方式的层叠型陶瓷电子部件的层叠型芯片线圈101的剖面图。图12所示的层叠型芯片线圈101具备与参照图1以及图2说明的层叠型陶瓷电子部件1通用的元素，因此对通用的元素标注同样的附图标记，并省略重复的说明。
层叠型芯片线圈101具备形成于部件主体102的上方主面以及下方主面上的端子电极103以及104。一端子电极103经由连接导体105与线圈导体8中的表面线圈导体14的始端15（参照图2（1））连接。另一端子电极104经由连接导体106与线圈导体8中的层内线圈导体32的终端33（参照图2（4））连接。
此外，上述连接导体105以及106不出现在图12所示的剖面上，因此用虚线表示。虽未图示，但也可以变更为在部件主体102的侧面上形成端子电极103以及104，朝向部件主体102的侧面引出连接导体105以及106。
在以上说明的第1至第5实施方式中，构成线圈部分9的陶瓷层2的层数是4层，但该层数也能够根据需要而增减。
为了确认本发明的效果，对于将前述的第1至第4实施方式的线圈构造应用于图12所示那样的层叠型芯片线圈的实施例1～4，评价了各个电感系数。
这里，为了能够容易地与以往例比较本发明的效果，作为比较例，制作了图13以及图14所示的层叠型芯片线圈111。
若对比较例的层叠型芯片线圈111进行说明，则层叠型芯片线圈111具备层叠构造的部件主体113，该层叠构造的部件主体113以层叠的多个陶瓷层112构成。在部件主体113的上方主面以及下方主面上分别设置有端子电极114以及115。在部件主体113的内部，形成有线圈导体116。线圈导体116在部件主体113中的4层陶瓷层112－1、112－2、112－3以及112－4的范围中按顺序串联地连接，并且呈线圈状延伸。
更具体而言，如图14（1）所示，在第1层陶瓷层112－1的上表面，表面线圈导体117从始端118到终端119顺时针地形成大致1匝，在终端119处，设置在厚度方向上贯通的层间连接导体120。
然后，如图14（2）所示，在第2层陶瓷层112－2的上表面，表面线圈导体121从始端122到终端123顺时针地形成大致1匝。前述的层间连接导体120与表面线圈导体121的始端122连接。在表面线圈导体121的终端123设置有在厚度方向上贯通的层间连接导体124。
然后，如图14（3）所示，在第3层陶瓷层112－3的上表面，表面线圈导体125从始端126到终端127顺时针地形成大致1匝。前述的层间连接导体124与表面线圈导体125的始端126连接。表面线圈导体125的终端127设置有在厚度方向上贯通的层间连接导体128。
然后，如图14（4）所示，在第4层陶瓷层112－4的上表面，表面线圈导体129从始端130到终端131顺时针地形成大致1匝。前述的层间连接导体128与表面线圈导体129的始端130连接。表面线圈导体129的终端131设置有在厚度方向上贯通的层间连接导体132。
再次参照图13，一端子电极114经由连接导体133与线圈导体116中的表面线圈导体117的始端118（参照图14（1））连接。另一端子电极115经由连接导体134与位于线圈导体116中的表面线圈导体129的终端131的层间连接导体132（参照图14（4））连接。
对于以上那样的实施例1～4以及比较例，统一地使陶瓷层的层数为4层，使陶瓷层的各厚度为25μm，使线圈导体的宽度为200μm，并测量了1MHz时的电感系数。结果示于表1。表1中也示出了线圈的匝数。
[表1]
| 线圈的匝数 | 电感系数 | |
| 实施例1 | 5 | 0.61 |
| 实施例2 | 6 | 0.82 |
| 实施例3 | 6 | 0.81 |
| 实施例4 | 8 | 1.21 |
| 比较例 | 4 | 0.45 |
根据表1可知，根据实施例1～4，得到比陶瓷层的层数多的线圈的匝数，结果，与比较例相比，实现了高电感系数。
附图标记的说明
1层叠型陶瓷电子部件；2、2－1、2－2、2－3、2－4陶瓷层；3、102部件主体；4、5外部导体膜；8线圈导体；9、9a、9b、9c线圈部分；10、11表面安装型电子部件；14、19、24、29、34、42、50、55、59、64、72、79、86、93表面线圈导体；16、21、26、31、36、44、52、61连接部；17、22、27、32、37、39、45、47、53、62、68、75、82、89层内线圈导体；58、67层间连接导体；71、78、85、92绝缘体；101层叠型芯片线圈；103、104端子电极；105、106连接导体。
Claims (13)
1.一种层叠型陶瓷电子部件，其中，
该层叠型陶瓷电子部件具备部件主体，该部件主体包含层叠的多层陶瓷层和与特定的所述陶瓷层关连地设置的内部导体，所述内部导体包含线圈导体，该线圈导体在多层所述陶瓷层的范围上依次被串联地连接，并且呈线圈状延伸，
对于1层的所述陶瓷层而言，所述线圈导体具有超过1匝的匝数。
2.根据权利要求1所述的层叠型陶瓷电子部件，其中，
对于相对1层的所述陶瓷层而具有超过所述1匝的匝数的线圈导体而沿，该线圈导体包含沿着陶瓷层的表面存在的表面线圈导体和在不超过1个陶瓷层的厚度的范围内位于陶瓷层的内部的层内线圈导体，并且所述线圈导体进一步具备用于串联连接所述表面线圈导体与所述层内线圈导体的连接部。
3.根据权利要求2所述的层叠型陶瓷电子部件，其中，
所述层内线圈导体被设置成在陶瓷层的厚度方向上贯通，为使所述表面线圈导体与所述层内线圈导体形成为除了所述连接部外为彼此电绝缘的状态，所述表面线圈导体与所述层内线圈导体在陶瓷层的主面方向上处于彼此不同的位置。
4.根据权利要求2所述的层叠型陶瓷电子部件，其中，
所述层内线圈导体被设置成在陶瓷层的厚度方向上不贯通，为使所述表面线圈导体与所述层内线圈导体形成为除所述连接部外为彼此电绝缘的状态，还具备设置在所述层内线圈导体上的绝缘体，对所述表面线圈导体与所述层内线圈导体来说所述绝缘体存在于彼此之间，并且形成于相邻的所述陶瓷层的一方的所述表面线圈导体与形成于另一方的所述层内线圈导体在陶瓷层的主面方向上位于彼此不同的位置。
5.根据权利要求2至4中任意一项所述的层叠型陶瓷电子部件，其中，
所述陶瓷层包含仅设置沿着陶瓷层的表面存在的表面线圈导体作为所述线圈导体的陶瓷层。
6.根据权利要求2至5中任意一项所述的层叠型陶瓷电子部件，其中，
所述陶瓷层包含仅设置在不超过1个陶瓷层的厚度的范围内位于陶瓷层的内部的层内线圈导体作为所述线圈导体的陶瓷层。
7.根据权利要求1至6中任意一项所述的层叠型陶瓷电子部件，其中，
所述层叠型陶瓷电子部件还具备形成在所述部件主体的外表面上的外部导体膜；以及与所述外部导体膜连接并且安装在所述部件主体的外表面上的表面安装型电子部件。
8.根据权利要求1至6中任意一项所述的层叠型陶瓷电子部件，其中，
所述层叠型陶瓷电子部件还具备与所述内部导体连接并且被引出至所述部件主体的外表面的连接导体，以及与所述连接导体连接并且形成于所述部件主体的外表面上的外部端子电极。
9.一种层叠型陶瓷电子部件的制造方法，其中，具备：
准备分别形成了呈线圈状延伸的线圈导体的多个陶瓷生片的工序；
按照依次连接形成于各个所述陶瓷生片的多个所述线圈导体的方式，层叠多个所述陶瓷生片，并且进行压接，从而制作未烧结的部件主体的工序；以及
烧结所述未烧结的部件主体的工序，
准备所述陶瓷生片的工序包含准备第1陶瓷生片的工序，所述第1陶瓷生片设置有沿着陶瓷生片的表面存在的表面线圈导体、在未超过陶瓷生片的厚度的范围内位于陶瓷生片的内部的层内线圈导体以及用于串联连接所述表面线圈导体与所述层内线圈导体的连接部。
10.根据权利要求9所述的层叠型陶瓷电子部件的制造方法，其中，
准备所述第1陶瓷生片的工序具备：按照在陶瓷生片的厚度方向上贯通的方式形成所述层内线圈导体的工序；在陶瓷生片的主面方向上的与所述层内线圈导体不同的位置形成所述表面线圈导体的工序。
11.根据权利要求9所述的层叠型陶瓷电子部件的制造方法，其中，
准备所述第1陶瓷生片的工序具备：按照在陶瓷生片的厚度方向上不贯通的方式形成所述层内线圈导体的工序；在所述层内线圈导体上形成绝缘体的工序；以及在所述绝缘体上形成所述表面线圈导体的工序。
12.根据权利要求9至11中任意一项所述的层叠型陶瓷电子部件的制造方法，其中，
准备所述陶瓷生片的工序包含准备第2陶瓷生片的工序，所述第2陶瓷生片仅设置有沿陶瓷生片的表面存在的表面线圈导体作为所述线圈导体，
制作所述未烧结的部件主体的工序包含：按照在特定的所述陶瓷生片的厚度方向上贯通的方式设置层间连接导体的工序；按照经由所述层间连接导体连接所述第1陶瓷生片的所述表面线圈导体的一部分与所述第2陶瓷生片的所述表面线圈导体的一部分的方式，层叠多个所述陶瓷生片，并且进行压接的工序。
13.根据权利要求9至12中任意一项所述的层叠型陶瓷电子部件的制造方法，其中，
准备所述陶瓷生片的工序包含准备第3陶瓷生片的工序，所述第3陶瓷生片仅设置有在不超过1个陶瓷生片的厚度的范围内位于陶瓷生片的内部的层内线圈导体作为所述线圈导体，
制作所述未烧结的部件主体的工序包含按照连接所述第1陶瓷生片的所述层内线圈导体的一部分与所述第3陶瓷生片的所述层内线圈导体的一部分的方式，层叠多个所述陶瓷生片，并且进行压接的工序。
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