JP5725678B2 - 積層セラミック電子部品、その製造方法及びその実装基板 - Google Patents

Description

本発明は、積層セラミック電子部品、その製造方法及びその実装基板に関する。

最近、電子製品の小型化の傾向により、該電子製品に用いられる積層セラミック電子部品にも小型化及び高容量化が求められている。

これにより、誘電体層と内部電極の薄膜化及び多層化が多様な方法で試みられており、近来では誘電体層は薄く、その積層数は増加した積層セラミック電子部品が製造されている。

上記積層セラミック電子部品の小型化、及び誘電体層と内部電極の薄膜化が可能でありながら、高容量化の具現のために積層数を増加させることができるようになった。

しかし、上記のように誘電体層及び内部電極を薄くしながら積層数を増加させると、積層セラミック電子部品の高容量は具現できるが、積層数の増加により積層セラミック電子部品の厚さが幅より大きい形態となる。

上記のように、積層セラミック電子部品の厚さが幅より大きく形成される場合、一般的に積層セラミック電子部品の両端面に形成された外部電極はその周縁面が突出したラウンド状になる。

従って、積層セラミック電子部品を印刷回路基板などに実装する際、積層セラミック電子部品が実装された状態を保持できずに倒れる問題が頻繁に起こり、積層セラミック電子部品の実装不良率が増加するという問題点がある。

下記特許文献１は、小型化及び高容量化に対応した積層セラミックコンデンサを開示しているが、積層セラミックコンデンサを印刷回路基板に実装したときに倒れる問題を解決するための手段は開示していない。

特開２００５−１２９８０２号公報

当該技術分野では、積層数が増加するに伴って厚さが幅より大きくなり、高容量を具現しながらも、積層セラミック電子部品を印刷回路基板などに実装する際に倒れる問題を解決し、実装不良及びショートの発生を低減させる新しい方案が求められてきた。

本発明の一側面は、厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向配置され、上記セラミック本体の両端面を通じて交互に露出した複数の第１及び第２内部電極と、上記セラミック本体の両端面に形成された頭部、及び上記頭部と連結され、上記セラミック本体の上下の主面に幅方向に相互離隔されて形成された２個のバンド部を含み、上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含む積層セラミック電子部品を提供する。

本発明の他の側面は、幅方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向配置され、上記セラミック本体の両端面を通じて交互に露出した複数の第１及び第２内部電極と、上記セラミック本体の両端面に形成された頭部、及び上記頭部と連結され、上記セラミック本体の上下の主面に幅方向に相互離隔されて形成された２個のバンド部を含み、上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含む積層セラミック電子部品を提供する。

本発明のさらに他の側面は、第１及び第２内部電極が形成された複数のセラミックシートを上記セラミックシートを介して上記第１及び第２内部電極が対向配置されるように積層し加圧して積層体を設ける段階と、上記積層体を１個のキャパシタに対応する領域ごとに切断して焼成し、対向する厚さ方向の第１及び第２主面、上記第１及び第２内部電極が交互に露出する長さ方向の第１及び第２端面、及び幅方向の第１及び第２側面を有するセラミック本体を設ける段階と、上記セラミック本体に上記第１及び第２内部電極と電気的に連結されるように第１及び第２外部電極を形成する段階と、を含み、上記第１及び第２外部電極を形成する段階は、上記セラミック本体の厚さ−幅断面において、上記第１及び第２主面と上記第１及び第２側面が接する両角部に導電性ペーストを塗布して上記第１及び第２端面に頭部を形成し、上記第１及び第２主面に相互離隔されるように２個のバンド部を形成する積層セラミック電子部品の製造方法を提供する。

本発明の一実施例において、上記積層体を設ける段階は、上記セラミックシートを厚さ方向に積層したり、幅方向に積層してもよい。

本発明の一実施例において、上記セラミック本体の幅をＷ、上記バンド部の幅をａと規定するとき、０．１０≦ａ／Ｗ≦０．４５を満たすことができる。

本発明の一実施例において、上記バンド部の厚さをＳと規定するとき、２≦Ｓ≦４０μｍを満たすことができる。

本発明の一実施形態によると、積層数を増加させて高容量を具現しながらも、外部電極が相互離隔された２個のバンド部を含むように形成することで、積層セラミック電子部品を印刷回路基板などに実装した際に倒れる現象を防止し、実装不良率及びショート発生を低減させる効果がある。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図１のＡ−Ａ'線の断面図である。 本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図３のＢ−Ｂ'線の断面図である。 本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された様子を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

以下では、本発明の一実施形態による積層セラミック電子部品を、特に積層セラミックキャパシタで説明するが、本発明はこれに限定されない。

積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。

図１を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、複数の第１及び第２内部電極１２１、１２２と、第１及び第２外部電極１３１、１３２と、を含む。

セラミック本体１１０は、複数の誘電体層１１１を厚さ方向に積層した後焼成したものであって、隣接する誘電体層１１１同士の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できない程に一体化されていてもよい。

該セラミック本体１１０の形状は特に制限されず、例えば、六面体状であってもよい。

本発明の実施形態を明確に説明するためにセラミック本体１１０の六面体の方向を定義すると、図面上に示されたＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向である。

また、本実施形態では、説明の便宜のために、セラミック本体１１０の対向する厚さ方向の面を第１及び第２主面、第１及び第２主面を連結し対向する長さ方向の面を第１及び第２端面、対向する幅方向の面を第１及び第２側面と定義する。

セラミック本体１１０は、高容量を具現するために誘電体層１１１の積層数を増加させた形態であって、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たし、セラミック本体１１０の幅より厚さが大きく形成される。

誘電体層１１１は高い誘電率のセラミック材料を含むことができ、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック粉末などを含んでもよく、十分な静電容量が得られるものであればよい。

また、誘電体層１１１には、上記セラミック粉末と共に、必要に応じて、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などのような多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに添加されてもよい。

第１及び第２内部電極１２１、１２２は異なる極性を有する電極であって、誘電体層１１１を形成するセラミックシートを介して対向配置され、セラミック本体１１０内でセラミック本体１１０の第１及び第２端面を通じてそれぞれ露出するように形成されてもよい。

このとき、第１及び第２内部電極１２１、１２２は、中間に配置された誘電体層１１１により互いに電気的に絶縁されてもよい。

また、第１及び第２内部電極１２１、１２２は導電性金属で形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金などからなるものを用いてもよいが、本発明はこれに限定されない。

第１及び第２外部電極１３１、１３２は、セラミック本体１１０の第１及び第２端面に形成された第１及び第２頭部１３１ａ、１３２ａと、第１及び第２頭部１３１ａ、１３２ａとそれぞれ連結され、セラミック本体１１０の第１及び第２主面に幅方向に相互離隔されて形成された２個の第１及び第２バンド部１３１ｂ、１３２ｂと、を含む。

第１及び第２頭部１３１ａ、１３２ａは、第１及び第２端面を通じて交互に露出した複数の第１及び第２内部電極１２１、１２２と電気的に連結される。第１及び第２バンド部１３１ｂ、１３２ｂは、印刷回路基板などに実装する際に実装部となる。

このとき、第１及び第２外部電極１３１、１３２は、耐湿性の向上のため、セラミック本体１１０の第１及び第２側面に第１及び第２頭部１３１ａ、１３２ａ及び第１及び第２バンド部１３１ｂ、１３２ｂと連結されるように形成される第１及び第２側面連結部１３１ｃ、１３２ｃを含んでもよい。

また、第１及び第２外部電極１３１、１３２は導電性金属で形成され、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）などで形成されてもよい。このような第１及び第２外部電極１３１、１３２は、上記導電性金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布した後に焼成して形成してもよいが、本発明はこれに限定されない。

一方、第１及び第２バンド部１３１ｂ、１３２ｂ上には、必要に応じて、第１及び第２めっき層（不図示）が形成されてもよい。

上記第１及び第２めっき層は、積層セラミックキャパシタ１００を印刷回路基板に半田付けにより実装する際、相互間の接着強度を上げるためのものである。

上記第１及び第２めっき層は、例えば、第１及び第２バンド部１３１ｂ、１３２ｂ上に形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたすず（Ｓｎ）めっき層を含んでもよく、本発明はこれに限定されない。

図２は図１のＡ−Ａ'線の断面図であり、本発明の一実施形態による積層セラミックキャパシタの厚さ−幅断面を示したものである。

図２を参照すると、セラミック本体１１０の幅をＷ、外部電極のバンド部１３１ｂ、１３２ｂの幅をａと規定するとき、０．１０≦ａ／Ｗ≦０．４５を満たすことができる。

上記表１は、ａ／Ｗ値による実装時のチップ倒れ有無、及び信頼性不良有無を実験し、その結果を示したものである。

上記表１を参照すると、ａ／Ｗが０．０５であるサンプル１は、実装時に５０個のチップのうち３個が倒れ、信頼性不良の実験では、２００個のうち２個で不良が発見された。

また、ａ／Ｗが０．５０であるサンプル１０は、実装時に５０個のチップのうち４個が倒れ、信頼性不良の実験では、２００個のうち１個で不良が発見された。

一方、ａ／Ｗが本発明の範囲内であるサンプル２〜９は、実装時にチップ倒れ及び信頼性不良が発見されなかった。

また、バンド部１３１ｂ、１３２ｂの厚さをＳと規定するとき、２≦Ｓ≦４０μｍの範囲を満たすことができる。

上記表２は、Ｓ値による実装時のチップ倒れ有無、及び基準容量を満たすか否かを実験し、その結果を示したものである。

上記表２を参照すると、Ｓが１μｍであるサンプル１は、実装時に５０個のチップのうち５個が倒れ、Ｓが４０μｍを超えるサンプル８及び９は、基準容量を満たさないことが分かる。特に、サンプル９は、基準容量を満たさないだけでなく、実装時に５０個のうち３個が倒れた。

変形例
図３は本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。

ここで、第１及び第２外部電極１３１、１３２が形成された構造は、上述の実施形態と同一であるため、重複を避けるためにその具体的な説明を省略し、上述した実施形態と異なる構造を有する第１及び第２内部電極１２１'、１２２'について具体的に説明する。

図３を参照すると、本発明の他の実施形態による積層セラミックキャパシタ１００'は、複数の誘電体層１１１が幅方向に積層されたセラミック本体１１０を含む。

従って、第１及び第２内部電極１２１'、１２２'は、誘電体層１１１を形成するセラミックシートを介して対向するように幅方向に配置され、セラミック本体１１０内でセラミック本体１１０の第１及び第２端面を通じてそれぞれ露出するように形成されてもよい。このとき、第１及び第２内部電極１２１'、１２２'は、中間に配置された誘電体層１１１により互いに電気的に絶縁されてもよい。

図４は図３のＢ−Ｂ'線の断面図であり、本発明の他の実施形態による積層セラミックキャパシタの厚さ−幅断面を示したものである。

図４を参照すると、セラミック本体１１０の幅をＷ、外部電極のバンド部１３１ｂ、１３２ｂの幅をａと規定するとき、０．１０≦ａ／Ｗ≦０．４５を満たすことができる。

また、バンド部１３１ｂ、１３２ｂの厚さをＳと規定するとき、２≦Ｓ≦４０μｍの範囲を満たすことができる。

積層セラミックキャパシタの製造方法
以下では、本発明の一実施形態による積層セラミックキャパシタの製造方法について説明する。

先ず、複数のセラミックシートを用意する。上記セラミックシートはセラミック本体１１０の誘電体層１１１を形成するためのもので、セラミック粉末、ポリマー及び溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法でキャリアフィルム上に塗布及び乾燥して数μｍ厚さのシート状に製作する。

次に、上記セラミックシートの少なくとも一面に、導電性ペーストを長さ方向に一定の間隔、且つ所定の厚さに印刷して第１及び第２内部電極１２１、１２２パターンを形成する。

上記内部電極パターンを形成するための導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いてもよく、本発明はこれに限定されない。

次に、上記内部電極パターンが形成された複数のセラミックシートを積層し積層方向から加圧して積層体を設ける。このとき、上記積層体は、実装される面を基準として、上記内部電極パターンが厚さ方向に積層されるようにするか、それとも幅方向に積層されるようにすることができる。

次に、上記積層体を０６０３（長さ×幅）規格で、１個のキャパシタに対応する領域ごとに切断して、厚さ／幅が１．０を超え、対向する厚さ方向の第１及び第２主面、第１及び第２内部電極１２１、１２２が交互に露出する長さ方向の第１及び第２端面、及び幅方向の第１及び第２側面を有するチップを作る。それから、１０５０〜１２００℃の高温で焼成した後に研磨してセラミック本体１１０を設ける。

次に、セラミック本体１１０の第１及び第２端面に、第１及び第２内部電極１２１、１２２の露出した部分とそれぞれ電気的に連結されるように第１及び第２外部電極１３１、１３２を形成する。

このとき、第１及び第２外部電極１３１、１３２は、セラミック本体１１０の厚さ−幅断面において、上記第１及び第２主面と上記第１及び第２側面が接する両角部に導電性ペーストを塗布して上記第１及び第２端面に頭部１３１ａ、１３２ａを形成し、上記第１及び第２主面に相互離隔されるように２個のバンド部１３１ｂ、１３２ｂを形成する。

また、必要に応じて、第１及び第２外部電極１３１、１３２を形成する段階後に、第１及び第２バンド部１３１ｂ、１３２ｂの表面を電気めっきなどの方法でめっき処理して第１及び第２めっき層（不図示）を形成することができる。

このとき、セラミック本体１１０の幅をＷ、外部電極のバンド部１３１ｂ、１３２ｂの幅をａと規定するとき、０．１０≦ａ／Ｗ≦０．４５を満たすようにすることができる。

積層セラミックキャパシタの実装基板
図５は、本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された様子を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。

図５を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平または垂直に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に相互離隔されて形成された第１及び第２電極パッド２２１、２２２と、を含む。

このとき、積層セラミックキャパシタ１００は、第１及び第２外部電極１３１、１３２の第１及び第２バンド部１３１ｂ、１３２ｂがそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で半田付け２３０により印刷回路基板２１０と電気的に連結されてもよい。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００、１００' 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２１、１２１'、１２２、１２２' 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
１３１ａ、１３２ａ 第１及び第２頭部
１３１ｂ、１３２ｂ 第１及び第２バンド部
１３１ｃ、１３２ｃ 第１及び第２側面連結部

Claims (14)

1. 厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、
   前記セラミック本体内で前記誘電体層を介して対向配置され、前記セラミック本体の両端面に交互に露出した複数の第１及び第２内部電極と、
   前記セラミック本体の両端面に形成された頭部、及び前記頭部と連結され、前記セラミック本体の上下主面に幅方向に相互離隔されて形成された２個のバンド部を含み、前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、
   を含み、
   前記頭部と２個の前記バンド部は互いに一体に形成される、積層セラミック電子部品。
2. 前記セラミック本体の幅をＷ、前記バンド部の幅をａと規定するとき、０．１０≦ａ／Ｗ≦０．４５を満たすことを特徴とする、請求項１に記載の積層セラミック電子部品。
3. 前記バンド部の厚さをＳと規定するとき、２≦Ｓ≦４０μｍを満たすことを特徴とする、請求項１または２に記載の積層セラミック電子部品。
4. 幅方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、
   前記セラミック本体内で前記誘電体層を介して対向配置され、前記セラミック本体の両端面に交互に露出した複数の第１及び第２内部電極と、
   前記セラミック本体の両端面に形成された頭部、及び前記頭部と連結され、前記セラミック本体の上下の主面に幅方向に相互離隔されて形成された２個のバンド部を含み、前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、
   を含み、
   前記頭部と２個の前記バンド部は互いに一体に形成される、積層セラミック電子部品。
5. 前記セラミック本体の幅をＷ、前記バンド部の幅をａと規定するとき、０．１０≦ａ／Ｗ≦０．４５を満たすことを特徴とする、請求項４に記載の積層セラミック電子部品。
6. 前記バンド部の厚さをＳと規定するとき、２≦Ｓ≦４０μｍを満たすことを特徴とする、請求項４または５に記載の積層セラミック電子部品。
7. 上部に第１及び第２電極パッドを有する印刷回路基板と、
   前記第１及び第２電極パッド上に設けられた請求項１から６の何れか一項に記載の積層セラミック電子部品と、を含む積層セラミック電子部品の実装基板。
8. 第１及び第２内部電極が形成された複数のセラミックシートを前記セラミックシートを介して前記第１及び第２内部電極が対向配置されるように積層し加圧して積層体を形成する段階と、
   前記積層体を１個のキャパシタに対応する領域ごとに切断して焼成し、対向する厚さ方向の第１及び第２主面と、前記第１及び第２内部電極が交互に露出する長さ方向の第１及び第２端面と、幅方向の第１及び第２側面とを有するセラミック本体を形成する段階と、
   前記セラミック本体に前記第１及び第２内部電極と電気的に連結されるように第１及び第２外部電極を形成する段階と、を含み、
   前記第１及び第２外部電極を形成する段階は、前記セラミック本体の厚さ−幅断面において、前記第１及び第２主面と前記第１及び第２側面が接する両端部に導電性ペーストをそれぞれ塗布して前記第１及び第２端面に頭部を形成し、前記第１及び第２主面に幅方向に相互離隔されるように２個のバンド部を前記頭部と一体的に形成する積層セラミック電子部品の製造方法。
9. 前記積層体を設ける段階は、前記セラミックシートを厚さ方向に積層することを特徴とする、請求項８に記載の積層セラミック電子部品の製造方法。
10. 前記セラミック本体の幅をＷ、前記バンド部の幅をａと規定するとき、０．１０≦ａ／Ｗ≦０．４５を満たすことを特徴とする、請求項９に記載の積層セラミック電子部品の製造方法。
11. 前記バンド部の厚さをＳと規定するとき、２≦Ｓ≦４０μｍを満たすことを特徴とする、請求項９または１０に記載の積層セラミック電子部品の製造方法。
12. 前記積層体を設ける段階は、前記セラミックシートを幅方向に積層することを特徴とする、請求項８に記載の積層セラミック電子部品の製造方法。
13. 前記セラミック本体の幅をＷ、前記バンド部の幅をａと規定するとき、０．１０≦ａ／Ｗ≦０．４５を満たすことを特徴とする、請求項１２に記載の積層セラミック電子部品の製造方法。
14. 前記バンド部の厚さをＳと規定するとき、２≦Ｓ≦４０μｍを満たすことを特徴とする、請求項１２または１３に記載の積層セラミック電子部品の製造方法。

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