KR102538897B1 - 적층형 커패시터 - Google Patents

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KR102538897B1
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Abstract

본 발명은, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 유전체층 및 상기 유전체층을 사이에 두고 제5 및 제6 면을 연결하는 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 형성되는 제1 및 제2 연결부와, 상기 제1 및 제2 연결부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되게 형성되는 제1 및 제2 실장부와, 상기 제1 및 제2 연결부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되게 형성되는 제1 및 제2 접속부를 각각 포함하는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 외부 전극은 제1 연결부와 제1 실장부에 형성되는 제1 절개부를 가지고, 상기 제2 외부 전극은 제2 연결부와 제2 실장부에 형성되는 제2 절개부를 가지고, 상기 제1 및 제2 내부 전극은 상기 커패시터 바디의 제2 면을 향해 연장되어 상기 제1 및 제2 접속부와 각각 접속되는 제1 및 제2 리드부를 각각 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
스마트폰(smartphone)으로 대표되는 휴대용 단말기에는 소형이면서도 신뢰성이 우수한 적층형 커패시터(MLCC)가 다수 사용된다.
이러한 적층형 커패시터는 압전성을 가지는 유전체 재료로 이루어지기 때문에 인가 전압에 동기화되어 변위가 발생한다.
이때, 인가 전압의 주기가 가청 음역에 있을 경우, 그 변위는 진동이 되어 기판에 전달되고, 적층형 커패시터가 실장되는 기판이 음향 면이 되어 이상 음을 내는 것처럼 들리게 된다.
이러한 이상 음을 어쿠스틱 노이즈(Acoustic Noise)라 하며, 어쿠스틱 노이즈는 전자 제품의 저소음 설계를 방해하는 요인이 된다.
특히, 최근 제품의 소형 및 고용량화에 따라 유전체의 박층화 및 다층화가 진전되어 전기적 성능이 개선되고 있지만, 압전성에 의한 기계적 변형은 더 증가되는 경향을 보이고 있다.
적층형 커패시터의 박층화에 따라 유전체층의 전계 강도가 커져 압전성이 높아지면 1V 미만의 상대적으로 낮은 전압에서도 노이즈원이 될 수 있다.
또한, 음성 회로를 지닌 기기에서는 어쿠스틱 노이즈가 오디오 출력에 중첩되어 음성 품질을 저해하는 원인이 될 수 있다.
이에, 특히 스마트폰 등의 음성 통신 기능을 지닌 전자 제품에서는 어쿠스틱 노이즈의 저감이 강력하게 요구되고 있는 실정이다.
국내특허공개공보 제10-1452127호 일본특허등록공보 제3948233호
본 발명의 목적은 어쿠스틱 노이즈가 저감된 적층형 커패시터를 제공하는 것이다.
본 발명의 일 측면은, 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 길이 방향의 양면에 각각 형성되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 외부 전극은 커패시터 바디의 길이 방향의 일면과 실장 면을 연결하도록 형성되는 제1 절개부를 가지고, 상기 제2 외부 전극은 커패시터 바디의 길이 방향의 타면과 실장 면을 연결하도록 형성되는 제2 절개부를 가지는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 형성되는 제1 및 제2 바디부와, 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되게 형성되는 제1 및 제2 실장부와, 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되게 형성되는 제1 및 제2 밴드부를 각각 포함하고, 상기 제1 절개부는 상기 제1 바디부와 제1 실장부에 형성되고, 상기 제2 절개부는 상기 제2 바디부와 제2 실장부에 형성되고, 상기 제1 및 제2 내부 전극은, 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 유전체층을 사이에 두고 번갈아 배치되고, 상기 커패시터 바디의 제2 면을 향해 연장되어 상기 제1 및 제2 밴드부와 각각 접속되는 제1 및 제2 리드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극이 상기 커패시터 바디의 제3 및 제4 면으로부터 이격되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 절개부가 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제1 바디부와 상기 제1 실장부의 가운데 부분에 형성될 수 있고, 상기 제2 절개부가 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제2 바디부와 상기 제2 실장부의 가운데 부분에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부에 각각 형성되는 제1 및 제2 절연부를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하며 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 형성되는 제1 및 제2 바디부와, 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되게 형성되는 제1 및 제2 실장부와, 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되게 형성되는 제1 및 제2 밴드부를 각각 포함하고, 상기 제1 절개부는 상기 제1 바디부와 제1 실장부에 형성되고, 상기 제2 절개부는 상기 제2 바디부와 제2 실장부에 형성되고, 상기 제1 및 제2 절개부에 각각 형성되는 제1 및 제2 절연부를 더 포함하고, 상기 제1 및 제2 내부 전극은, 상기 커패시터 바디의 제1 및 제2 면을 연결하는 방향으로 유전체층을 사이에 두고 번갈아 배치되고, 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되어 상기 제1 및 제2 바디부와 각각 접속될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하며 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 형성되는 제1 및 제2 바디부와, 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되게 형성되는 제1 및 제2 실장부와, 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되게 형성되는 제1 및 제2 밴드부를 각각 포함하고, 상기 제1 절개부는 상기 제1 바디부와 제1 실장부에 형성되고, 상기 제2 절개부는 상기 제2 바디부와 제2 실장부에 형성되고, 상기 제1 및 제2 절개부에 각각 형성되는 제1 및 제2 절연부를 더 포함하고, 상기 제1 및 제2 내부 전극은, 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 유전체층을 사이에 두고 번갈아 배치되고, 상기 커패시터 바디의 제2 면을 향해 연장되어 상기 제1 및 제2 밴드부와 각각 접속되는 제1 및 제2 리드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부가 상기 제1 및 제2 밴드부에 각각 더 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 절개부가 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제1 바디부, 상기 제1 실장부 및 상기 제1 밴드부의 가운데 부분에 형성될 수 있고, 상기 제2 절개부가 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제2 바디부, 상기 제2 실장부 및 상기 제2 밴드부의 가운데 부분에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부에 각각 형성되는 제1 및 제2 절연부를 더 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터의 어쿠스틱 노이즈를 낮출 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 측면도이다.
도 3은 도 1을 아래쪽에서 본 사시도이다.
도 4(a) 및 도 4(b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 5는 도 1에서 절개부에 절연부가 형성된 것을 나타낸 사시도이다.
도 6은 도 5에서 내부 전극이 Z방향으로 적층되는 다른 실시 예를 나타낸 분리사시도이다.
도 7은 본 발명의 다른 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 8은 도 7의 측면도이다.
도 9는 도 7을 아래쪽에서 본 사시도이다.
도 10은 도 7에서 절개부에 절연부가 형성된 것을 나타낸 사시도이다.
도 11은 본 발명의 일 실시 예에 따른 적층형 커패시터가 LSI의 전원회로의 디커플링 커패시터로 사용되는 실시 예를 개략적으로 나타낸 회로도이다.
도 12는 도 11의 회로에서 전류의 변화 및 전압의 변동을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면, 도면 상에 표시된 X, Y 및 Z는 각각 커패시터 바디의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로 설정하고, X방향으로 서로 대향하고 제1 및 제2 면의 선단을 연결하는 양면을 제3 및 제4 면(3, 4)으로 설정하고, Y방향으로 서로 대향하고 제1 및 제2 면(1, 2)의 선단을 연결하고 제3 및 제4 면(3, 4)의 선단을 연결하는 양면을 제5 및 제6 면(5, 6)으로 설정하여 함께 설명하기로 한다. 여기서, 제1 면(1)은 실장 면과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 측면도이고, 도 3은 도 1을 아래쪽에서 본 사시도이고, 도 4(a) 및 도 4(b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 1 내지 도 4(b)를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 포함하는 커패시터 바디(110) 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
본 실시 예에서, 커패시터 바디(110)는 복수의 유전체층(111)을 Y방향으로 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
이때, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.
또한, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과 마진부로서 액티브 영역의 Y방향의 양측 면에 배치되는 커버 영역을 포함한다.
상기 액티브 영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 Y방향으로 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 여러 가지 세라믹 첨가제와, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
상기 커버 영역은 상기 액티브 영역의 Y방향의 양측에 각각 위치하며, 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상기 커버 영역은 단일 유전체층 또는 2개 이상의 유전체층(111)을 상기 액티브 영역의 Y방향의 양측 면에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 가지는 전극이다.
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110) 내에서 유전체층(111)을 사이에 두고 Y방향을 따라 번갈아 배치된다.
또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있고, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 실장 반대 면인 제2 면(2)을 통해 노출되도록 형성된다.
더 구체적으로, 제1 내부 전극(121)은 제1 바디부(121a) 및 제1 리드부(121b)를 포함할 수 있다.
제1 리드부(121b)는 제1 바디부(121a)에서 커패시터 바디(110)의 실장 반대 면인 제2 면(2)을 향해 연장되어 커패시터 바디(110)의 제2 면(2)을 통해 노출되는 부분으로 제1 외부 전극(131)과 접속되어 전기적으로 연결되는 부분이다.
제2 내부 전극(122)은 제1 바디부(121a)와 Y방향으로 오버랩 되는 제2 바디부(122a) 및 제2 리드부(122b)를 포함한다.
제2 리드부(122b)는 제1 리드부(121b)와 X방향으로 이격되게 형성되고 제2 바디부(122a)에서 커패시터 바디(110)의 실장 반대 면인 제2 면(2)을 향해 연장되어 커패시터 바디(110)의 제2 면(2)을 통해 노출되는 부분으로 제2 외부 전극(132)과 접속되어 전기적으로 연결된다.
이때, 제1 및 제2 내부 전극(121, 122)에서 제1 바디부(121a)와 제2 바디부(122a)가 Y방향으로 서로 오버랩 되는 면적은 커패시터의 용량과 연관이 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)으로부터 이격되게 형성될 수 있다.
이에, 도금 공정에서 도금액에 의해 제1 또는 제2 내부 전극(121, 122)이 산화하는 문제가 발생하는 것을 방지하고 제품의 신뢰성을 향상시킬 수 있다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 X방향의 양 단부에 각각 배치된다.
제1 및 제2 외부 전극(131, 132)은 제1 및 제2 바디부(131a, 132a)와, 제1 및 제2 실장부(131c, 132c)와, 제1 및 제2 밴드부(131e, 132e)를 각각 포함한다.
제1 바디부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되는 부분으로 제1 실장부(131c)와 제1 밴드부(131e)를 서로 연결한다.
제1 실장부(131c)는 제1 바디부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되게 형성되는 부분으로, 기판 등에 실장시 기판의 랜드 패턴과 전기적으로 연결되는 역할을 수행할 수 있다.
제1 밴드부(131e)는 제1 바디부(131a)에서 커패시터 바디(110)의 제2 면(2)의 일부까지 연장되게 형성되는 부분으로, 제1 내부 전극(121)의 제1 리드부(121b)가 접속되어 전기적으로 연결되는 역할을 수행할 수 있다.
이러한 제1 외부 전극(131)은 제1 절개부(131b, 131d)를 가진다.
제1 절개부(131b, 131d)는 제1 바디부(131a)에서 제1 실장부(131c)까지 연장되게 형성될 수 있다.
한편, 제1 외부 전극(131)은 고착 강도가 향상될 수 있도록 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 연장되게 형성되는 부분을 더 포함할 수 있다.
제2 바디부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되는 부분으로 제2 실장부(132c)와 제2 밴드부(132e)를 서로 연결한다.
제2 실장부(132c)는 제2 바디부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되게 형성되는 부분으로, 기판 등에 실장시 기판의 랜드 패턴과 전기적으로 연결되는 역할을 수행할 수 있다.
제2 밴드부(132e)는 제2 바디부(132a)에서 커패시터 바디(110)의 제2 면(2)의 일부까지 연장되게 형성되는 부분으로, 제2 내부 전극(122)의 제2 리드부(122b)가 접속되어 전기적으로 연결되는 역할을 수행할 수 있다.
이러한 제2 외부 전극(132)은 제2 절개부(132b, 132d)를 가진다.
제2 절개부(132b, 132d)는 제2 바디부(132a)에서 제2 실장부(132c)까지 연장되게 형성될 수 있다.
한편, 제2 외부 전극(132)은 고착 강도가 향상될 수 있도록 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 연장되게 형성되는 부분을 더 포함할 수 있다.
본 실시 예에서는, 제1 및 제2 외부 전극(131, 132)의 실장 면 방향과 측면 방향의 일부가 절개부로 이루어짐으로써 커패시터 바디(110)에서 전달되는 압전 진동의 변위 발생 부위와 기판과의 접촉을 회피시켜 진동이 전달되는 것을 억제하고 이에 적층형 커패시터의 어쿠스틱 노이즈를 저감시킬 수 있다.
한편, 본 실시 예에서, 제1 및 제2 내부 전극은(121, 122) 실장 면인 제1 면(1)에 대해 수직인 방향으로 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 연결하는 방향으로 적층된다.
이러한 수직 실장 구조의 적층형 커패시터(100)는, 커패시터 바디(100)의 제3 및 제4 면(3, 4)에서 Y방향의 중심축을 기준으로 Z방향 전체에 걸쳐 최대 변위 부위가 형성된다.
본 실시 예에서, 제1 절개부(131b, 131d)는 Y방향으로 제1 연결부(131a)의 가운데 부분과 제1 실장부(131c)의 가운데 부분에 형성될 수 있고, 제2 절개부(132b, 132d)는 Y방향으로 제2 연결부(132a)의 가운데 부분과 제2 실장부(132c)의 가운데 부분에 형성될 수 있다.
이에, 앞서 설명한 제1 절개부(131b, 131d) 및 제2 절개부(132b, 132d)에 의해 어쿠스틱 노이즈를 효과적으로 감소시킬 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 더 형성될 수 있다.
상기 도금층은 니켈(Ni) 도금층과 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 도금층은 적층형 커패시터(100)를 기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 더 높이기 위한 것이다.
도 5는 도 1에서 절개부에 절연부가 형성된 것을 나타낸 사시도이다.
도 5를 참조하면, 본 실시 예의 적층형 커패시터(100)는 제1 외부 전극(131)의 제1 절개부(131b, 131d)와 제2 외부 전극(132)의 제2 절개부(132b, 132d)에 형성되는 제1 및 제2 절연부(141, 142)를 더 포함할 수 있다.
제1 및 제2 절연부(141, 142)는 커패시터 바디(110)가 외부로 노출되는 것을 방지하여 신뢰성을 향상시키기 위한 것으로서, 제1 절개부(131b, 131d)와 제2 절개부(132b, 132d)에 에폭시 등의 절연성 물질을 각각 채워 형성할 수 있다.
또한, 제1 및 제2 절연부(141, 142)는 적층형 커패시터(100)을 기판에 실장시 탄성력에 의해 압전 진동을 흡수하여 어쿠스틱 노이즈를 저감시키는 역할을 할 수 있다.
또한, 제1 및 제2 절연부(141, 142)는 기판에 실장시 솔더 필렛의 형성되는 높이를 감소시켜 커패시터 바디(110)의 의 압전 진동이 솔더를 통해 기판으로 전달되는 것을 억제함으로써 어쿠스틱 노이즈를 더 저감시키는 역할을 수행할 수 있다.
한편, 본 발명의 적층형 커패시터는 제1 및 제2 내부 전극이 Y방향으로 적층되는 구조에 한정되는 것은 아니다. 예를 들어, 도 5에서와 같이, 절개부에 절연부가 형성되는 경우, 도 6에서와 같이, 제1 및 제2 내부 전극(121', 122')은 Z방향으로 유전체층(111)을 사이에 두고 번갈아 배치될 수 있으며, 이때 제1 및 제2 내부 전극(121', 122')의 단부는 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출되어 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 바디부(131a, 132a)와 접속되어 각각 전기적으로 연결될 수도 있다.
도 7은 본 발명의 다른 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 8은 도 7의 측면도이고, 도 9는 도 7을 아래쪽에서 본 사시도이다.
도 7 내지 도 9를 참조하면, 본 실시 형태의 적층형 커패시터(100')는 제1 외부 전극(131')의 제1 절개부(131b, 131d, 131f)가 제1 바디부(131a)에서 제1 밴드부(131e')까지 더 연장되게 형성될 수 있다.
이에 제1 절개부(131b, 131d, 131f)는 제1 밴드부(131e'), 제1 바디부(131a) 및 제1 실장부(131c)의 일부가 연통된 형태로 형성될 수 있다.
또한, 제2 외부 전극(132')의 제2 절개부(132b, 132d, 132f)는 제2 바디부(132a)에서 제2 밴드부(132e')까지 더 연장되게 형성될 수 있다.
이때, 도 10에서와 같이, 제1 및 제2 절개부에는 제1 및 제2 절연부(141', 142')가 각각 형성될 수 있다.
제1 및 제2 절연부(141', 142')는 제1 및 제2 절개부에 절연성 물질을 각각 채워 형성할 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제1 면(1)으로 연장되는 리드부를 추가로 가질 수 있다.
이 경우, 적층형 커패시터의 상하 방향성이 제거되므로, 기판 등에 실장시 방향 정렬에 대한 불량이 발생하는 것을 방지할 수 있다.
한편, 본 발명의 적층형 커패시터는 제1 및 제2 내부 전극이 Y방향으로 적층되는 구조에 한정되는 것은 아니다. 예를 들어, 도 10에서와 같이, 절개부에 절연부가 형성되는 경우, 도 6에서와 같이, 제1 및 제2 내부 전극(121', 122')은 Z방향으로 유전체층(111)을 사이에 두고 번갈아 배치될 수 있으며, 이때 제1 및 제2 내부 전극(121', 122')의 단부는 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출되어 제1 및 제2 외부 전극(131', 132')의 제1 및 제2 바디부(131a, 132a)와 접속되어 각각 전기적으로 연결될 수도 있다.
한편, 본 실시 예에서도, 제1 절개부(131b, 131d, 131f)와 제2 절개부(132b, 132d, 132f)에 에폭시 등의 절연성 물질을 각각 채워 제1 및 제2 절연부(141', 142')를 형성할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 적층형 커패시터가 LSI 전원회로의 디커플링 커패시터(decoupling capacitor)로 사용되는 실시 예를 개략적으로 나타낸 회로도이고, 도 12는 도 11의 회로에서 전류의 변화(I(t)) 및 전압의 변동(V(t))을 나타낸 그래프이다.
LSI 전원은 급격하고 큰 전류 변화 및 전압 변화를 발생시킨다. 이에 큰 진동이 발생되어 어쿠스틱 노이즈가 증가될 수 있다.
도 11 및 도 12를 참조하면, 본 실시 예에 의한 적층형 커패시터를 LSI 전원 회로에 사용되는 디커플링 커패시터로 적용한 경우, 전압의 변동에 의한 압전 진동을 잘 흡수하므로 어쿠스틱 노이즈를 저감시킬 수 있고 이에 전자 부품의 정음 설계를 기대할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100': 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 131: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 연결부
131c, 132c: 제1 및 제2 실장부
131e, 132e: 제1 및 제2 접속부
141, 142: 제1 및 제2 절연부

Claims (10)

  1. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 및
    상기 제3 및 제4 면에 각각 배치되는 제1 및 제2 바디부와, 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되어 배치되는 제1 및 제2 실장부를 각각 포함하고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 제1 외부 전극은 상기 제1 바디부와 상기 제1 실장부에 배치되는 제1 절개부를 가지고,
    상기 제2 외부 전극은 상기 제2 바디부와 상기 제2 실장부에 배치되는 제2 절개부를 가지며,
    상기 제1 및 제2 실장부는 상기 제5 면과 인접한 제1 영역과, 상기 제6 면과 인접한 제2 영역을 포함하고,
    상기 제1 및 제2 영역은 상기 제1 및 제2 절개부에 의해 서로 이격되는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되어 배치되는 제1 및 제2 밴드부를 각각 포함하고,
    상기 제1 및 제2 내부 전극은, 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 유전체층을 사이에 두고 번갈아 배치되고, 상기 커패시터 바디의 제2 면을 향해 연장되어 상기 제1 및 제2 밴드부와 각각 접속되는 제1 및 제2 리드부를 각각 포함하는 적층형 커패시터.
  3. 제2항에 있어서,
    상기 제1 및 제2 내부 전극이 상기 커패시터 바디의 제3 및 제4 면으로부터 이격되게 형성되는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 절개부가 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제1 바디부와 상기 제1 실장부의 가운데 부분에 형성되고,
    상기 제2 절개부가 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제2 바디부와 상기 제2 실장부의 가운데 부분에 형성되는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 절개부에 각각 형성되는 제1 및 제2 절연부를 더 포함하는 적층형 커패시터.
  6. 제5항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되어 배치되는 제1 및 제2 밴드부를 각각 포함하고,
    상기 제1 및 제2 내부 전극은, 상기 커패시터 바디의 제1 및 제2 면을 연결하는 방향으로 유전체층을 사이에 두고 번갈아 배치되고, 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되어 상기 제1 및 제2 바디부와 각각 접속되는 적층형 커패시터.
  7. 제5항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되어 배치되는 제1 및 제2 밴드부를 각각 포함하고,
    상기 제1 및 제2 내부 전극은, 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 유전체층을 사이에 두고 번갈아 배치되고, 상기 커패시터 바디의 제2 면을 향해 연장되어 상기 제1 및 제2 밴드부와 각각 접속되는 제1 및 제2 리드부를 각각 포함하는 적층형 커패시터.
  8. 제2항 또는 제6항에 있어서,
    상기 제1 및 제2 절개부가 상기 제1 및 제2 밴드부에 각각 더 배치되는 적층형 커패시터.
  9. 제8항에 있어서,
    상기 제1 절개부가 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제1 바디부, 상기 제1 실장부 및 상기 제1 밴드부의 가운데 부분에 형성되고,
    상기 제2 절개부가 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제2 바디부, 상기 제2 실장부 및 상기 제2 밴드부의 가운데 부분에 형성되는 적층형 커패시터.
  10. 제8항에 있어서,
    상기 제1 및 제2 절개부에 각각 형성되는 제1 및 제2 절연부를 더 포함하는 적층형 커패시터.
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