KR20180058021A - 적층형 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극이 제3 및 제4 면을 통해 노출되고, 상기 제2 내부 전극이 제5 및 제6 면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 내부 전극의 노출된 부분과 접속되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되어 상기 제2 내부 전극의 노출된 부분과 접속되는 제3 및 제4 외부 전극; 상기 제1 내지 제4 외부 전극 중 서로 인접한 것들 사이에 형성되는 복수의 절연층; 및 상기 제1 내지 제4 외부 전극 상에 각각 형성되는 제1 내지 제4 도전성 수지층; 을 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTI-LAYERED CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
LSI(Large Scale Integrated circuit)는 스마트폰(smartphone)의 어플리케이션 프로세서(application processor)를 대표하는 부품이다.
최근 LSI는, 전력의 감소에 의해 구동 전압이 저하되고 시스템의 동작을 보증하는 전원 전압 허용치가 감소되면서, 전원 노이즈에 대한 시스템의 안정성이 취약해졌다.
또한, LSI의 처리 속도가 향상되고 다기능화되면서, 동작 주파수가 증가하고 전원 회로에 급격한 과도 전류가 발생하여, 전압이 변동하는 빈도가 증가되고 전원 노이즈의 고주파화가 증가되면서, 시스템의 안정성은 더 취약해졌다.
따라서, 전압 변화와 전원 노이즈를 감소시켜 고기능 LSI의 시스템 안정성을 높이기 위해서는, 전원 임피던스(impedance)를 넓은 주파수 대역으로 작게 설계할 필요가 있다.
전원 임피던스는 보드(board)와 디커플링 커패시터(decoupling capacitor)의 설계에 영향을 받는데, 특히 디커플링 커패시터의 성능이 전원 임피던스에 미치는 영향이 크다.
즉, 전원 임피던스를 감소시키기 위해, 디커플링 커패시터의 ESL(등가직렬인덕턴스; Equivalent Series Inductance)을 가능한 낮추는 것이 요구되고 있다.
일본공개특허 2015-076591 국내공개특허 2016-0106026 국내공개특허 2013-0104360
본 발명의 목적은, ESL을 낮출 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극이 제3 및 제4 면을 통해 노출되고, 상기 제2 내부 전극이 제5 및 제6 면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 내부 전극의 노출된 부분과 접속되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되어 상기 제2 내부 전극의 노출된 부분과 접속되는 제3 및 제4 외부 전극; 상기 제1 내지 제4 외부 전극 중 서로 인접한 것들 사이에 형성되는 복수의 절연층; 및 상기 제1 내지 제4 외부 전극 상에 각각 형성되는 제1 내지 제4 도전성 수지층; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터의 ESL을 낮출 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2(a) 및 도 2(b)는 본 발명의 일 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 사시도이다.
도 3은 본 발명의 일 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 내지 제4 외부 전극이 형성된 것을 나타낸 사시도이다.
도 4는 도 3에 제3 및 제4 도전성 수지층이 더 형성된 것을 나타낸 사시도이다.
도 5는 도 4에 제1 내지 제4 절연층이 더 형성된 것을 나타낸 사시도이다.
도 6은 도 5에 도금층이 더 형성된 것을 나타낸 사시도이다.
도 7은 본 발명의 적층형 커패시터에서 제1 내부 전극의 다른 실시 예를 나타낸 사시도이다.
도 8은 도 7의 제1 내부 전극이 적용된 적층형 커패시터에서, 커패시터 바디에 제1 내지 제4 외부 전극이 형성된 것을 도시한 사시도이다.
도 9는 도 1의 적층형 커패시터가 기판에 실장된 상태를 도시한 사시도이다.
도 10은 도 9의 기판의 평면도이다.
도 11은 본 발명의 적층형 커패시터가 LSI의 전원 회로의 디커플링 커패시터로 사용되는 실시 예를 개략적으로 나타낸 회로도이다.
도 12는 도 11의 회로에서 전류의 변화 및 전압의 변동을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향으로 대향되는 양면을 제1 및 제2 면(1, 2)으로 설정하고, X방향으로 대향되며 제1 및 제2 면(1, 2)의 선단을 연결하는 양면을 제3 및 제4 면(3, 4)으로 설정하고, Y방향으로 대향되며 제1 및 제2 면(1, 2)과 제3 및 제4 면(3, 4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(5, 6)으로 설정하여 함께 설명하기로 한다. 여기서, 제1 면(1)은 실장 면과 동일한 개념으로 사용될 수 있다.
적층형 커패시터
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2(a) 및 도 2(b)는 본 발명의 일 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 사시도이고, 도 3은 본 발명의 일 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 내지 제4 외부 전극이 형성된 것을 나타낸 사시도이고, 도 4는 도 3에 제3 및 제4 도전성 수지층이 더 형성된 것을 나타낸 사시도이고, 도 5는 도 4에 제1 내지 제4 절연층이 더 형성된 것을 나타낸 사시도이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 커패시터 바디(110), 제1 내지 제4 외부 전극(131-134), 제1 내지 제4 절연층(141-144) 및 제1 내지 제4 도전성 수지층(151-154)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
이때, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.
또한, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 마진부로서 액티브 영역의 Z방향의 상하 측에 각각 배치되는 커버 영역을 포함할 수 있다.
상기 액티브 영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
상기 커버 영역은 커패시터 바디(110)의 Z방향의 상하 부에 각각 위치하며, 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버 영역은 단일 유전체층(111) 또는 2개 이상의 유전체층(111)을 상기 액티브 영역의 Z방향의 상하 외곽에 각각 적층하여 마련할 수 있으며, 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.
제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110) 내에서 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 제1 및 제2 내부 전극(121, 122)에서 Z방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 내부 전극(121)은, X방향의 양단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출되게 형성된다.
제2 내부 전극(122)은, Y방향의 양단이 커패시터(11)의 제5 및 제6 면(5, 6)을 통해 각각 노출되게 형성된다.
이때, 제2 내부 전극(122)은, 커패시터 바디의 엣지(edge)로부터 이격되게 배치되고 제1 내부 전극(121) 중 일부와 상하로 오버랩되는 바디부(122a) 및 바디부(122a)에서 커패시터 바디의 제5 및 제6 면(5, 6)을 통해 각각 노출되도록 연장되는 제1 및 제2 리드부(122b, 122c)를 포함할 수 있다.
이에, 바디부(122a)는 X방향으로 양 단부에 좌우로 마진부를 가질 수 있어서, 커패시터 바디(110)의 모서리에 주로 발생하는 크랙 및 디라미네이션을 방지하는 효과를 향상시킬 수 있다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되고, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 양단과 각각 접속된다.
이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)으로부터 제1 및 제2 면(1, 2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 연장되게 형성될 수 있다.
제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 각각 배치되고, 제2 내부 전극(122)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을통해 각각 노출되는 부분으로 제1 및 제2 리드부(122b, 122c)의 단부와 각각 접속된다.
또한, 제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)에서 제1 및 제2 면(1, 2)의 일부까지 각각 연장되게 형성될 수 있다.
이때, 제2 내부 전극(122)의 제1 및 제2 리드부(122b, 122c)의 X방향의 길이는 제3 및 제4 외부 전극(133, 134)의 X방향으로의 길이 보다 길게 형성될 수 있다. 이에, 제1 및 제2 리드부(122b, 122c)의 양 단부 중 일부가 제3 및 제4 외부 전극(133, 134)에 의해 커버되지 않고 노출될 수 있다.
제1 내지 제4 외부 전극(131-134)은 도전성 금속과 글라스를 포함하는 도전성 페이스트로 형성될 수 있다.
제1 내지 제4 도전성 수지층(151-154)은 제1 내지 제4 외부 전극(131-134) 상에 각각 형성될 수 있다.
이때, 제1 내지 제4 도전성 수지층(151-154)은 제1 내지 제4 외부 전극(131-134) 중 각각 일부만 커버하도록 형성될 수 있다. 즉, 제1 내지 제4 도전성 수지층(151-154)의 면적이 제1 내지 제4 외부 전극(131-134)의 면적 보다 작게 형성될 수 있다.
또한, 제1 도전성 수지층(151)은 후술하는 제1 및 제3 절연층(141, 143)의 일부를 커버하도록 형성될 수 있고, 제2 도전성 수지층(152)은 후술하는 제2 및 제4 절연층(142, 144)의 일부를 커버하도록 형성될 수 있다.
제1 절연층(141)은 커패시터 바디(110)의 제5 면(5)에서 제1 및 제3 외부 전극(131, 133) 사이에 형성된다. 이때, 제1 절연층(141)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장되게 형성될 수 있다.
또한, 제3 도전성 수지층(153)이 제3 외부 전극(133)의 일부만을 커버하여 X방향으로 제3 외부 전극(133)의 한쪽 부분이 노출된 경우, 이 제3 외부 전극(133)의 노출된 부분을 커버하도록 형성될 수 있다.
제2 절연층(142)은 커패시터 바디(110)의 제5 면(5)에서 제2 및 제3 외부 전극(132, 133) 사이에 형성된다. 이때, 제2 절연층(142)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장되게 형성될 수 있다.
또한, 제3 도전성 수지층(153)이 제3 외부 전극(133)의 일부만을 커버하여 X방향으로 제3 외부 전극의 다른 쪽 부분이 노출된 경우, 이 제3 외부 전극(133)의 노출된 부분을 커버하도록 형성될 수 있다.
제3 절연층(143)은 커패시터 바디(110)의 제6 면(6)에서 제1 및 제4 외부 전극(131, 134) 사이에 형성된다. 이때, 제3 절연층(143)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장되게 형성될 수 있다.
또한, 제4 도전성 수지층(154)이 제4 외부 전극(134)의 일부만을 커버하여 X방향으로 제4 외부 전극의 한쪽 부분이 노출된 경우, 이 제4 외부 전극(134)의 노출된 부분을 커버하도록 형성될 수 있다.
제4 절연층(144)은 커패시터 바디(110)의 제6 면(6)에서 제2 및 제4 외부 전극(132, 134) 사이에 형성된다. 이때, 제4 절연층(144)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장되게 형성될 수 있다.
또한, 제4 도전성 수지층(154)이 제4 외부 전극(134)의 일부만을 커버하여 X방향으로 제4 외부 전극(134)의 다른 쪽 부분이 노출된 경우, 이 제4 외부 전극(134)의 노출된 부분을 커버하도록 형성될 수 있다.
이때, 제1 내지 제4 절연층(141-144)은 에폭시와 같은 경화성 수지, 절연성 세라믹 및 절연성 수지와 필러 중 선택된 적어도 1종 이상의 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 내지 제4 절연층(141-144)은 내부 전극에서 외부 전극에 의해 커버되지 않고 노출되는 부분을 커버하여 절연시키는 역할을 한다.
따라서, 제2 내부 전극(122)에서 제1 및 제2 리드부(122b, 122c)의 X방향으로의 길이를 증가시켜 증가된 부분이 제3 및 제4 외부 전극(133, 134)에 의해 커버되지 않더라도 수분의 침입에 따른 절연 저항의 저하가 발생하지 않는다.
더불어, 제1 내지 제4 절연층(141-144)은 커패시터 바디(110)의 내구성을 높이고 소정 두께의 마진을 더 확보하여 커패시터의 신뢰성을 향상시키는 역할을 할 수 있다.
한편, 제1 내지 제4 절연층(141-144)은 커패시터 바디(110)를 형성한 이후에 그 위에 형성되는 것이므로, 절연성, 커패시터 바디(110)의 내구성 및 커패시터의 신뢰성이 일정 수준으로 유지되는 한도 내에서 그 두께를 최소화하면 제품의 크기를 최소화할 수 있다.
한편, 도 6에 도시된 바와 같이, 제1 내지 제4 도전성 수지층(151-154) 상에 제1 내지 제4 도금층(161-164)이 각각 형성될 수 있다.
이때, 제1 내지 제4 도금층(161-164)은 니켈(Ni) 도금층과 주석(Sn) 도금층이 각각 순서대로 적층된 구조일 수 있다.
도 7 및 도 8은 본 발명의 적층형 커패시터에서 제1 내부 전극의 다른 실시 예를 나타낸 것이다.
여기서, 유전체층(111), 제2 내부 전극(122), 제1 내지 제4 외부 전극(131-134), 제1 내지 제4 절연층(141-144) 및 제1 내지 제4 도전성 수지층(151-154)의 구조는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 7 및 도 8을 참조하면, 제1 내부 전극(121')은 제2 내부 전극(122)의 바디부(122a)와 오버랩되는 바디부(121a)와, 이 바디부(121a)에서 X방향으로 양단에 연장되게 형성되는 제3 및 제4 리드부(121b, 121c)를 포함한다.
제3 리드부(121b)는 커패시터 바디(110')의 제3 면(3)과 제5 및 제6 면(5, 6)의 일부를 통해 노출되고, 제4 리드부(121c)는 커패시터 바디(110')의 제4 면(4)과 제5 및 제6 면(5, 6)의 일부를 통해 노출된다.
이때, 제3 리드부(121b)에서 제5 및 제6 면(5, 6)으로 노출된 부분 중 일부는 제1 외부 전극(131)에 의해 커버되지 않고 노출될 수 있다.
또한, 제4 리드부(121c)에서 제5 및 제6 면(5, 6)으로 노출된 부분 중 일부는 제2 외부 전극(132)에 의해 커버되지 않고 노출될 수 있다.
적층형 커패시터의 실장 기판
도 9 및 10을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100)가 실장되는 기판(210)과 기판(210)의 상면에 X방향으로 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)와 Y방향으로 서로 이격되게 배치되는 제3 및 제4 전극 패드(223, 224)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 상에 접촉되게 위치한 상태에서 솔더(230)에 의해 고정되고, 제3 및 제4 외부 전극(133, 134)이 제3 및 제4 전극 패드(223, 224) 상에 접촉되게 위치한 상태에서 솔더(230)에 의해 고정되어 기판(210)과 전기적으로 연결될 수 있다.
도 11은 본 발명의 적층형 커패시터가 LSI 전원회로의 디커플링 커패시터(decoupling capacitor)로 사용되는 실시 예를 개략적으로 나타낸 회로도이고, 도 12는 도 11의 회로에서 전류의 변화(l(t)) 및 전압의 변동(V(t))을 나타낸 그래프이다.
도 11 및 도 12를 참조하면, 전압 레귤레이터(voltage regulator)와 LSI 사이에 배치된 복수의 디커플링 커패시터는, LSI에 흐르는 급격하고 큰 전류의 변화와 배선 인덕턴스에 의해 발생하는 전압의 변동을 흡수하여 전원 전압을 안정시키는 역할을 하게 된다. 이때, 각각의 커패시터 간에 반공진(anti-resonance)이 유발되고 임피던스가 증가될 가능성이 있다.
본 실시 예에 의한 적층형 커패시터를 LSI 전원 회로에 사용되는 디커플링 커패시터로 적용한 경우, 제2 내부 전극의 커패시터 바디의 밖으로 노출되는 부분의 길이를 크게 하여 ESL이 크게 줄어 들게 한다.
따라서, 상기의 전류의 변화와 배선 인덕턴스에 의해 발생하는 전압의 변동을 잘 흡수하여 전원 임피던스를 크게 감소시킬 수 있다. 이에 LSI의 전원 노이즈에 대한 시스템의 안정성을 크게 향상시킬 수 있다.
또한, 기판에 실장시 외부 단자의 배치와 사이즈가 기존의 커패시터와 대체로 동일하므로 기존의 커패시터와 동일한 랜드 패턴에 실장할 수 있다. 이에, 기존의 회로 구조에 용이하게 적용할 수 있는 효과가 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110, 110': 커패시터 바디
111: 유전체층
121, 121': 제1 내부 전극
122: 제2 내부 전극
131-134: 제1 내지 제4 외부 전극
141-144: 제1 내지 제4 절연층
151-154: 제1 내지 제4 도전성 수지층
161-164: 제1 내지 제4 도금층
210: 기판
221-224: 제1 내지 제4 전극 패드
230: 솔더

Claims (10)

  1. 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극이 제3 및 제4 면을 통해 노출되고, 상기 제2 내부 전극이 제5 및 제6 면을 통해 노출되는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 내부 전극의 노출된 부분과 접속되는 제1 및 제2 외부 전극;
    상기 커패시터 바디의 제5 및 제6 면에 각각 배치되어 상기 제2 내부 전극의 노출된 부분과 접속되는 제3 및 제4 외부 전극;
    상기 제1 내지 제4 외부 전극 중 서로 인접한 것들 사이에 형성되는 복수의 절연층; 및
    상기 제1 내지 제4 외부 전극 상에 각각 형성되는 제1 내지 제4 도전성 수지층; 을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제2 내부 전극의 제5 및 제6 면을 통해 노출되는 부분의 일부가 상기 제3 및 제4 외부 전극에 의해 커버되지 않는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제1 내지 제4 도전성 수지층이 서로 인접한 절연층 사이에 각각 배치되는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제2 내부 전극은, 상기 커패시터 바디의 엣지(edge)로부터 이격되게 배치되는 바디부; 및 상기 바디부에서 상기 커패시터 바디의 제5 및 제6 면을 통해 각각 노출되도록 연장되는 제1 및 제2 리드부; 를 포함하는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부 전극이 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부와 제5 및 제6 면의 일부까지 연장되는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제3 및 제4 외부 전극이 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 연장되는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 내지 제4 도전성 수지층 상에 형성된 제1 내지 제4 도금층을 더 포함하는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 내부 전극은 양단에 형성된 제3 및 제4 리드부를 더 포함하고, 상기 제3 리드부는 상기 커패시터 바디의 제3 면과 제5 및 제6 면의 일부를 통해 노출되고, 상기 제4 리드부는 상기 커패시터 바디의 제4 면과 제5 및 제6 면의 일부를 통해 노출되는 적층형 커패시터.
  9. 제8항에 있어서, 상기 제3 및 제4 리드부의 상기 커패시터 바디의 제5 및 제6 면을 통해 노출되는 부분의 일부가 상기 제1 및 제2 외부 전극에 의해 커버되지 않는 적층형 커패시터.
  10. 서로 이격되게 배치되는 복수의 전극 패드를 가지는 기판; 및
    상기 전극 패드에 외부 전극이 접속되어 상기 기판 상에 실장되는 제1항 내지 제9항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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